JP2019057344A - メモリシステム - Google Patents

Abstract

【課題】データの伝送速度を向上させる。【解決手段】一つの実施形態によれば、メモリシステムは、不揮発性の複数のメモリと、メモリコントローラと、ブリッジ回路と、を備える。メモリコントローラは、複数のメモリそれぞれに送信するデータであって、振幅方向及び時間方向のうちいずれか一つ以上において対応するメモリ毎に割り当てられた領域に、メモリ毎の所定のビットのデータをまとめた第１データを、送信する。ブリッジ回路は、複数のメモリに含まれる第１メモリにデータの読み出し又は書き込みを制御する回路であって、メモリコントローラから送信された第１データのうち当該第１メモリに割り当てられた領域から、所定のビットのデータを取り出し、取り出した所定のビットのデータを第１データから除去した第２データを、複数のメモリに含まれる第２メモリにデータの読み出し又は書き込みを制御する他のブリッジ回路に、送信する。【選択図】図１

Description

本実施形態は、メモリシステムに関する。

従来、コンピュータシステムに用いられる外部記憶装置として、不揮発性のメモリを搭載したメモリシステムが注目されている。メモリシステムはメモリコントローラとコントローラに接続されるメモリで構成されており、外部装置との通信をシリアルインターフェースでメモリとの通信をメモリインターフェースで行っている。一般的にメモリの通信速度は遅いため、並列にメモリを接続することで、大容量化と広帯域化を図っている。しかし並列接続により配線負荷が増大するため、並列化による広帯域化には限界がある。さらに近年のシリアルインターフェースの広帯域化に伴い、更なるメモリの大容量、広帯域化が要求される。

米国特許第８１２２２０２号明細書 米国特許第８４６３９５９号明細書 米国特許第９１４８２７７号明細書

一つの実施形態は、シリアルインターフェースとメモリインターフェースのデータ伝送速度の不整合を解決し、大容量、広帯域のメモリシステムを提供することを目的とする。

一つの実施形態によれば、メモリシステムは、不揮発性の複数のメモリと、メモリコントローラと、ブリッジ回路と、を備える。メモリコントローラは、複数のメモリそれぞれに送信するデータであって、振幅方向及び時間方向のうちいずれか一つ以上において対応するメモリ毎に割り当てられた領域に、メモリ毎の所定のビットのデータをまとめた第１データを、送信する。ブリッジ回路は、複数のメモリに含まれる第１メモリにデータの読み出し又は書き込みを制御する回路であって、メモリコントローラから送信された第１データのうち当該第１メモリに割り当てられた領域から、所定のビットのデータを取り出し、取り出した所定のビットのデータを第１データから除去した第２データを、複数のメモリに含まれる第２メモリにデータの読み出し又は書き込みを制御する他のブリッジ回路に、送信する。

図１は、第１の実施形態のメモリシステムの構成例を示す図である。 図２は、第１の実施形態の多重化部によりまとめられたライトシンボルを例示した図である。 図３は、第１の実施形態のＮＡＮＤコントローラが受信したリードシンボルを例示した図である。 図４は、第１の実施形態のメモリシステム内で送信されるライトシンボルの遷移を例示した図である。 図５は、第１の実施形態のメモリシステム内で伝送されるリードシンボルの遷移を例示した図である。 図６は、第１の実施形態の変形例１におけるリードシンボルとクロックの埋め込みタイミングとの関係を例示した図である。 図７は、第１の実施形態の変形例１における第４のブリッジ回路の送信回路により送信された、第４のメモリのリードデータを格納したリードシンボルを例示した図である。 図８は、第１の実施形態の変形例１における第３のブリッジ回路の送信回路により送信された、第３のメモリ及び第４のメモリのリードデータを格納したリードシンボルを例示した図である。 図９は、第１の実施形態の変形例１におけるライトシンボルと埋め込みタイミングの関係を例示した図である。 図１０は、第１の実施形態の変形例２における、ＣＤＲ毎に位相追従機能が行われる帯域を例示した図である。 図１１は、第２の実施形態のメモリシステムの構成例を示す図である。 図１２は、第２の実施形態の第１のブリッジ回路〜第４のブリッジ回路における構成例を示した図である。 図１３は、第２の実施形態のメモリシステム内で送信されるシンボルの遷移を例示した図である。 図１４は、変形例の送信側のブリッジ回路及び受信側のブリッジ回路の構成を例示した図である。 図１５は、従来どおりの手法を用いて信号線でリードシンボル及び同期信号を送信した場合のデータの幅を示した図である。 図１６は、変形例の信号線で送信されるリードシンボル及び同期信号のデータの幅を示した図である。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のメモリシステム１の構成例を示す図である。メモリシステム１は、（図示しない）ホストとの間でデータの送受信を行う。ホストは、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどが該当する。メモリシステム１は、ホストからアクセス要求（リード要求およびライト要求）を受け付けることができる。メモリシステム１としては、例えば、ＳＳＤ（Solid State Drive）、ＳＤメモリカード(Secure Digital Memory Card)ドライブなどが考えられるが、不揮発性メモリに読み書き可能なシステムであれば良い。

メモリシステム１は、通信インターフェース１８０と、メモリコントローラ１００と、第１のブリッジ回路１１０と、第２のブリッジ回路１２０と、第３のブリッジ回路１３０と、第４のブリッジ回路１４０と、第１のメモリ１５１と、第２のメモリ１５２と、第３のメモリ１５３と、第４のメモリ１５４と、を備えている。

通信インターフェース１８０は、ホストとの間でデータの送受信を行うためのインターフェースとする。

第１のメモリ１５１、第２のメモリ１５２、第３のメモリ１５３、及び第４のメモリ１５４は、例えば、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）のパッケージとする。本実施形態は、第１のメモリ１５１、第２のメモリ１５２、第３のメモリ１５３、及び第４のメモリ１５４を、ＮＡＮＤメモリのパッケージに制限するものではなく、例えば、メモリインターフェースを挟んで並列に複数接続されたメモリ群や、パッケージ内に積層されたメモリチップ群など、複数のメモリで構成されていれば良い。本実施形態は、不揮発性メモリの一例として、ＮＡＮＤメモリを用いた例について説明するが、任意の不揮発性メモリを用いて良い。例えば、メモリシステム１は、ＮＡＮＤメモリの代わりにＮＯＲ型のフラッシュメモリを用いても良い。また、本実施形態は、パッケージの数が４個の場合について説明するが、パッケージの数を制限するものではない。

メモリコントローラ１００は、多重化部１０１と、逆多重化部１０２と、コントローラ１０３と、を備え、ホストと、第１のメモリ１５１〜第４のメモリ１５４と、の間のデータの伝送を行う。

多重化部（ＭＵＸ）１０１は、第１のメモリ１５１〜第４のメモリ１５４の各々に送信する１ｂｉｔ単位の通信データをまとめる。本実施形態では、書き込まれるデータ（以下、ライトデータと称する）としてまとめて格納した単位通信データを、ライトシンボルと称する。

図２は、本実施形態の多重化部１０１によりまとめられたライトシンボルを例示した図である。図２に示される例では、第１のメモリ１５１用ライトデータ（１ｂｉｔ）２０１と、第２のメモリ１５２用ライトデータ（１ｂｉｔ）２０２と、第３のメモリ１５３用ライトデータ（１ｂｉｔ）２０３と、第４のメモリ１５４用ライトデータ（１ｂｉｔ）２０４と、を格納する。つまり、多重化部１０１は、４ｂｉｔのライトデータを、ライトシンボルとしてまとめている。

図２に示されるライトシンボルは、振幅方向に２ｂｉｔ、時間方向に２ｂｉｔのデータの格納領域を設ける。そして、設けられた格納領域のうち、本実施形態のメモリシステム１に設けられたメモリのパッケージ（第１のメモリ１５１〜第４のメモリ１５４）毎に予め割り当てられた領域に、当該メモリのパッケージに送信する１ｂｉｔのデータを格納する。

本実施形態における、メモリのパッケージ毎に領域を予め割り当てる手法の一例について説明する。メモリシステム１の起動時に、メモリコントローラ１００が、第１のブリッジ回路１２１０〜第４のブリッジ回路１２４０に対して、ブリッジ回路毎にユニークに識別されたＩＤを送信する。第１のブリッジ回路１２１０〜第４のブリッジ回路１２４０は、送信されたＩＤに従って、自ブリッジ回路に予め割り当てられた領域を識別できる。これにより、データ通信時においては、起動時に予め割り当てられた領域から、メモリ用のライトデータ（１ｂｉｔ）を取り出すことができる。本実施形態は、割り当て手法の一例を示したものであって、製造・出荷時にメモリ毎に予め割り当てられた領域を設定しても良い。

なお、本実施形態の多重化部１０１は、１タイムスロットに２ｂｉｔの情報を伝達するＰＡＭ(Pulse Amplitude Modulation)４（４値パルス振幅変調）を用いる例について説明するが、他の手法を用いても良い。本実施形態においては、振幅方向及び時間方向に、データを格納する領域を設ける例について説明するが、振幅方向及び時間方向のうちいずれか一つにデータを格納する領域を設けても良い。なお、本実施形態では、メモリのパッケージ毎に１ｂｉｔのデータを格納する例について説明するが、１ｂｉｔに制限するものではなく、例えば２ｂｉｔのデータを格納しても良い。

従来、メモリコントローラから、複数のブリッジ回路にデータを送信する際に、データの送信先のブリッジ回路を特定するためのアドレス情報を追加する必要があった。この場合、送信される情報にアドレス情報が追加されるため、データの送信効率が低下し、伝送速度が低下していた。また、アドレス情報を追加したデータを送信する場合、各ブリッジ回路において自回路宛のデータか否かを判別する処理等が必要となる。このため、直列に複数のブリッジ回路を接続し、前段のブリッジ回路から後段のブリッジ回路にデータを送信していく場合には、各ブリッジ回路の処理による遅延が問題となる。一方、高速化を実現するために、アドレス情報を追加したデータを、接続されている全てのブリッジ回路に送信する場合には、消費電力が増大するという問題が生じる。

これに対して、本実施形態のメモリコントローラ１００は、ブリッジ回路毎に予め割り当てられた領域に、ブリッジ回路に送信するデータを格納することとした。これにより、ブリッジ回路は、自ブリッジ回路に予め割り当てられた領域から、１ｂｉｔのデータを読み込むことで、アドレス情報を設けずとも、自ブリッジ回路を送信先としたデータを受け取ることができる。

また、本実施形態の多重化部１０１は、各ブリッジ回路（第１のブリッジ回路１１０〜第４のブリッジ回路１４０）が自ブロック回路のデータが格納された格納領域を特定するための同期信号（クロック）を、ライトシンボルと共に送信する信号に埋め込む。なお、同期信号の埋め込み手法は周知の手法を用いれば良いものとして、説明を省略する。なお、同期信号はライトシンボルと共に同じ信号に埋め込む手法に制限するものではなく、ライトシンボルと別の信号線から送信しても良い。このように、同期信号の送信手法は、周知の手法を問わず、どのような手法を用いても良い。

図１のコントローラ１０３は、第１のブリッジ回路１１０との間でデータの伝送を制御する。例えば、コントローラ１０３は、多重化部１０１により多重化されたライトシンボルを、第１のブリッジ回路１１０に送信する。

コントローラ１０３は、第１のブリッジ回路１１０から、リードシンボルを受信する。本実施形態では、第１のメモリ１５１〜第４のメモリ１５４から読み出された１ｂｉｔのリードデータをまとめて格納した単位通信データを、リードシンボルと称する。

図３は、コントローラ１０３が受信したリードシンボルを例示した図である。図３に示される例では、第１のメモリ１５１から読み出したリードデータ（以下、第１のメモリ１５１のリードデータと称する）（１ｂｉｔ）３０１と、第２のメモリ１５２のリードデータ（１ｂｉｔ）３０２と、第３のメモリ１５３のリードデータ（１ｂｉｔ）３０３と、第４のメモリ１５４のリードデータ（１ｂｉｔ）３０４と、を格納する。つまり、コントローラ１０３は、各メモリ（第１のメモリ１５１〜第４のメモリ１５４）から読み出された１ｂｉｔ単位のリードデータをまとめた、４ｂｉｔのリードシンボルを受信する。

図３に示されるリードシンボルは、振幅方向に２ｂｉｔ、時間方向に２ｂｉｔのデータの格納領域を設ける。そして、設けられた格納領域のうち、本実施形態のメモリシステム１に設けられたメモリのパッケージ（第１のメモリ１５１〜第４のメモリ１５４）毎に予め割り当てられた領域に、当該メモリのパッケージから読み出した１ｂｉｔ単位のデータを格納している。

図１に戻り、逆多重化部（ＤＥＭＵＸ）１０２は、受信したリードシンボル毎に、メモリのパッケージ（第１のメモリ１５１〜第４のメモリ１５４）毎に予め割り当てられた領域から１ｂｉｔ単位のデータを読み出して、メモリのパッケージ（第１のメモリ１５１〜第４のメモリ１５４）毎のデータを生成する。そして、生成されたデータは、通信インターフェース１８０からホストに送信される。

第１のブリッジ回路１１０は、第１のメモリ１５１に対してデータの読み出し及び書き込みを制御するためのブリッジ回路であって、受信回路１１１と、送信回路１１２と、受信回路１１３と、送信回路１１４と、を備えている。なお、本実施形態では、第１のブリッジ回路１１０が、第１のメモリ１５１に対してデータの読み出し及び書き込みを制御する例について説明するが、データの読み出し及び書き込みのうちいずれか一方のみ制御しても良い。

第１のブリッジ回路１１０は、メモリコントローラ１００から送信されてきたライトシンボルのうち、第１のメモリ１５１に予め割り当てられた領域から、１ｂｉｔのライトデータを読み出す。

受信回路１１１は、ＣＤＲ１１５を備える。ＣＤＲ１１５は、メモリコントローラ１００から送信された信号から、ライトシンボルと共に送信されてきた同期信号（クロック）に位相同期する。

図４は、本実施形態のメモリシステム１内で送信されるライトシンボルの遷移を例示した図である。図４に示されるように、メモリコントローラ１００は、第１のメモリ１５１用ライトデータ（１ｂｉｔ）４１１と、第２のメモリ１５２用ライトデータ（１ｂｉｔ）４１２と、第３のメモリ１５３用ライトデータ（１ｂｉｔ）４１３と、第４のメモリ１５４用ライトデータ（１ｂｉｔ）４１４と、を格納したライトシンボル４０１を送信する。

そして、受信回路１１１は、同期信号を基準として、メモリコントローラ１００から送信されてきた（図４に示される）ライトシンボル４０１のうち、第１のメモリ１５１に予め割り当てられた領域から、第１のメモリ１５１用ライトデータ（１ｂｉｔ）４１１を読み出す。そして、受信回路１１１は、読み出された第１のメモリ１５１用ライトデータ４１１に基づいて、第１のメモリ１５１に書き込む制御を行う。

その後、受信回路１１１は、ライトシンボル４０１と、同期信号と、を送信回路１１２に受け渡す。

そして、送信回路１１２は、同期信号を基準に、ライトシンボル４０１のうち、第１のメモリ１５１用に割り当てられた領域から、第１のメモリ１５１用ライトデータ（１ｂｉｔ）４１１を除去し（取り除き）、ライトシンボル４０２を生成する。図４に示される様に、ライトシンボル４０２は、第２のメモリ１５２用ライトデータ（１ｂｉｔ）４１２と、第３のメモリ１５３用ライトデータ（１ｂｉｔ）４１３と、第４のメモリ１５４用ライトデータ（１ｂｉｔ）４１４と、で構成されている。

そして、送信回路１１２は、ライトシンボル４０２に、ＣＤＲ１１５から受信した同期信号を含めた信号を、第２のブリッジ回路１２０に送信する。ライトシンボル４０２に同期信号を含める手法としては、どのような手法を用いても良いが、例えば、ライトシンボル４０２の信号エッジが生じるタイミングに振幅情報として含めることが考えられる。ライトシンボル４０２は、ライトシンボル４０１と比べて、ライトシンボルを取り除いた（除去した）方の振幅方向におけるデータ量が低減されている。これにより、本実施形態のメモリシステム１は、振幅方向に用いられる電圧を低減できるので、消費電力の低減を実現できる。次に、第２のブリッジ回路１２０について説明する。なお、第１のブリッジ回路１１０の受信回路１１３と、送信回路１１４と、については後述する。

第２のブリッジ回路１２０は、第２のメモリ１５２に対してデータの読み出し及び書き込みを制御するためのブリッジ回路であって、受信回路１２１と、送信回路１２２と、受信回路１２３と、送信回路１２４と、を備えている。なお、本実施形態では、第２のブリッジ回路１２０が、第２のメモリ１５２に対してデータの読み出し及び書き込みを制御する例について説明するが、データの読み出し及び書き込みのうちいずれか一方のみ行っても良い。

受信回路１２１は、ＣＤＲ１２５を備える。ＣＤＲ１２５は、第１のブリッジ回路１１０から送信された信号から、ライトシンボル４０２と共に送信されてきた同期信号（クロック）に位相同期する。

そして、受信回路１２１は、同期信号を基準として、第１のブリッジ回路１１０から送信されてきた（図４に示される）ライトシンボル４０２から、第２のメモリ１５２用ライトデータ（１ｂｉｔ）４１２を読み出す。そして、受信回路１２１は、読み出された第２のメモリ１５２用ライトデータ４１２に基づいて、第２のメモリ１５２に書き込む制御を行う。

送信回路１２２は、同期信号を基準に、ライトシンボル４０２のうち、第２のメモリ１５２用に割り当てられた領域から、第２のメモリ１５２用ライトデータ（１ｂｉｔ）４１２を除去し、ライトシンボル４０３を生成する。図４に示される様に、ライトシンボル４０３は、第３のメモリ１５３用ライトデータ（１ｂｉｔ）４１３と、第４のメモリ１５４用ライトデータ（１ｂｉｔ）４１４と、で構成されている。

そして、送信回路１２２は、ライトシンボル４０３に、ＣＤＲ１２５から受信した同期信号を含めた信号を、第３のブリッジ回路１３０に送信する。ライトシンボル４０３は、ライトシンボル４０２と比べて、時間方向におけるデータ量が低減される。そこで、本実施形態の送信回路１２２は、ライトシンボル４０３からダウンサンプリングしたデータを、ライトシンボル４０２として、第３のブリッジ回路１３０に送信する。これにより、消費電力の低減を実現できる。次に、第３のブリッジ回路１３０について説明する。なお、第２のブリッジ回路１２０の受信回路１２３と、送信回路１２４と、については後述する。

第３のブリッジ回路１３０は、第３のメモリ１５３に対してデータの読み出し及び書き込みを制御するためのブリッジ回路であって、受信回路１３１と、送信回路１３２と、受信回路１３３と、送信回路１３４と、を備えている。なお、本実施形態では、第３のブリッジ回路１３０が、第３のメモリ１５３に対してデータの読み出し及び書き込みを制御する例について説明するが、データの読み出し及び書き込みのうちいずれか一方のみ行っても良い。

受信回路１３１は、ＣＤＲ１３５を備える。ＣＤＲ１３５は、第２のブリッジ回路１２０から送信された信号から、ライトシンボル４０３と共に送信されてきた同期信号（クロック）に位相同期する。

そして、受信回路１３１は、同期信号を基準として、第２のブリッジ回路１２０から送信されてきた（図４に示される）ライトシンボル４０３から、第３のメモリ１５３用ライトデータ（１ｂｉｔ）４１３を読み出す。そして、受信回路１３１は、読み出された第３のメモリ１５３用ライトデータ４１３に基づいて、第３のメモリ１５３に書き込む制御を行う。

そして、送信回路１３２は、同期信号を基準に、ライトシンボル４０３のうち、第３のメモリ１５３用に割り当てられた領域から、第３のメモリ１５３用ライトデータ（１ｂｉｔ）４１３を除去し、ライトシンボル４０４を生成する。図４に示される様に、ライトシンボル４０４は、第４のメモリ１５４用ライトデータ（１ｂｉｔ）４１４で構成されている。

そして、送信回路１３２は、ライトシンボル４０４に、ＣＤＲ１３５から受信した同期信号を含めた信号を、第４のブリッジ回路１４０に送信する。ライトシンボル４０４は、ライトシンボル４０３と比べて、振幅方向におけるデータ量が低減される。これにより、本実施形態のメモリシステム１は、振幅方向に用いられる電圧を低減できるので、消費電力の低減を実現できる。次に、第４のブリッジ回路１４０について説明する。なお、第３のブリッジ回路１３０の受信回路１３３と、送信回路１３４と、については後述する。

第４のブリッジ回路１４０は、第４のメモリ１５４に対してデータの読み出し及び書き込みを制御するためのブリッジ回路であって、少なくとも、受信回路１４１と、送信回路１４４と、を備えている。なお、本実施形態では、第４のブリッジ回路１４０が、第４のメモリ１５４に対してデータの読み出し及び書き込みを制御する例について説明するが、データの読み出し及び書き込みのうちいずれか一方のみ行っても良い。

受信回路１４１は、ＣＤＲ１４５を備える。ＣＤＲ１４５は、第３のブリッジ回路１３０から送信された信号から、ライトシンボル４０４と共に送信されてきた同期信号（クロック）に位相同期する。

そして、受信回路１４１は、同期信号を基準として、第３のブリッジ回路１３０から送信されてきた（図４に示される）ライトシンボル４０４から、第４のメモリ１５４用ライトデータ（１ｂｉｔ）４１４を読み出す。そして、受信回路１４１は、読み出された第４のメモリ１５４用ライトデータ４１４に基づいて、第４のメモリ１５４に書き込む制御を行う。

次に、本実施形態のメモリシステム１のブリッジ回路（第１のブリッジ回路１１０〜第４のブリッジ回路１４０）が、第１のメモリ１５１〜第４のメモリ１５４から読み出したデータを、メモリコントローラ１００に受け渡すまでの処理について説明する。

本実施形態においては、ブリッジ回路（第１のブリッジ回路１１０〜第４のブリッジ回路１４０）が、第１のメモリ１５１〜第４のメモリ１５４にライトデータを受け渡す際と同様に、第１のメモリ１５１〜第４のメモリ１５４から読み出された１ｂｉｔのデータ（以下、リードデータと称する）をまとめた単位通信データ（リードシンボル）を、メモリコントローラ１００に受け渡す。

まず、送信回路１４４は、同期信号を基準に、第４のメモリ１５４から読み出したリードデータを格納したリードシンボルを生成する。同期信号は、送信回路１３２から送信されてきた同期信号を用いて良いし、新たに生成しても良い。

図５は、本実施形態のメモリシステム１内で伝送されるリードシンボルの遷移を例示した図である。図５に示されるように、送信回路１４４は、第４のメモリ１５４のリードデータ（１ｂｉｔ）５１１を格納したリードシンボル５０１を送信する。

そして、送信回路１４４は、リードシンボル５０１に、リードシンボル５０１の生成に用いた同期信号を含めた信号を、第３のブリッジ回路１３０に送信する。次に、第３のブリッジ回路１３０の受信回路１３３と送信回路１３４と、について説明する。

第３のブリッジ回路１３０の受信回路１３３は、ＣＤＲ１３６を備える。ＣＤＲ１３６は、第４のブリッジ回路１４０から送信された信号から、リードシンボル５０１と共に送信されてきた同期信号（クロック）に位相同期する。

送信回路１３４は、同期信号を基準に、リードシンボル５０１に対して、第３のメモリ１５３用に割り当てられた領域に、第３のメモリ１５３から読み出したリードデータ（１ｂｉｔ）５１２を格納し、リードシンボル５０２を生成する。図５に示される様に、リードシンボル５０２は、第３のメモリ１５３のリードデータ（１ｂｉｔ）５１２と、第４のメモリ１５４のリードデータ（１ｂｉｔ）５１１と、で構成される。

送信回路１３４は、リードシンボル５０２に、ＣＤＲ１３６から受信した同期信号を含めた信号を、第２のブリッジ回路１２０に送信する。次に、第２のブリッジ回路１２０の受信回路１２３と送信回路１２４と、について説明する。

第２のブリッジ回路１２０の受信回路１２３は、ＣＤＲ１２６を備える。ＣＤＲ１２６は、第３のブリッジ回路１３０から送信された信号から、リードシンボル５０２と共に送信されてきた同期信号（クロック）に位相同期する。

送信回路１２４は、同期信号を基準に、リードシンボル５０２に対して、第２のメモリ１５２用に割り当てられた領域に、第２のメモリ１５２から読み出したリードデータ（１ｂｉｔ）５１３を格納し、リードシンボル５０３を生成する。図５に示される様に、リードシンボル５０３は、第２のメモリ１５２のリードデータ（１ｂｉｔ）５１３と、第３のメモリ１５３のリードデータ（１ｂｉｔ）５１２と、第４のメモリ１５４のリードデータ（１ｂｉｔ）５１１と、で構成される。

送信回路１２４は、リードシンボル５０３に、ＣＤＲ１２６から受信した同期信号を含めた信号を、第１のブリッジ回路１１０に送信する。送信回路１２４は、リードシンボル５０３を送信する際に、サンプリング周波数を倍にするアップサンプリングを行う。次に、第１のブリッジ回路１１０の受信回路１１３と送信回路１１４と、について説明する。

第１のブリッジ回路１１０の受信回路１１３は、ＣＤＲ１１６を備える。ＣＤＲ１１６は、第２のブリッジ回路１２０から送信された信号から、リードシンボル５０３と共に送信されてきた同期信号（クロック）に位相同期する。

送信回路１１４は、同期信号を基準に、リードシンボル５０３に対して、第１のメモリ１５１用に割り当てられた領域に、第１のメモリ１５１から読み出したリードデータ（１ｂｉｔ）５１４を格納し、リードシンボル５０４を生成する。図５に示される様に、リードシンボル５０４は、第１のメモリ１５１のリードデータ（１ｂｉｔ）５１４と、第２のメモリ１５２のリードデータ（１ｂｉｔ）５１３と、第３のメモリ１５３のリードデータ（１ｂｉｔ）５１２と、第４のメモリ１５４のリードデータ（１ｂｉｔ）５１１と、で構成される。

そして、送信回路１１４は、リードシンボル５０４に、ＣＤＲ１１６から受信した同期信号を含めた信号を、メモリコントローラ１００に送信する。

これにより、メモリコントローラ１００は、リードシンボル５０４を受信する。本実施形態は、上述した処理を行うことで、メモリコントローラ１００が、第１のメモリ１５１〜第４のメモリ１５４から読み出された１ｂｉｔ毎のリードデータを受け取ることができる。

本実施形態においては、リードシンボル及びライトシンボルの時間方向のデータ量に応じてアップサンプリング及びダウンサンプリングを行うこととした。これにより、データ量に応じた必要十分な周波数及び振幅が設定されるため、メモリシステム１における省電力化を実現できる。

本実施形態においては、リードシンボルでリードデータを送信する場合、及びライトシンボルでライトデータを送信する場合に、送信先のブリッジ回路を特定するためのアドレス情報の格納が不要になった。これにより、送信するデータ量を削減できる。

なお、本実施形態においては、第１のメモリ１５１〜第４のメモリ１５４に対するライトデータの書き込み先に関する情報は、ライトシンボルとして格納された１ｂｉｔのライトデータを組み合わせることで生成できるものとして説明を省略する。

本実施形態は、第１のメモリ１５１、第２のメモリ１５２、第３のメモリ１５３、及び第４のメモリ１５４がＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）のパッケージの場合について説明するが、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）のパッケージに制限するものではない。また、本実施形態は、メモリシステム１に設けられる、パッケージの数、メモリインターフェースを挟んで並列に複数接続されたメモリ群、パッケージ内に積層されたメモリチップ群等を制限するものではなく、実施態様に応じて適切な数のパッケージ等が設けられる。

（第１の実施形態の変形例１）
第１の実施形態においては同期信号について特に制限を行わなかった。ところで、従来複数のブリッジ回路を従属接続している場合、全てのブリッジ回路のＣＤＲが、当該ブリッジ回路により送信されるデータに応じたクロックを埋め込んでいた。全てのブリッジ回路のＣＤＲがクロックを埋め込む場合、ブリッジ回路を介する毎にクロックが埋め込まれていくため、送信される信号に含まれているデータの比率が低下し、実効データレートが下がるという問題が生じる。そこで、本変形例１では、実効データレートの低下を抑止する、クロックの埋め込みタイミングについて説明する。なお、本変形例１の構成については、第１の実施形態と同様とする。

まずはリードシンボル用のクロック（同期信号）の埋め込みタイミングについて説明する。図６は、本変形例１におけるリードシンボルとクロックの埋め込みタイミングとの関係を例示した図である。図６に示される様に、第４のブリッジ回路１４０からリードシンボル６０１が送信される。そして、リードシンボル６０１を受信した第３のブリッジ回路１３０は、リードシンボル６０２を送信する。リードシンボル６０２を受信した第２のブリッジ回路１２０は、リードシンボル６０３を送信する。リードシンボル６０３を受信した第１のブリッジ回路１１０は、リードシンボル６０４を送信する。このように、ブリッジ回路を経由する毎に、リードシンボルは振幅方向及び時間方向に変化する。

しかしながら、リードシンボル６０１の振幅の変化のタイミングに対応する信号エッジ６１０は、第１のブリッジ回路１１０が送信するリードシンボル６０４まで維持される。

そこで、本変形例では、第４のブリッジ回路１４０の送信回路１４４が、第４のメモリ１５４から読み出された１ｂｉｔのデータが格納されたリードシンボル６０１を送信する際に、当該リードシンボル６０１の振幅が変化するタイミング（信号エッジ６１０）で、振幅情報として同期信号（クロック）を埋め込むこととした。なお、同期信号（クロック）を振幅情報として埋め込む手法は、周知の手法を問わずどのような手法を用いても良い。

また、本変形例は、データの伝送方式を制限するものではないが、例えば、ＮＲＺ（non-return-to-zero）方式を用いることが考えられる。次に、第３のブリッジ回路１３０の送信回路１３４が、リードシンボル６０１に、第３のメモリ１５３のリードデータ（１ｂｉｔ）を格納してリードシンボル６０２を生成する場合でも、同期信号（クロック）が残ることについて説明する。

図７は、第１の実施形態の変形例１における第４のブリッジ回路１４０の送信回路１４４により送信された、第４のメモリ１５４のリードデータを格納したリードシンボルを例示した図である。図７に示される例では、送信回路１４４は、リードシンボルの振幅が変化するタイミング７０１、７０２、７０３、７０４で同期信号（クロック）を埋め込んでいる。

図８は、第１の実施形態の変形例１における第３のブリッジ回路１３０の送信回路１３４により送信された、第３のメモリ１５３及び第４のメモリ１５４のリードデータを格納したリードシンボルの例を示した図である。図８の（ａ）に示される例では、第４のメモリ１５４のリードデータ“０１１０１００”に、第３のメモリ１５３のリードデータ“１０１０１０１”を格納した例を示している。この場合でも、図７で同期信号（クロック）を埋め込んだ信号エッジがタイミング８０１、８０２、８０３、８０４で残っていることが確認できる。

図８の（ｂ）に示される例では、第４のメモリ１５４のリードデータ“０１１０１００”に、第３のメモリ１５３のリードデータ“０００００００”を格納した例を示している。新たに格納されたリードデータが全て“０”の場合でも、図７で同期信号（クロック）を埋め込んだ信号エッジがタイミング９０１、９０２、９０３、９０４で残っていることが確認できる。

図８に示される様に、どのようなリードデータを格納しても信号エッジは残るため、ブリッジ回路毎に新たな同期信号（クロック）の埋め込むことが不要となる。

その後、時間方向に第２のメモリ１５２及び第１のメモリ１５１のリードデータが格納されるが、時間方向に追加する場合には、振幅に変化は生じないため、当然に信号エッジは残るものとして、説明を省略する。

次に、ライトシンボル用の同期信号（クロック）の埋め込みタイミングについて説明する。

図９は、第１の実施形態の変形例１におけるライトシンボルと埋め込みタイミングの関係を例示した図である。図９に示される様に、メモリコントローラ１００からライトシンボル１００１が送信される。ライトシンボル１００１を受信した第１のブリッジ回路１１０は、第１のメモリ１５１用ライトデータを除去したライトシンボル１００２を第２のブリッジ回路１２０に送信する。

ライトシンボル１００２を受信した第２のブリッジ回路１２０は、第２のメモリ１５２用ライトデータを除去したライトシンボル１００３を送信する。ライトシンボル１００３を受信した第３のブリッジ回路１３０は、第３のメモリ１５３用ライトデータを除去したライトシンボル１００４を第４のブリッジ回路１４０に送信する。このように、ブリッジ回路を経由する毎に、ライトシンボルは振幅方向及び時間方向に変化する。

しかしながら、最後まで残る第４のメモリ１５４用ライトデータを格納したライトシンボル１００４の信号エッジ１０１０は、ライトシンボル１００１〜１００３のいずれにも存在する。

そこで、メモリコントローラ１００のコントローラ１０３は、同期信号とライトシンボル１００１を含む信号を送信する際に、ライトシンボル１００１に含まれるライトデータのうち、最後に消去される、第４のメモリ用ライトデータ（１ｂｉｔ）による振幅が変化するタイミング（信号エッジ１０１０）で、振幅情報として同期信号（クロック）を埋め込むこととした。

これにより、第１のブリッジ回路１１０〜第３のブリッジ回路１３０において、同期信号（クロック）を埋め込むことなく、第１のブリッジ回路１１０〜第４のブリッジ回路１４０の各々で、同期信号に基づいてライトデータ（１ｂｉｔ）を受け取ることができる。本変形例では、ブリッジ回路毎にクロック（同期信号）を埋め込む必要が無いので、データの伝送効率を向上させることができる。

（第１の実施形態の変形例２）
第１の実施形態及びその変形例１では、各受信回路がライトシンボル及びリードシンボルを受信した場合に、同期信号で位相同期した際の処理について特に制限を行わなかった。ところで、ブリッジ回路に含まれるＣＤＲは位相追従機能を備える。そこで、第１の実施形態の変形例２のメモリシステムでは、ＣＤＲがライトシンボルおよびリードシンボルに埋め込まれたクロックに対する位相同期機能を備える場合について説明する。なお、本変形例２の構成は、第１の実施形態と同様とする。つまり、メモリシステム１のＣＤＲ１１５、１１６、１２５、１２６、１３５、１３６、１４５が位相追従機能を備えるものとする。

一般的には、ブリッジ回路を従属接続した場合、信号が通過するブリッジ回路の数が多くなるに従って、当該信号に含まれるノイズが増加する傾向にある。このため、転送するデータのＢＥＲ（ビット誤り率：Bit Error Rate）が低下するという問題が生じていた。そこで、本変形例２においては、ＢＥＲの低下を抑止するＣＤＲ１１５、１１６、１２５、１２６、１３５、１３６、１４５について説明する。

まずは、メモリコントローラ１００がライトシンボルを送信する場合であって、第１のブリッジ回路１１０、第２のブリッジ回路１２０、第３のブリッジ回路１３０、及び第４のブリッジ回路１４０の間でライトシンボルと同期信号とを含む信号の送受信が行われる場合について説明する。

このような場合、ライトシンボルと同期信号を含む信号が通過するブリッジ回路（第１のブリッジ回路１１０、第２のブリッジ回路１２０、第３のブリッジ回路１３０、及び第４のブリッジ回路１４０）の数が増加するに従って、当該信号に含まれるノイズが増加する傾向にある。そこで、本変形例２は、各ブリッジ回路のＣＤＲ１１５、１２５、１３５、１４５が有する位相追従機能は、通過するブリッジ回路の数に応じて、位相に追従する帯域を広げることとした。

図１０は、第１の実施形態の変形例２における、ＣＤＲ１１５、１２５、１３５、１４５毎に行われる位相追従機能の帯域を例示した図である。図１０の（Ａ）は、第１のブリッジ回路１１０のＣＤＲ１１５の位相追従機能における同期信号の位相の修正が行われる第１の帯域１１０１を示す。当該第１の帯域１１０１は、どのような設定手法で設定されても良く、実施の態様に応じて適切な帯域が設定される。図１０に示す例では、縦軸がゲインで、横軸が位相とする。

第１のブリッジ回路１１０のＣＤＲ１１５は、同期信号を含むライトシンボル１００１を受信した場合に、当該信号に対して、第１の帯域１１０１に含まれる位相に追従する、第１の位相追従機能を有する。そして、ＣＤＲ１１５は、ライトシンボル１００１に埋め込まれた同期信号に対して位相同期を行う。そして、第１のブリッジ回路１１０の受信回路１１１は、抽出した同期信号に基づいて特定される、第１のメモリ１５１に予め割り当てられた領域から、１ｂｉｔのデータを読み出す。

図１０の（Ｂ）は、第２のブリッジ回路１２０のＣＤＲ１２５による、位相追従機能が行われる第２の帯域１１０２とする。図１０の（Ａ）及び（Ｂ）に示される様に、第２の帯域１１０２は、第１の帯域１１０１より広い。

第２のブリッジ回路１２０のＣＤＲ１２５は、同期信号を含むライトシンボル１００２を受信した場合に、当該信号に対して、第２の帯域１１０２に含まれる位相に追従する、第２の位相追従機能を有する。そして、ＣＤＲ１２５は、ライトシンボル１００２に埋め込まれた同期信号に対して位相同期を行う。そして、第２のブリッジ回路１２０の受信回路１２１は、抽出した同期信号に基づいて特定される、第２のメモリ１５２に予め割り当てられた領域から、１ｂｉｔのデータを読み出す。

図１０の（Ｃ）は、第３のブリッジ回路１３０のＣＤＲ１３５による、位相追従機能が行われる第３の帯域１１０３とする。図１０の（Ａ）、（Ｂ）及び（Ｃ）に示される様に、第３の帯域１１０３は、第１の帯域１１０１及び第２の帯域１１０２より広い。

第３のブリッジ回路１３０のＣＤＲ１３５は、同期信号を含むライトシンボル１００３を受信した場合に、当該信号に対して、第３の帯域１１０３に含まれる位相に追従する第３の位相追従機能を有する。ＣＤＲ１３５の他の機能は上述した実施形態と同様として説明を省略する。

図１０の（Ｄ）は、第４のブリッジ回路１４０のＣＤＲ１４５による、位相追従機能が行われる第４の帯域１１０４とする。図１０の（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）に示される様に、第４の帯域１１０４は、第１の帯域１１０１、第２の帯域１１０２及び第３の帯域１１０３より広い。

第４のブリッジ回路１４０のＣＤＲ１４５は、同期信号を含むライトシンボル１００４を受信した場合に、当該信号に対して、第４の帯域１１０４に含まれる位相に追従する第４の位相追従機能を有する。ＣＤＲ１４５の他の機能は上述した実施形態と同様として説明を省略する。

本変形例２では、通過するブリッジ回路の数に応じて、ＣＤＲの位相追従機能の帯域を徐々に広げることで、転送される信号に混入されるノイズ耐性が強くなる。また、通過するブリッジ回路の数が少ない段階においては、帯域が狭いため、消費電力の削減を実現できる。

また、上述した例では、ライトシンボルの受け渡しが行われる毎に、通過するブリッジ回路の数に応じて、ＣＤＲの位相追従機能が行われる帯域を広げていく例について説明した。

しかしながら、本変形例で示した、ＣＤＲの位相追従機能が行われる帯域を広げていく処理は、ライトシンボルの受け渡しが行われる場合に制限するものではない。例えば、リードシンボルの受け渡しが行われる毎に、通過するブリッジ回路の数に応じて、ＣＤＲの位相追従機能が行われる帯域を広げても良い。このように、複数のデータをまとめたシンボルを、複数のブリッジ回路間で受け渡しが行われる態様であれば、適用可能である。

（第２の実施形態）
図１１は、第２の実施形態のメモリシステム１２００の構成例を示す図である。メモリシステム１２００は、通信インターフェース１８０と、メモリコントローラ１００と、第１のブリッジ回路１２１０と、第２のブリッジ回路１２２０と、第３のブリッジ回路１２３０と、第４のブリッジ回路１２４０と、第１のメモリ１５１と、第２のメモリ１５２と、第３のメモリ１５３と、第４のメモリ１５４と、を備えている。なお、第１の実施形態と同一の構成は、同一の符号を割り当て、説明を省略する。

第１の実施形態ではリードシンボルとライトシンボルとを分けて受け渡す例について説明した。本実施形態においては、リードデータとライトデータをまとめたシンボルを受け渡す例とする。

つまり、第１のブリッジ回路１２１０〜第４のブリッジ回路１２４０は、シンボルのうち、ブリッジ回路毎に予め割り当てられた領域から、ライトデータを読み出し、当該ライトデータをシンボルから消去した後、シンボルの当該予め割り当てられた領域にリードデータを格納する。

本実施形態のメモリコントローラ１００は、起動時に、第１のブリッジ回路１２１０〜第４のブリッジ回路１２４０に対して、ブリッジ回路毎にユニークに識別されたＩＤを送信する。第１のブリッジ回路１２１０〜第４のブリッジ回路１２４０は、送信されたＩＤに従って、自ブリッジ回路に割り当てられた領域を識別できる。

図１２は、第２の実施形態の第１のブリッジ回路１２１０〜第４のブリッジ回路１２４０における構成例を示した図である。

第１のブリッジ回路１２１０は、第１のメモリ１５１に対してデータの読み出し及び書き込みを制御するためのブリッジ回路であって、受信回路１２１１と、送信回路１２１２と、を備えている。

受信回路１２１１は、ＣＤＲ１２１３を備える。ＣＤＲ１２１３は、メモリコントローラ１００から送信された信号から、シンボルと共に送信されてきた同期信号（クロック）に位相同期する。

図１３は、本実施形態のメモリシステム１２００内で送信されるシンボルの遷移を例示した図である。図１３に示されるように、メモリコントローラ１００は、第１のメモリ１５１用ライトデータ（１ｂｉｔ）１４１１と、第２のメモリ１５２用ライトデータ（１ｂｉｔ）１４１２と、第３のメモリ１５３用ライトデータ（１ｂｉｔ）１４１３と、第４のメモリ１５４用ライトデータ（１ｂｉｔ）１４１４と、を格納したシンボル１４０１を送信する。

そして、受信回路１２１１は、同期信号を基準として、メモリコントローラ１００から送信されてきた（図１３に示される）シンボル１４０１のうち、第１のメモリ１５１に予め割り当てられた領域から、第１のメモリ１５１用ライトデータ（１ｂｉｔ）１４１１を読み出す。そして、受信回路１２１１は、読み出された第１のメモリ１５１用ライトデータ１４１１に基づいて、第１のメモリ１５１に書き込む制御を行う。

その後、受信回路１２１１は、シンボル１４０１と、同期信号と、を送信回路１２１２に受け渡す。

送信回路１２１２は、第１のメモリ１５１から、読み出されたリードデータを受け取っているものとする。

そして、送信回路１２１２は、同期信号を基準に、シンボル１４０１のうち、第１のメモリ１５１用に割り当てられた領域から、第１のメモリ１５１用ライトデータ（１ｂｉｔ）１４１１を除去した後、第１のメモリ１５１用に割り当てられた領域に、第１のメモリ１５１のリードデータ（１ｂｉｔ）１４２１を格納したデータを、シンボル１４０２として生成する。

図１３に示される様に、シンボル１４０２は、第１のメモリ１５１のリードデータ（１ｂｉｔ）１４２１と、第２のメモリ１５２用ライトデータ（１ｂｉｔ）１４１２と、第３のメモリ１５３用ライトデータ（１ｂｉｔ）１４１３と、第４のメモリ１５４用ライトデータ（１ｂｉｔ）１４１４と、で構成されている。

そして、送信回路１２１２は、シンボル１４０２に、ＣＤＲ１２１３から受信した同期信号を含めた信号を、第２のブリッジ回路１２２０に送信する。

第２のブリッジ回路１２２０は、第２のメモリ１５２に対してデータの読み出し及び書き込みを制御するためのブリッジ回路であって、受信回路１２２１と、送信回路１２２２と、を備えている。

受信回路１２２１は、ＣＤＲ１２２３を備える。ＣＤＲ１２２３は、第１のブリッジ回路１２１０から送信された信号から、シンボル１４０２と共に送信されてきた同期信号（クロック）に位相同期する。

そして、受信回路１２２１は、同期信号を基準として、第１のブリッジ回路１２１０から送信されてきた（図１３に示される）シンボル１４０２のうち、第２のメモリ１５２に予め割り当てられた領域から、第２のメモリ１５２用ライトデータ（１ｂｉｔ）１４１２を読み出す。そして、受信回路１２２１は、読み出された第２のメモリ１５２用ライトデータ１４１２に基づいて、第２のメモリ１５２に書き込む制御を行う。

その後、受信回路１２２１は、シンボル１４０２と、同期信号と、を送信回路１２２２に受け渡す。

送信回路１２２２は、第２のメモリ１５２から、読み出されたリードデータを受け取っているものとする。

そして、送信回路１２２２は、同期信号を基準に、シンボル１４０２のうち、第２のメモリ１５２用に割り当てられた領域から、第２のメモリ１５２用ライトデータ（１ｂｉｔ）１４１２を除去した後、第２のメモリ１５２用に割り当てられた領域に、第２のメモリ１５２のリードデータ（１ｂｉｔ）１４２２を格納し、シンボル１４０３を生成する。

図１３に示される様に、シンボル１４０３は、第１のメモリ１５１のリードデータ（１ｂｉｔ）１４２１と、第２のメモリ１５２のリードデータ（１ｂｉｔ）１４２２と、第３のメモリ１５３用ライトデータ（１ｂｉｔ）１４１３と、第４のメモリ１５４用ライトデータ（１ｂｉｔ）１４１４と、で構成されている。

そして、送信回路１２２２は、シンボル１４０３に、ＣＤＲ１２２３から受信した同期信号を含めた信号を、第３のブリッジ回路１２３０に送信する。

第３のブリッジ回路１２３０は、第３のメモリ１５３に対してデータの読み出し及び書き込みを制御するためのブリッジ回路であって、受信回路１２３１と、送信回路１２３２と、を備えている。

受信回路１２３１は、ＣＤＲ１２３３を備える。ＣＤＲ１２３３は、第２のブリッジ回路１２２０から送信された信号から、シンボル１４０３と共に送信されてきた同期信号（クロック）に位相同期する。

そして、受信回路１２３１は、同期信号を基準として、第２のブリッジ回路１２２０から送信されてきた（図１３に示される）シンボル１４０３のうち、第３のメモリ１５３に予め割り当てられた領域から、第３のメモリ１５３用ライトデータ（１ｂｉｔ）１４１３を読み出す。そして、受信回路１２３１は、読み出された第３のメモリ１５３用ライトデータ（１ｂｉｔ）１４１３に基づいて、第３のメモリ１５３に書き込む制御を行う。

その後、受信回路１２３１は、シンボル１４０３と、同期信号と、を送信回路１２３２に受け渡す。

送信回路１２３２は、第３のメモリ１５３から、読み出されたリードデータを受け取っているものとする。

そして、送信回路１２３２は、同期信号を基準に、シンボル１４０３のうち、第３のメモリ１５３用に割り当てられた領域から、第３のメモリ１５３用ライトデータ（１ｂｉｔ）１４１３を除去した後、第３のメモリ１５３用に割り当てられた領域に、第３のメモリ１５３のリードデータ（１ｂｉｔ）１４２３を格納し、シンボル１４０４を生成する。

図１３に示される様に、シンボル１４０４は、第１のメモリ１５１のリードデータ１４２１と、第２のメモリ１５２のリードデータ１４２２と、第３のメモリ１５３のリードデータ１４２３と、第４のメモリ１５４用ライトデータ（１ｂｉｔ）１４１４と、で構成されている。

そして、送信回路１２３２は、シンボル１４０４に、ＣＤＲ１２３３から受信した同期信号を含めた信号を、第４のブリッジ回路１２４０に送信する。

第４のブリッジ回路１２４０は、第４のメモリ１５４に対してデータの読み出し及び書き込みを制御するためのブリッジ回路であって、受信回路１２４１と、送信回路１２４２と、を備えている。

受信回路１２４１は、ＣＤＲ１２４３を備える。ＣＤＲ１２４３は、第３のブリッジ回路１２３０から送信された信号から、シンボル１４０４と共に送信されてきた同期信号（クロック）に位相同期する。

そして、受信回路１２４１は、同期信号を基準として、第３のブリッジ回路１２３０から送信されてきた（図１３に示される）シンボル１４０４のうち、第４のメモリ１５４に予め割り当てられた領域から、第４のメモリ１５４用ライトデータ１４１４（１ｂｉｔ）を読み出す。そして、受信回路１２４１は、読み出された第４のメモリ１５４用ライトデータ（１ｂｉｔ）１４１４に基づいて、第４のメモリ１５４に書き込む制御を行う。

その後、受信回路１２４１は、シンボル１４０４と、同期信号と、を送信回路１２４２に受け渡す。

送信回路１２４２は、第４のメモリ１５４から、読み出されたリードデータを受け取っているものとする。

そして、送信回路１２４２は、同期信号を基準に、シンボル１４０４のうち、第４のメモリ１５４用に割り当てられた領域から、第４のメモリ１５４用ライトデータ（１ｂｉｔ）１４１４を除去した後、第４のメモリ１５４用に割り当てられた領域に、第４のメモリ１５４のリードデータ１４２４を格納し、シンボル１４０５を生成する。

図１３に示される様に、シンボル１４０５は、第１のメモリ１５１のリードデータ１４２１と、第２のメモリ１５２のリードデータ１４２２と、第３のメモリ１５３のリードデータ１４２３と、第４のメモリ１５４のリードデータ（１ｂｉｔ）１４２４と、で構成されている。

そして、送信回路１２４２は、シンボル１４０５に、ＣＤＲ１２４３から受信した同期信号を含めた信号を、メモリコントローラ１００に送信する。

本実施形態においては、上述した構成を備えることで、リング状に形成されたブリッジ回路１２１０〜１２４０間のシンボルの送受信で、ブリッジ回路１２１０〜１２４０とメモリコントローラ１００との間でデータの送受信が実現できる。その際に、アドレス情報等をシンボルに格納する必要が無いため、データの送信効率を向上させることができる。また、上述した構成の場合、従来と比べて、部品の点数が少ないため、消費電力とコストの削減を実現できる。

（変形例）
図１４は、変形例の送信側のブリッジ回路及び受信側のブリッジ回路の構成を例示した図である。図１４に示されるように、送信側のブリッジ回路１５１０は、受信回路１５１１と、送信回路１５１２と、を備えている。本変形例は、送信側のブリッジ回路１５１０が、リードシンボルの振幅に、送信側のメモリ１５１９から読み出したリードデータを追加する例とする。送信側のブリッジ回路１５１０は、振幅にデータを追加するブリッジ回路であれば、上述した実施形態の第１のブリッジ回路〜第４のブリッジ回路のいずれの構成であっても良い。

受信回路１５１１は、ＣＤＲ１５１３を備え、送信回路１５１２は、セレクタ１５１４と、排他的論理和回路１５１６と、第１の送信機（ＴＸ）と第２の送信機（ＴＸ）とを備える送信部１５１７と、を備えている。

第１の送信機（ＴＸ）は、第１の信号線から信号を送信する。第２の送信機（ＴＸ）は、第２の信号線から信号を送信する。これにより、送信部１５１７はリードシンボルと同期信号とをそれぞれ別の信号線（第１の信号線及び第２の信号線）で送信する。

受信側のブリッジ回路１５２０は、少なくとも受信回路１５２１を備えている。受信回路１５２１は、第１の受信機（ＲＸ）と第２の受信機（ＲＸ）とを備える受信部１５２４と、排他的論理和回路１５２５を備えるＣＤＲ１５２３と、を備えている。

第１の受信機（ＲＸ）は、第１の信号線から信号を受信する。第２の受信機（ＲＸ）は、第２の信号線から信号を受信する。これにより、受信部１５２４はリードシンボルと同期信号とをそれぞれ別の信号線（第１の信号線及び第２の信号線）から受信する。

ところで、従来どおりの手法を用いて、リードシンボルの振幅にリードデータを追加する際、追加されるデータが‘０’固定の場合に、リードシンボルに格納されるデータに偏りが生じるため、ＤＣバランスが崩れる可能性があった。リードシンボルに格納されるデータに偏りとは、追加されるデータが‘０’固定のため、４つの振幅値（信号の電圧値）において、端側の２つの振幅（電圧）間でしか変化しない状態をいう。端側の２つの振幅間とは、図１５で説明する。

図１５は、従来どおりの手法を用いて信号線でリードシンボル及び同期信号を送信した場合のデータの幅を示した図である。図１５の（ａ）に示される例では、太線１６０１及び太線１６０２の間でリードデータの振幅が変化している。図１５の（ｂ）に示される例では、太線１７０１及び太線１７０２の間で同期信号の振幅が変化している。このように、従来の手法で送信すると、データに偏りが生じる場合がある。このような場合にＤＣバランスが崩れる可能性があった。

そこで、変形例の送信回路１５１２は、読み出したリードデータと、受信したリードシンボルとを切り替えるセレクタ１５１４と、排他的論理和回路１５１６と、を備えることとした。なお、変形例は、リードシンボルを用いた処理について説明するが、リードシンボルを用いた処理に制限するものではなく、ライトシンボルを用いた処理にも適用できる。

セレクタ１５１４は、ＣＤＲ１５１３から送信されるリードシンボルと、送信側のメモリ１５１９から送信されるリードデータと、の何れかを受信して切り替えを行う構成であって、時間方向にデータを格納しないで通過させるか否かに応じて用いられる。つまり、ブリッジ回路によっては、リードデータを追加する際に、時間方向にデータを格納するか振幅方向にデータを追加するかが切り変わる。そこで、当該切り替えに適応するためにセレクタ１５１４を設けることとした。

排他的論理和回路１５１６は、セレクタ１５１４から出力されたリードシンボルを含む信号（メモリ１５１９からリードされたリードシンボル、又は送信側のブリッジ回路１５１０より前に設けられたブリッジ回路から転送されてきたリードシンボル）と、ＣＤＲ１５１３から出力された同期信号と、の間で排他的論理和の演算を行う。

図１６は、本変形例の信号線で送信されるリードシンボル及び同期信号のデータの幅を示した図である。図１６の（ａ）に示される例では、太線１８０１及び太線１８０２の間でリードデータが変化している。図１６の（ｂ）に示される例では、太線１９０１及び太線１９０２の間で同期信号である振幅が変化している。

このように、本変形例においては、上述した構成を備えることで、前のブリッジ回路から受信したリードシンボルに振幅変調を行ったデータを、リードシンボルとすることができる。つまり、リードシンボルが、４つの振幅値（信号の電圧値）のうち、バイアス電圧を中心に低電圧側と高電圧側の２つの振幅（電圧）間で変化するように変調されるため、ＤＣバランスを維持することが可能となった。

受信側のブリッジ回路１５２０は、送信側のブリッジ回路１５１０から受信したリードシンボル及び同期信号に基づいて処理を行う。処理の手法については省略する。

上述した実施形態及び変形例においては、上述した構成を備えることで、送信先のブリッジ回路のアドレスを格納せずに、各ブリッジ回路へのデータの送信を実現できる。これにより、データの送信効率を向上させることができる。従って、実施形態及び変形例においては、データの伝送速度の向上を実現できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１２００ メモリシステム、１００ メモリコントローラ、１０１ 多重化部、１０２ 逆多重化部、１０３ コントローラ、１１０、１２１０ 第１のブリッジ回路、１１１、１１３、１２１、１２３、１３１、１３３、１４１、１２１１、１２２１、１２３１、１２４１、１５１１、１５２１ 受信回路、１１２、１１４、１２２、１２４、１３２、１３４、１４４、１２１２、１２２２、１２３２、１２４２、１５１２ 送信回路、１１５、１１６、１２５、１２６、１３５、１３６、１４５、１２１３、１２２３、１２３３、１２４３、１５１３、１５２３ ＣＤＲ、１２０、１２２０ 第２のブリッジ回路、１３０、１２３０ 第３のブリッジ回路、１４０、１２４０ 第４のブリッジ回路、１５１ 第１のメモリ、１５２ 第２のメモリ、１５３ 第３のメモリ、１５４ 第４のメモリ、１８０ 通信インターフェース、１５１０ 送信側のブリッジ回路、１５１４ セレクタ、１５１６、１５２５ 排他的論理和回路、１５１７ 送信部、１５１９ 送信側のメモリ、１５２０ 受信側のブリッジ回路、１５２４ 受信部。

Claims (10)

1. 不揮発性の複数のメモリと、
   前記複数のメモリそれぞれに送信するデータであって、振幅方向及び時間方向のうちいずれか一つ以上において対応するメモリ毎に割り当てられた領域に、メモリ毎の所定のビットのデータをまとめた第１データを、送信するメモリコントローラと、
   前記複数のメモリに含まれる第１メモリにデータの読み出し又は書き込みを制御する回路であって、前記メモリコントローラから送信された前記第１データのうち当該第１メモリに割り当てられた領域から、前記所定のビットのデータを取り出し、取り出した前記所定のビットのデータを前記第１データから除去した第２データを、前記複数のメモリに含まれる第２メモリにデータの読み出し又は書き込みを制御する他のブリッジ回路に、送信するブリッジ回路と、
   を備えるメモリシステム。
2. 前記ブリッジ回路は、さらに、前記所定のビットのデータを除去した前記第２データのうち、前記第１メモリに割り当てられた領域に、前記第１メモリから読み出した前記所定のビットのデータを格納したデータを前記第２データとして前記他のブリッジ回路に送信する、
   請求項１に記載のメモリシステム。
3. 前記ブリッジ回路は、さらに、前記第１データから、前記時間方向に割り当てられた前記所定のビットのデータを除去した場合に、第１のデータからダウンサンプリングしたデータを前記第２データとして前記他のブリッジ回路に送信する、
   請求項１に記載のメモリシステム。
4. 前記メモリコントローラは、前記第１データにおいて、メモリ毎に割り当てられた領域を特定するための同期信号を送信し、
   前記ブリッジ回路は、前記同期信号に基づいて特定される、前記第１メモリに割り当てられた領域から、前記所定のビットのデータを読み出す、
   請求項１乃至３のいずれか一つに記載のメモリシステム。
5. 前記ブリッジ回路は、前記同期信号と前記第１データとを含む信号を受信した場合に、当該信号に対して、第１の帯域に含まれる位相に追従する第１の位相追従機能を有し、修正された信号から同期信号に位相同期し、
   前記同期信号と前記第１データとを含む信号に対して、前記第１の帯域より広い第２の帯域に含まれる位相に追従する第２の位相追従機能を有し、第２の位相追従機能により抽出された前記同期信号に基づいて特定される、前記第２メモリに割り当てられた領域から、前記所定のビットのデータを取り出す、前記他のブリッジ回路を備える、
   請求項４に記載のメモリシステム。
6. 前記メモリコントローラは、前記同期信号と前記第１データとを含む信号を送信する際に、前記第１データに含まれる前記所定のビットのデータのうち、最後に除去される前記所定のビットのデータによる振幅が変化するタイミングで、前記同期信号を埋め込む、
   請求項４に記載のメモリシステム。
7. 前記複数のメモリのうち、さらに他のメモリから読み出された所定のビットのデータのみが格納された第１データを含む信号を送信する際に、前記さらに他のメモリから読み出した所定のビットのデータによる振幅が変化するタイミングに対応して、同期信号を埋め込む、さらに他のブリッジ回路を備える、
   請求項４に記載のメモリシステム。
8. 前記ブリッジ回路から受信した信号から分離された、前記第１データを含む信号と、前記ブリッジ回路から受信した信号から分離された同期信号と、の排他的論理和の結果を、同期信号として送信する、前記他のブリッジ回路を備える、
   請求項４に記載のメモリシステム。
9. 前記メモリコントローラが送信する前記第１データは、前記メモリ毎に１ｂｉｔのデータをまとめている、
   請求項１乃至８のいずれか一つに記載のメモリシステム。
10. 不揮発性の第１メモリと、
    前記第１メモリに対する書き込みを制御する第１回路と、
    不揮発性の第２メモリと、
    前記第２メモリに対する書き込みを制御する第２回路と、
    メモリコントローラと、を備え、
    前記メモリコントローラは、前記第１メモリに書き込むデータを、前記第１メモリに割り当てられた領域に格納すると共に、前記第２メモリに書き込むデータを、前記第２メモリに割り当てられた領域に格納した第１データを第１回路に送信し、
    前記第１回路は、前記第１データのうち、前記第１メモリに割り当てられた領域から、前記第１メモリに書き込むデータを取り出して、前記第１メモリに書き込み、前記第１データから前記第１メモリに書き込むデータを取り出した第２データを前記第２回路に送信し、
    前記第２回路は、前記第２データのうち、前記第２メモリに割り当てられた領域から、前記第２メモリに書き込むデータを取り出して、前記第２メモリに書き込む、
    メモリシステム。

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