DE102004052612B4 - Halbleiterspeicherbaustein, Halbleiterspeichermodul und Verfahren zur Übertragung von Schreibdaten zu Halbleiterspeicherbausteinen - Google Patents

Halbleiterspeicherbaustein, Halbleiterspeichermodul und Verfahren zur Übertragung von Schreibdaten zu Halbleiterspeicherbausteinen Download PDF

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Abstract

Halbleiterspeicherbaustein (11–14) mit einer Interfaceschaltung (1–4), die wenigstens zum Empfang von Schreibdaten sowie zur Erkennung eines Übertragungsfehlers in den empfangenen Schreibdaten eingerichtet ist, dadurch gekennzeichnet, dass die Interfaceschaltung (1–4), wenn sie einen Übertragungsfehler erkannt hat, dazu eingerichtet ist, über einen separaten Anforderungssignalweg (5–8; 311–314; 401, 411, 402, 412, 403, 413, 404, 414) ein Wiederholungsanforderungssignal (rReq) zur wiederholten Übertragung eines als fehlerhaft erkannten Schreibdatums auszugeben.

Description

  • Die Erfindung betrifft einen Halbleiterspeicherbaustein, der eine Interfaceschaltung aufweist, die wenigstens zum Empfang von Schreibdaten sowie zur Erkennung eines Übertragungsfehlers in den empfangenen Schreibdaten eingerichtet ist, ein mit mehreren derartigen Halbleiterspeicherbausteinen bestücktes Halbleiterspeichermodul und ein Verfahren zur Übertragung von Schreibdaten zu wenigstens einem derartigen Halbleiterspeicherbaustein.
  • Bei den erhöhten Datenübertragungsgeschwindigkeiten zukünftiger DRAM-Generationen ist eine differentielle Übertragung der Datensignale erforderlich, die die Fehlersicherheit bei durch die Übertragung verursachten Bitfehlern erhöhen kann. Es ist wünschenswert, dass die mit einer derart hohen Datenübertragungsgeschwindigkeit arbeitenden Halbleiterspeichermodule auch eine Datenkonsistenzprüfung wenigstens bei den in die Speicherbausteine eingeschriebenen Daten ausführen können.
  • Bei mit schnellen Halbleiterspeicherbausteinen bestückten DIMM-Speichermodulen für Server oder Arbeitsstationen wurde bislang zur Fehlererkennung oder Fehlerkorrektur ein separates ECC-DRAM vorgesehen, das zur Erfassung eines Übertragungsfehlers der Schreibdaten auf dem Übertragungskanal ECC-Prüfsummen speichert. Diese werden vom Speichercontroller generiert, beim Schreibvorgang in das ECC-DRAM eingeschrieben und beim Lesevorgang wieder zum Speichercontroller zurückübertragen. Der Speichercontroller kann durch einen darin implementierenden Fehlererkennungs-/Korrekturalgorithmus Datenfehler erkennen und zum Teil reparieren. Dieser Mecha nismus greift bei Übertragungsfehlern und bei einem Fehler im DRAM-Array. Übliche DIMM-Speichermodule für Desktop-Personalcomputer haben gewöhnlich aber keine Fehlererkennungs- oder Korrekturmöglichkeit. Ein hinzugefügtes weiteres DRAM zur Fehlererkennung und/oder -korrektur, das nicht zum Speichern von Daten dient, würde die Kosten eines derartigen Geräts unverhältnismäßig verteuern.
  • Dagegen ist in Aussicht genommen, die DRAM-Speicherbausteine mit einer einfachen Fehlererkennung auszustatten. Eine solche Fehlererkennung würde in der Interfaceschaltung in jedem Halbleiterspeicherbaustein ausgeführt werden.
  • Zur Erkennung von Datenfehlern werden im Stand der Technik verschiedene Verfahren und Algorithmen vorgeschlagen. Eines dieser Verfahren kann in einem n-Bitbreiten Datum dadurch einen Fehler erkennen, dass mit diesem Datum ein einzelnes Prüfbit übertragen wird, das das ursprüngliche n-Bit-Datum so ergänzt, dass die sich daraus ergebende Anzahl von Einsen (oder Nullen) im ergänzten Datum immer geradzahlig (oder ungeradzahlig) ist.
  • Andere bekannte Fehlererkennungsmaßnahmen verwenden eine Datenblockbildung oder eine bestimmte Codierung der Daten. Die genaue Art der Fehlererkennung ist aber nicht Teil dieser Erfindung.
  • Aus US 2003/0163767 A1 ist ein Speichermodul bekannt, bei dem ein separater Signalweg (error indication) vorgesehen ist, um Schreib- oder Lese-Fehler in dem Modul anzuzeigen. Allerdings findet hier die Fehlerprüfung nicht in jedem einzelnen Speicherbaustein, sonder in einer übergeordneten Kontrollschaltung statt. Außerdem wird bei diesem bekannten Speicher modul einem Speichercontroller lediglich mitgeteilt, dass ein Fehler vorliegt; eine explizite Aufforderung zur wiederholten Übertragung falscher Daten ist nicht vorgesehen.
  • Angesichts des Obigen ist es Aufgabe der Erfindung, bei einem mit einer derartigen Interfaceschaltung ausgestatteten Halbleiterspeicherbaustein sowie bei einem mit derartigen Halbleiterspeicherbausteinen bestückten Halbleiterspeichermodul eine einfache, kostengünstige und den Verkehr auf dem Datenbus nicht beeinträchtigende Fehlerkorrektur zu ermöglichen.
  • Zur Lösung der obigen Aufgabe ist gemäß einem ersten wesentlichen Aspekt der Erfindung ein Halbleiterspeicherbaustein mit einer Interfaceschaltung, die wenigstens zum Empfang von Schreibdaten sowie zur Erkennung eines Übertragungsfehlers in den empfangenen Schreibdaten eingerichtet ist, dadurch gekennzeichnet, dass die Interfaceschaltung, wenn sie einen Übertragungsfehler erkannt hat, dazu eingerichtet ist, über einen separaten Anforderungssignalweg ein Wiederholungsanforderungssignal zur wiederholten Übertragung eines als fehlerhaft erkannten Schreibdatums auszugeben.
  • Eine bevorzugte Ausführungsform des Halbleiterspeicherbausteins ist so eingerichtet, dass die Interfaceschaltung das Wiederholungsanforderungssignal auf einer einzelnen separaten Signalleitung z.B. als Einbit-Signal ausgibt. Die Interfaceschaltung kann bei einer vorteilhaften Weiterbildung so eingerichtet sein, dass sie das Wiederholungsanforderungssignal als Mehrbit-Signal ausgibt. In diesem Fall kann das Mehrbit-Signal auch codiert ausgegeben werden. Durch die Codierung des Wiederholungsanforderungssignals kann die Interfaceschaltung z.B. einem übergeordneten Speichercontroller mitteilen, dass sie für eine Fehlerkorrektur mehr Zeit benötigt als bis zum nächsten Schreibzyklus.
  • Gemäß einem zweiten wesentlichen Aspekt der Erfindung wird die obige Aufgabe gelöst durch ein Halbleiterspeichermodul mit mehreren Halbleiterspeicherbausteinen, die jeweils eine Interfaceschaltung aufweisen, die wenigstens zum Empfang von Schreibdaten und zur Erkennung eines Übertragungsfehlers in einem empfangenen Schreibdatum eingerichtet ist, dadurch gekennzeichnet, dass jede Interfaceschaltung, wenn sie einen Übertragungsfehler in den Schreibdaten erkannt hat, dazu eingerichtet ist, über einen separaten Anforderungssignalweg ein Wiederholungsanforderungssignal zur wiederholten Übertragung eines als fehlerhaft erkannten Schreibdatums auszugeben.
  • Gemäß der oben erwähnten bevorzugten Ausführungsform des Halbleiterspeicherbausteins kann bei dem erfindungsgemäßen Halbleiterspeichermodul jeder Anforderungssignalweg von der Interfaceschaltung als Einzelsignalleitung separat an jeweils einen externen Anschlusskontakt des Halbleiterspeichermoduls geführt sein. Alternativ kann jeder als Einzelleitung von der Interfaceschaltung geführte Anforderungssignalweg durch eine ODER-Schaltung auf dem Halbleiterspeichermodul oderiert werden und deren Ausgangssignal als eine Einzelsignalleitung an einen Anschlusskontakt des Halbleiterspeichermoduls geführt sein.
  • Bei einer weiteren Ausführungsform kann jedes Anforderungssignal von der jeweiligen Interfaceschaltung des Halbleiterspeicherbausteins als Mehrbitsignal ausgegeben werden. In diesem Fall kann die Interfaceschaltung dazu eingerichtet sein, das Wiederholungsanforderungssignal codiert auszugeben.
  • Gemäß einem dritten wesentlichen Aspekt wird die obige Aufgabe ebenfalls gelöst durch ein Verfahren zur Übertragung von Schreibdaten zu einem Halbleiterspeicherbaustein, das einen ersten Schritt zur Übertragung der Schreibdaten zum Halbleiterbaustein über einen Datenübertragungsweg von außerhalb und einen zweiten Schritt zur Erkennung eines eventuellen Übertragungsfehlers im empfangenen Schreibdatum aufweist. Das Verfahren ist gekennzeichnet durch einen dritten Schritt, durch den, wenn im zweiten Schritt ein Übertragungsfehler erkannt wird, über einen vom Datenübertragungsweg getrennten Anforderungssignalweg vom Halbleiterspeicherbaustein ein Wiederholungs-Anforderungssignal zur wiederholten Übertragung eines als fehlerhaft erkannten Schreibdatums ausgegeben wird.
  • Gemäß einem vierten wesentlichen Aspekt betrifft die Erfindung ein die obige Aufgabe lösendes Verfahren zur Übertragung von Schreibdaten zu mehreren auf einem Halbleiterspeichermo dul angeordneten Halbleiterspeicherbausteinen mit einem ersten Schritt, durch den Schreibdaten wenigstens zu einem der Halbleiterspeicherbausteine über einen Datenübertragungsweg von außerhalb übertragen werden und einem zweiten Schritt, durch den in jedem Halbleiterspeicherbaustein ein empfangenes Schreibdatum auf einen Übertragungsfehler geprüft wird, dadurch gekennzeichnet, dass das Verfahren einen dritten Schritt aufweist, durch den, wenn im zweiten Schritt ein Übertragungsfehler erkannt wird, über einen vom Datenübertragungsweg getrennten Anforderungssignalweg vom betreffenden Halbleiterbaustein ein Wiederholungsanforderungssignal zur wiederholten Übertragung des als fehlerhaft erkannten Schreibdatums ausgegeben wird.
  • Ein Vorteil des erfindungsgemäßen Halbleiterspeicherbausteins, des erfindungsgemäßen Halbleiterspeichermoduls sowie der Übertragungsverfahren jeweils gemäß dem ersten bis vierten Aspekt der Erfindung besteht darin, dass das Wiederholungsanforderungssignal nur mit einer geringen Geschwindigkeit gesendet werden muss, z.B. ein Wiederholungsanforderungssignal pro Burst (z.B. mit einer Frequenz von 100 MHz).
  • Ein weiterer Vorteil der erfindungsgemäß vorgeschlagenen Lösung besteht darin, dass im bevorzugten Fall das Wiederholungsanforderungssignal lediglich über eine Signalleitung, das heißt über ein Pin am Halbleiterspeicherbaustein ausgegeben wird, so dass keine Probleme bei der Pinbelegung am Halbleiterspeicherbaustein, auf dem Halbleiterspeichermodul eine einfache Leitungsführung und eine sichere Übertragung der Wiederholungsanforderungssignale von den mehreren auf dem Halbleiterspeichermodul angeordneten Halbleiterspeicherbausteinen zu einer übergeordneten Controllereinheit, z.B. über einen vom Datenübertragungsbus getrennten Wiederholungsanforderungssignalbus ermöglicht sind.
  • Die obigen und weitere vorteilhafte Merkmale und Aufgaben werden in der nachstehenden, bevorzugte Ausführungsbeispiele erläuternden, Beschreibung bezogen auf die Zeichnung näher erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 schematisch eine Draufsicht auf ein erstes bevorzugtes Ausführungsbeispiel eines mit mehreren erfindungsgemäßen Halbleiterspeicherbausteinen bestückten Halbleiterspeichermodul in Verbindung mit einem Speichercontroller;
  • 2 schematisch eine Draufsicht auf ein zweites bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichermoduls, das mit erfindungsgemäßen Halbleiterspeicherbausteinen bestückt ist;
  • 3 schematisch ein drittes bevorzugtes Ausführungsbeispiel eines mit mehreren erfindungsgemäßen Halbleiterspeicherbausteinen und einer Registereinheit bestückten Halbleiterspeichermoduls in Verbindung mit einem Speichercontroller, und
  • 4 schematisch ein viertes bevorzugtes Ausführungsbeispiel eines mit mehreren erfindungsgemäßen Halbleiterspeicherbausteinen bestückten Halbleiterspeichermoduls in Verbindung mit einem Speichercontroller.
  • Den in den 1 bis 4 schematisch dargestellten erfindungsgemäßen Halbleiterspeichermodulen 110, 210, 310 und 410 ist gemeinsam, dass sie mit mehreren (z.B. vier) Halbleiterspeicherbausteinen 11 bis 14 bestückt sind, die jeweils eine Interfaceschaltung 1–4 aufweisen, die ein von einem Speichercontroller 120, 220, 320 auf ein über einen CA-Bus 118 ausgesendetes Befehls- und Adresssignal hin ein über einen Datenbus (DQ-Bus) 117 gesendetes Schreibdatum empfangen und zur Erkennung eines Übertragungsfehlers in dem jeweils empfangenen Schreibdatum eingerichtet sind (es ist zu bemerken, dass ein DQ-Bus 117 und ein CA-Bus 118 lediglich in 1 gezeigt und in den 2 bis 4 zur vereinfachten Darstellung weggelassen sind).
  • Erfindungsgemäß ist jede Interfaceschaltung 1–4 dazu eingerichtet, wenn sie einen Übertragungsfehler in den Schreibdaten erkannt hat, über einen vom DQ-Bus getrennten Anforderungssignalweg 5–8 in den 1 und 2; 311–314 in 3 und 401, 411, 402, 412, 403, 413 sowie 404, 414 gemäß 4 ein Wiederholungsanforderungssignal rReq zur wiederholten Übertragung eines fehlerhaft erkannten Schreibdatums auszugeben.
  • Es ist zu bemerken, dass mit einem Speichercontroller 120, 220, 320 und 420 mehrere Halbleiterspeichermodule der in den 1–4 gezeigten Art verbunden sein können. In diesem Fall werden die Wiederholungsanforderungssignale rReq von den mehreren Halbleiterspeichermodulen über einen Wiederholungsanforderungssignalbus (rReq-Bus) 116, 216, 316 bzw. 416 zum Speichercontroller übertragen.
  • Der Speichercontroller 120, 220, 320 bzw. 420 wiederholt dann auf den Empfang eines Wiederholungsanforderungssignals von einem der Speicherbausteine die Übertragung der Schreibdaten, so dass die dafür angepasste Interfaceschaltung 1–4 der Speicherbausteine einen Fehlerkorrekturalgorithmus ausführen kann.
  • Weiterhin ist zu bemerken, dass bei dem in 1 dargestellten ersten Ausführungsbeispiel die Wiederholungsanforderungssignale von jeder Interfaceschaltung 1–4 jedes Halbleiter speicherbausteins 11–14 separat über eine Einzelleitung zu jeweils einzelnen Anschlusskontakten 111–114 des Halbleiterspeichermoduls 110 und von dort weiter über den genannten rReq-Bus 116 zum Speichercontroller 120 laufen, wo diese vier Einzelsignale von einer mit einer Interfaceschaltung 125 ausgestatteten Registereinheit 126 zwischengespeichert werden.
  • Das in 2 gezeigte zweite Ausführungsbeispiel unterscheidet sich von dem zuvor beschriebenen ersten Ausführungsbeispiel darin, dass die von den Interfaceschaltungen 1–4 der auf dem Halbleiterspeichermodul 210 angeordneten Halbleiterspeicherbausteine 11–14 über einzelne Signalleitungen 5–8 ausgesendeten Wiederholungsanforderungssignale durch ein auf dem Halbleiterspeichermodul 210 angeordnetes ODER-Glied 9 oderiert werden, dessen Ausgangssignal wiederum durch eine Einzelsignalleitung an einen einzelnen Anschlusskontakt 211 des Halbleiterspeichermoduls 210 geführt ist. Ein (nicht gezeigtes) Pull-Down-Treiberglied kann zwischen dem Ausgang des ODER-Glieds 9 und dem Anschlusskontakt 211 des Halbleiterspeichermoduls 210 vorgesehen sein. Das in 2 gezeigte zweite Ausführungsbeispiel der Erfindung hat gegenüber dem in 1 den Vorteil, dass die Anzahl der für das Wiederholungsanforderungssignal benötigten Anschlusskontakte des Halbleiterspeichermoduls 210 gegenüber dem in 1 gezeigten ersten Ausführungsbeispiel reduziert ist, da jedes Halbleiterspeichermodul 210 an seiner Kontaktleiste nur noch einen Anschlusskontakt 211 zur Übertragung des Wiederholungsanforderungssignals an den Speichercontroller 220 benötigt.
  • Es ist hervorzuheben, dass das Wiederholungsanforderungssignal bei dem ersten und zweiten Ausführungsbeispiel gemäß 1 und 2 entweder als Einbitsignal oder als serielles Mehrbitsignal ausgesendet werden kann. In letzterem Fall kann das Wiederholungsanforderungssignal codiert ausgegeben werden, so dass es z.B. die Information "Braucht für die Fehlerkorrektur noch mehr Zeit" an den Speichercontroller 120 bzw. 220 übertragen kann.
  • Bei dem in 3 dargestellten dritten Ausführungsbeispiel der Erfindung werden die Wiederholungsanforderungssignale von den Interfaceschaltungen 1–4 der auf dem Halbleiterspeichermodul 310 angeordneten Halbleiterspeicherbausteine 11–14 jeweils als Mehrbitsignal über jeweilige parallele Wiederholungsanforderungssignalleitungen 311–314 an eine auf dem Halbleiterspeichermodul 310 angeordnete Registereinheit 19 gesendet und dort zwischengespeichert. Von einer Interfaceschaltung 29 der Registereinheit 19 kann das als Mehrbitsignal vorliegende Wiederholungsanforderungssignal rReq über mehrere Anschlusskontakte 315 des Halbleiterspeichermoduls 310 über den rReq-Bus 316 an den Speichercontroller 320, z.B. an eine Interfaceschaltung 325 einer auf dem Speichercontroller 320 angeordneten Registereinheit 326 übertragen werden. Selbstverständlich kann das als Mehrbitsignal ausgesendete Wiederholungsanforderungssignal auch hier codiert ausgesendet werden und dadurch mehr Information als nur "Wiederhole das Schreibdatum" übertragen.
  • Das in 4 dargestellte vierte Ausführungsbeispiel der Erfindung unterscheidet sich von dem in 3 dargestellten, zuvor beschriebenen dritten Ausführungsbeispiel darin, dass das Halbleiterspeichermodul 410 der 4 keine Registereinheit enthält und dass somit die über parallele Signalleitungen von den Interfaceschaltungen 1–4 der Halbleiterspeicherbausteine 11–14 übertragenen Wiederholungsanforderungssignale zu einzelnen Anschlusskontakten 401, 411, 402, 412, 403, 413, 404, 414 des Halbleiterspeichermoduls 410 und von dort weiter über einen rReq-Bus 416 an die Interfaceschaltung 425 auf dem Speichercontroller 420 sitzenden Registereinheit 426, das heißt übertragen und in der Registerschaltung 426 zwischengespeichert werden. Auch bei dem zuletzt erwähnten vierten Ausführungsbeispiel ist eine codierte Mehrbitübertragung der jeweiligen Wiederholungsanforderungssignale von den einzelnen Speicherbausteinen 11–14 möglich.
  • Es ist zu erwähnen, dass ein auf dem DQ-Übertragungskanal beim Datenlesen von den Halbleiterspeicherbausteinen auftretender Lesefehler durch den Speichercontroller einfach dadurch erkannt und korrigiert werden kann, dass der Speichercontroller einfach einen weiteren Lesevorgang ausführt.
  • Die zuvor anhand der 1–4 beschriebenen Ausführungsbeispiele eines erfindungsgemäßen Halbleiterspeichermoduls bzw. eines erfindungsgemäßen Halbleiterspeicherbausteins ermöglichen ein Verfahren zur Übertragung von Schreibdaten zu einem oder mehreren auf einem Halbleiterspeichermodul angeordneten Halbleiterspeicherbaustein(en), wobei in einem ersten Schritt von außerhalb (z.B. vom Speichercontroller) Schreibdaten zum Halbleiterspeicherbaustein über einen Datenübertragungsweg übertragen werden und in einem zweiten Schritt ein durch die Übertragung eventuell entstandener Übertragungsfehler in einem empfangenen Schreibdatum erkannt wird. Erfindungsgemäß weist das Verfahren einen dritten Schritt auf, durch den, wenn im zweiten Schritt ein Übertragungsfehler in den Schreibdaten erkannt wird, über einen separaten Anforderungssignalweg vom Halbleiterspeicherbaustein ein Wiederholungsanforderungssignal rReq zur wiederholten Übertragung des als fehlerhaft erkannten Schreibdatums ausgegeben wird.
  • Mit diesem Verfahren wird vorteilhafterweise eine Fehlerkorrektur von im Halbleiterspeicherbaustein empfangenen Schreibdaten im Falle diese als fehlerhaft erkannt wurden mit geringem Aufwand ermöglicht und zwar ohne dass auf einem mit Halbleiterspeicherbausteinen bestückten Halbleiterspeichermodul ein separater ECC-Chip angeordnet werden muss.
    • 1–4
    Interfaceschaltung
    5–8
    Einzelsignalleitung
    9
    ODER-Glied
    11–14
    Halbleiterspeicherbaustein
    19, 29
    Registerschaltung und Interfaceschaltung davon
    110, 210, 310, 410
    Halbleiterspeichermodul
    111–114, 211
    Einzelanschlusskontakte
    116, 216, 316, 416
    rReq-Bus
    117
    DQ-Bus
    118
    CA-Bus
    120, 220, 320, 420
    Speichercontrollereinheit
    125, 126; 225, 226; 325, 326; 425, 426
    Interfaceschaltung und dazugehörige Registereinheit auf der Speichercontrollereinheit
    311–314
    Mehrbitanforderungssignalleitungen
    315; 401, 411, 402, 412, 403, 413, 404, 414
    Mehrbitanschlusskontakte auf dem Halbleiterspeichermodul
    rReq
    Wiederholungsanforderungssignal (repeat Request)

Claims (19)

  1. Halbleiterspeicherbaustein (11–14) mit einer Interfaceschaltung (1–4), die wenigstens zum Empfang von Schreibdaten sowie zur Erkennung eines Übertragungsfehlers in den empfangenen Schreibdaten eingerichtet ist, dadurch gekennzeichnet, dass die Interfaceschaltung (1–4), wenn sie einen Übertragungsfehler erkannt hat, dazu eingerichtet ist, über einen separaten Anforderungssignalweg (5–8; 311–314; 401, 411, 402, 412, 403, 413, 404, 414) ein Wiederholungsanforderungssignal (rReq) zur wiederholten Übertragung eines als fehlerhaft erkannten Schreibdatums auszugeben.
  2. Halbleiterspeicherbaustein nach Anspruch 1, dadurch gekennzeichnet, dass die Interfaceschaltung (1–4) das Wiederholungsanforderungssignal auf einer einzelnen separaten Signalleitung (5–8) ausgibt.
  3. Halbleiterspeicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Interfaceschaltung (1–4) das Wiederholungsanforderungssignal als Mehrbit-Signal ausgibt.
  4. Halbleiterspeicherbaustein nach Anspruch 3, dadurch gekennzeichnet, dass die Interfaceschaltung das Wiederholungsanforderungssignal codiert ausgibt.
  5. Halbleiterspeichermodul (110; 210; 310; 410) mit mehreren Halbleiterspeicherbausteinen (11–14), die jeweils eine Interfaceschaltung (1–4) aufweisen, die wenigstens zum Empfang von Schreibdaten (DQ) und zur Erkennung eines Über tragungsfehlers in einem empfangenen Schreibdatum eingerichtet ist, dadurch gekennzeichnet, dass jede Interfaceschaltung (1–4) dazu eingerichtet ist, wenn sie einen Übertragungsfehler in den Schreibdaten erkannt hat, über einen separaten Anforderungssignalweg (5–8; 311–314; 401, 411, 402, 412, 403, 413, 404, 414) ein Wiederholungsanforderungssignal zur wiederholten Übertragung eines als fehlerhaft erkannten Schreibdatums auszugeben.
  6. Halbleiterspeichermodul nach Anspruch 5, dadurch gekennzeichnet, dass jeder Anforderungssignalweg (5–8) als Einzelsignalleitung separat an jeweils einen externen Kontakt des Halbleiterspeichermoduls (110) geführt ist.
  7. Halbleiterspeichermodul nach Anspruch 5, dadurch gekennzeichnet, dass jeder Anforderungssignalweg (5–8) von der jeweiligen Interfaceschaltung (1–4) als Einzelsignalleitung zu einer ODER-Schaltung (9) auf dem Halbleiterspeichermodul (210) geführt ist, deren Ausgangssignal über eine Einzelsignalleitung an einen Anschlusskontakt (211) des Halbleiterspeichermoduls (210) geführt ist.
  8. Halbleiterspeichermodul nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass das Anforderungssignal von jedem Halbleiterspeicherbaustein als Mehrbitsignal geführt ist.
  9. Halbleiterspeichermodul nach Anspruch 8, dadurch gekennzeichnet, dass die Interfaceschaltung dazu eingerichtet ist, das Wiederholungsanforderungssignal (rReq) codiert auszugeben.
  10. Verfahren zur Übertragung von Schreibdaten zu einem Halbleiterspeicherbaustein, das einen ersten Schritt zur Übertragung der Schreibdaten zum Halbleiterbaustein über einen Datenübertragungsweg von außerhalb und einen zweiten Schritt zur Erkennung eines Übertragungsfehlers im empfangenen Schreibdatum aufweist, dadurch gekennzeichnet, dass das Verfahren einen dritten Schritt aufweist, durch den, wenn im zweiten Schritt ein Übertragungsfehler erkannt wird, über einen separaten Anforderungssignalweg vom Halbleiterspeicherbaustein ein Wiederholungs-Anforderungssignal (rReq) zur wiederholten Übertragung eines als fehlerhaft erkannten Schreibdatums ausgegeben wird.
  11. Datenübertragungsverfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Wiederholungsanforderungssignal als ein Einbitsignal ausgegeben wird.
  12. Datenübertragungsverfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Wiederholungsanforderungssignal als ein Mehrbitsignal ausgegeben wird.
  13. Datenübertragungsverfahren nach Anspruch 12, dadurch gekennzeichnet, dass das Wiederholungsanforderungssignal codiert ausgegeben wird.
  14. Verfahren zur Übertragung von Schreibdaten zu mehreren auf einem Halbleiterspeichermodul (110, 210, 310, 410) angeordneten Halbleiterspeicherbausteinen (11–14) mit einem ersten Schritt, durch den Schreibdaten wenigstens zu einem der Halbleiterspeicherbausteine über einen Datenübertragungsweg von außerhalb übertragen werden und einem zweiten Schritt, durch den in jedem Halbleiterspeicherbaustein (11–14) ein empfangenes Schreibdatum geprüft und ein Übertragungsfehler erkannt wird, dadurch gekennzeichnet, dass das Verfahren einen dritten Schritt aufweist, durch den, wenn im zweiten Schritt ein Übertragungsfehler erkannt wird, über einen separaten Anforderungssignalweg vom betreffenden Halbleiterbaustein (11–14) ein Wiederholungsanforderungssignal (rReq) zur wiederholten Übertragung des als fehlerhaft erkannten Schreibdatums ausgegeben wird.
  15. Datenübertragungsverfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Wiederholungsanforderungssignal von jedem Halbleiterspeicherbaustein (11–14) als Einbitsignal ausgegeben wird.
  16. Datenübertragungsverfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Wiederholungsanforderungssignal von jedem Halbleiterspeicherbaustein (11–14) separat an einen jeweiligen Anschlusskontakt (111–114) des Halbleiterspeichermoduls (110) geführt wird.
  17. Datenübertragungsverfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Wiederholungsanforderungssignale von den Halbleiterspeicherbausteinen (11–14) auf dem Halbleiterschaltungsmodul (110, 210, 310) als ein Einbitsignal jeweils an einen einzelnen Anschlusskontakt (211) des Halbleiterspeichermoduls (210) geführt werden.
  18. Datenübertragungsverfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Wiederholungsanforderungssignal von jedem Halbleiterspeicherbaustein (11–14) als ein Mehrbitsignal ausgegeben wird.
  19. Datenübertragungsverfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Wiederholungsanforderungssignal codiert ausgegeben wird.
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