DE60034403T2

DE60034403T2 - Halbleiterspeicheranordnung mit einer Fehlerkorrekturkodeschaltung und Verfahren zur Prüfung eines Speichers

Info

Publication number: DE60034403T2
Application number: DE60034403T
Authority: DE
Inventors: Toshiyuki Kyotanabe-shi Honda
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1999-07-12
Filing date: 2000-07-04
Publication date: 2007-08-16
Anticipated expiration: 2020-07-05
Also published as: DE60034403D1; EP1069503B1; JP3871471B2; EP1069503A2; EP1069503A3; JP2001023394A; US6938193B1; EP1619582A3; TW591665B; EP1619582A2

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf eine Halbleiter-Speichervorrichtung, die eine Fehlerkorrekturcode-Schaltung (ECC-Schaltung) enthält.
Entsprechend zu der derzeitigen Zunahme der Speicherkapazität einer Halbleiter-Speichervorrichtung hat sich die Wahrscheinlichkeit, dass ein Fehler in irgendeinem der Speicherelemente, die in der Halbleiter-Speichervorrichtung enthalten sind, oder die Wahrscheinlichkeit, dass ein fehlerhaftes Schreiben und ein fehlerhaftes Lesen auftreten, erhöht. Deshalb ist eine ECC-Schaltung, die eine Halbleiter-Speichervorrichtung enthält, die eine Funktion dahingehend besitzt, einen Datenfehler von einem elektrischen Signal zu erfassen und den erfassten Fehler zu korrigieren, vorgeschlagen worden.
Eine ECC-Schaltung besitzt eine Fehlerkorrekturfunktion, die auf der Basis einer Codier-Theorie ausgelegt ist. Ein Fehler wird über ein Codieren wie folgt korrigiert: Informationen, die ursprünglich übertragen werden sollen, werden mit einer Redundanz, die entsprechend einer gegebenen Regel hinzugefügt ist, gesendet, und ein Empfänger prüft, ob die empfangenen Informationen der Regel entsprechen oder nicht, um so einen Fehler entsprechend dem Ergebnis der Prüfung zu erfassen und zu korrigieren. Deshalb wird in einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, um deren Zuverlässigkeit zu verbessern, eine Redundanz zu digitalen Informationen hinzugefügt, um einfacher und systematischer mit einer Maschine verarbeitet zu werden.
Als ein Beispiel der herkömmlichen Technik wird nun eine eine ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung und deren Betriebsweise, offenbart in der japanischen, offengelegten Patentanmeldung Nr. 5-54697, unter Bezugnahme auf die 10 und 11, beschrieben.
10 zeigt ein Blockdiagramm, um schematisch den Aufbau der herkömmlichen, eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung (nachfolgend bezeichnet als das erste herkömmliche Beispiel), das in der Veröffentlichung beschrieben ist und dem Stand der Technik dieser Erfindung entspricht, darzustellen. Ein ECC-Schaltungsspeicherblock 101 umfasst, wie in 10 dargestellt ist, einen Datenspeicherbereich 102, einen Fehlerkorrekturcode-Speicherbereich 103, einen Fehlerkorrekturcode-Generator 104, einen Decodierer 105 und eine I/O-Steuerschaltung 106.
Die I/O-Steuerschaltung 106 schickt einen Dateneingang über eine I/O-Datenleitung 112 von einer Vorrichtung, die extern zu dem ECC-Schaltungsspeicherblock 101 vorgesehen ist, zu dem Datenspeicherbereich 102 und dem Fehlerkorrekturcode-Generator 104 über eine Eingangsdatenleitung 107. Der Fehlerkorrekturcode-Generator 104 empfängt die eingegebenen Daten von der Eingabedatenleitung 107, erzeugt einen Fehlerkorrekturcode entsprechend zu den eingegebenen Daten und gibt den erzeugten Fehlerkorrekturcode zu dem Fehlerkorrekturcode-Speicherbereich 103 über eine Fehlerkorrekturcode-Leitung 108 ein. Der Decodierer 105 ruft Daten, die von dem Datenspeicherbereich 102 gelesen sind, über eine Lesedatenleitung 109 ab, und ruft einen Fehlerkorrektorcode, der von dem Fehlerkorrekturcode-Speicherbereich 103 gelesen ist, über eine Lesefehlerkorrekturcode-Leitung 110 ab. Wenn die abgerufenen Daten keinen Fehler haben, schickt der Decodierer 105 die Daten zu der I/O-Steuerschaltung 106 über eine Ausgangsdatenleitung 111, und wenn die Daten einen Fehler haben, schickt der Decodierer 105 korrigierte Daten zu der I/O-Steuerschaltung 106 über die Ausgangsdatenleitung 111. Die I/O-Steuerschaltung 106 gibt die Daten, die von dem Decodierer 105 ausgegeben sind, zu einer Vorrichtung, die extern zu dem ECC-Schaltungsspeicherblock 101 vorgesehen ist, über die I/O-Datenleitung 112 aus.
Nun wird eine Betriebsweise, um Daten in dem ECC-Schaltungsspeicherblock 101 zu schreiben, und eine Betriebsweise, um Daten von dem ECC-Schaltungsspeicherblock 101 zu lesen, im Detail anhand eines beispielhaften Falls beschrieben, bei dem ein Wort aus 8-Bit-Daten und einem 4-Bit-Fehlerkorrekturcode besteht.
Zuerst werden beim Schreiben von Daten in dem ECC-Schaltungsspeicherblock 101 8-Bit-Daten, (D0, D1, D2, D3, D4, D5, D6, D7), eingegeben über die Daten-I/O-Leitung 112 von der externen Vorrichtung, durch die I/O-Steuerschaltung 106 abgerufen. Diese 8-Bit-Daten werden über die Eingangsdatenleitung 107 in den Datenspeicherbereich 102 durch die I/O-Steuerschaltung 106 geschrieben und werden auch zu dem Fehlerkorrekturcode-Generator 104 eingegeben.
Als Nächstes erzeugt der Fehlerkorrekturcode-Generator 104 einen 4-Bit-Fehlerkorrekturcode, (C0, C1, C2, C3), entsprechend zu den Eingangs-8-Bit-Daten, und der Fehlerkorrekturcode wird über die Fehlerkorrektorcode-Leitung 108 in den Fehlerkorrekturcode-Speicherbereich 103 geschrieben. An diesem Punkt werden die jeweiligen Elemente des Fehlerkorrekturcodes, d. h. C0, C1, C2 und C3, bei dem Verfahren, das in der vorstehend angegebenen Veröffentlichung beschrieben ist, entsprechend der folgenden Formeln (1) erzeugt:
Formeln (1):

C0 = D0 + D1 + D3 + D4 + D6 C1 = D0 + D2 + D3 + D5 + D6 C2 = D1 + D2 + D3 + D7 C3 = D4 + D5 + D6 + D7

In den Formeln (1) und der nachfolgenden Beschreibung zeigt ein Symbol "+" ein Exklusiv-OR an.
Als nächstes ruft beim Lesen von Daten von dem ECC-Schaltungsspeicherblock 101 der Decodierer 105 8-Bit-Daten, (D0', D1' D2', D3', D4', D5', D6', D7'), die von dem Datenspeicherbereich 102 gelesen sind, über die Lesedatenleitung 109, und einen 4-Bit-Fehlerkorrektorcode, (C0', C1', C2', C3'), gelesen von dem Fehlerkorrekturcode-Speicherbereich 103, über die Lesefehlerkorrekturcode-Leitung 110, ab. Der Decodierer 105 erzeugt dann ein 4-Bit-Syndrom, (S0, S1, S2, S3), entsprechend den folgenden Formeln: S0 = C0' + D0' + D1' + D3' + D4' + D6' S1 = C1' + D0' + D2' + D3' + D5' + D6' S2 = C2' + D1' + D2' + D3' + D7' S3 = C3' + D4' + D5' + D6' + D7'
Dann invertiert der Decodierer 105, um einen Fehler von jedem Bit der gelesenen 8-Bit-Daten zu korrigieren, ein Bit, das als ein Fehler in den Daten, (D0', D1' D2', D3', D4', D5', D6', D7'), erfasst ist, entsprechend der Bit-Folge des Syndroms, und gibt die erhaltenen Daten zu der Ausgangsdatenleitung 111 aus.
An diesem Punkt werden die Daten entsprechend zu der Bit-Folge des Syndroms (nämlich eine Textmatrix H), durch die folgende Formel (2) dargestellt:
Formel (2):
Wenn s = (S0, S1, S2, S3), dann wird das Syndrom s wie folgt dargestellt: s = (D0', D1', ..., D7', C0', ..., C3')HT
Es kann über eine Vektorberechnung bestätigt werden, dass das Syndrom s keine Informationen der Daten selbst umfasst, sondern Informationen eines Fehler-Bits alleine umfasst.
12 umfasst eine Tabelle, um die Beziehung zwischen einem Fehler-Bit und einem Syndrom darzustellen, die einfach die Bedeutung der Formel (2) vorstehend erläutert.
Zum Beispiel werden, wenn S0 = 1, S1 = 1, S2 = 1 und S3 = 0 gilt, die Daten von Bit D3' dahingehend befunden, dass sie ein Fehler sind, und demzufolge werden die Daten dieses Bits korrigiert. Andererseits ist, wenn S0 = S1 = S2 = S3 = 0 gilt, kein Fehler in den Daten vorhanden, und demzufolge werden keine Bit-Daten invertiert.
Die 8-Bit-Daten, die sich aus dieser Fehlerkorrektur ergeben, werden zu der Ausgangsdatenleitung 111 ausgegeben, um sie so von der I/O-Steuerschaltung 106 über die I/O- Datenleitung 112 zu der Vorrichtung, die extern zu dem ECC-Schaltungsspeicherblock 101 vorgesehen ist, auszugeben.
Auf diese Art und Weise werden Daten in dem ECC-Schaltungsspeicherblock 101 geschrieben und von diesem gelesen.
Als Nächstes werden der Aufbau und die Betriebsweise einer anderen Halbleiter-Speichervorrichtung, die eine ECC-Schaltung enthält, die als ein zweites, herkömmliches Beispiel ausgelegt ist, beschrieben. 11 zeigt ein Blockdiagramm, um schematisch den Aufbau der Halbleiter-Speichervorrichtung, die in der vorstehend angegebenen Veröffentlichung offenbart ist, darzustellen.
Da die ECC-Schaltung der 10 alleine zum Durchführen eines Verfahrens, ein anderes als die vorgegebene Fehlerkorrektur, unpassend ist, wird diese Vorrichtung zum Durchführen verschiedener Typen von Fehlerkorrekturen unter Betrachtung der Charakteristika der Halbleiter-Speichervorrichtung verbessert.
Die Halbleiter-Speichervorrichtung des zweiten herkömmlichen Beispiels umfasst, wie in 11 dargestellt ist, zusätzlich zu den Bauteilen der Halbleiter-Speichervorrichtung der 10, eine Fehlerkorrekturcode-I/O-Steuerschaltung 113.
In der Schaltung der 11 wird ein Test-Mode-Signal 117 auf "0" in einem allgemeinen Betrieb gesetzt. Folglich können Daten in den ECC-Schaltungsspeicherblock 101 in derselben Art und Weise wie bei dem Betrieb des ersten herkömmlichen Beispiels, das vorstehend beschrieben ist, hineingeschrieben und von diesem gelesen werden.
Als nächstes wird eine Betriebsweise in einem Test-Mode beschrieben. Wenn das Test-Mode-Signal 117 auf "1" gesetzt ist, werden Selektor-Gates 114 bis 116 entsprechend dem Test-Mode-Signal 117 gesteuert. Als eine Folge werden Daten in dem Datenspeicherbereich 102 durch die I/O-Steuerschaltung 106 über die Eingangsdatenleitung 107 geschrieben. Auch werden Daten, die von dem Datenspeicherbereich 102 gelesen sind, zu der I/O-Steuerschaltung 106 über die Lesedatenleitung 109 und das Selektor-Gate 114 ausgegeben. In diesem Fall sind der Fehlerkorrekturcode-Generator 104 und der Decodierer 105 nicht mit dem Datenlese/schreib-Vorgang befasst und folglich können Daten in den Datenspeicherbereich 102 über weder den Fehlerkorrekturcode-Generator 104 noch den Decodierer 105, nämlich direkt, hineingeschrieben oder davon gelesen werden.
Anderseits wird ein Fehlerkorrekturcode (C0, C1, C2, C3) in dem Fehlerkorrekturcode-Speicherbereich 10 über die Fehlerkorrekturcode-I/O-Steuerschaltung 113 und das Selektor-Gate 114 durch eine Vorrichtung, die extern zu dem ECC-Schaltungsspeicherblock 101 vorgesehen ist, geschrieben. Auch werden Daten, die von dem Fehlerkorrekturcode-Speicherbereich 103 gelesen sind, zu einer Vorrichtung, die extern zu dem ECC-Schaltungsspeicherblock 101 vorgesehen ist, über das Selektor-Gate 116 und die Fehlerkorrekturcode-I/O-Steuerschaltung 113 ausgegeben. Auf diese Art und Weise können Daten direkt in den Fehlerkorrekturcode-Speicherbereich 103 geschrieben oder davon gelesen werden.
Auf diese Art und Weise werden, in der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung des zweiten herkömmlichen Beispiels, Fehler von zwei oder mehr Bits durch Testspeicherzellen, die in dem Datenspeicherbereich 102 und dem Fehlerkorrekturcode-Speicherbereich 103 enthalten sind, unter Verwendung von zum Beispiel Gittermuster-Testdaten, korrigiert. Diese Vorrichtung ist folglich so verbessert, dass sie entweder als ein gutes Produkt oder als ein defektes Produkt bestimmt wird.
Das erste und zweite herkömmliche Beispiel haben allerdings die folgenden Probleme:
In dem ersten herkömmlichen Beispiel kann in dem Fall, bei dem unterschiedliche Testmuster (wie beispielsweise ein Gittermuster) jeweils zum Testen des Datenspeicherbereichs und des Fehlerkorrekturcode-Speicherbereichs verwendet werden sollen, der Test nicht schnell ausgeführt werden.
In dem zweiten herkömmlichen Beispiel wird, obwohl die Testmuster verschiedenartig geändert werden können, der Bereich, der durch die gesamte Halbleiter-Speichervorrichtung belegt ist, im Gegensatz dazu erhöht. Deshalb ist es schwierig, ausreichend das Erfordernis nach einer Kompaktheit des elektronischen Geräts, das die Halbleiter-Speichervorrichtung umfasst, zu erfüllen.
Weiterhin sind in dem Aufbau, der in 10 oder 11 dargestellt ist, keine Mittel vorhanden, um einen Betrieb zum Korrigieren eines Fehlers des Decodierers 105 zu testen, und dabei ist eine Möglichkeit vorhanden, dass ein 1-Bit-Fehler nicht genau korrigiert werden kann. Mit anderen Worten kann die Zuverlässigkeit einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung nicht ausreichend durch das herkömmliche Testverfahren garantiert werden.
Das Dokument EP 0 327 309 A offenbart eine Speichervorrichtung, die einen Fehlerkorrekturcode-(ECC)-Generator/Gitter, der herkömmlich an sowohl einem Fehlererfasssungs-Korrekturcode-Erzeugungsabschnitt als auch einem Fehlererfassungs-Korrekturabschnitt vorgesehen ist, so dass die Anzahl von Gates, die für die Fehlerprüfung verwerdet werden, verringert wird, umfasst.
Das Dokument US 4 730 320 A stellt eine Halbleiter-Speichervorrichtung dar, die mit einer Umschalteinrichtung versehen ist, die es möglich macht, direkt von der Außenseite auf das Prüf-Bit-Speicherzellenfeld zuzugreifen, das Prüf-Bits, verwendet für eine sich auf dem Chip befindliche Fehlererfassung und Korrekturfunktion, ausgibt.
Das Dokument EP 0 346 629 A beschreibt eine Speicher-Karten-Architektur und -Schnittstelle, die die Zeit minimiert, die erforderlich ist, um durch die interne Abruf-Pfad-Logik zu gehen, indem eine Paritäts-Erzeugung parallel zu der ECC-Codier-Logik vorgenommen wird. Tatsächlich ist ein Großteil der Paritäts-Erzeugungs-Logik aus Bereichen der Codier-Logik aufgebaut, um dadurch Schaltungen einzusparen.
Das Dokument DE 198 29 234 A offenbart eine Halbleiter-Speichervorrichtung, die einen Fehlerkorrekturcode-Generator besitzt, der auf ein Testsignal hin betreibbar ist, um unterschiedliche Code, in Abhängigkeit davon, ob ein Test-Signal vorhanden ist oder nicht, zu erzeugen. Der Fehlerkorrekturcode-Generator dieses Stands der Technik weist einen Mode-Umschaltbereich auf, um die Erzeugungsmoden des Fehlerkorrekturcode-Generators von einem zu einem anderen hin zu schalten. Beim Vorhandensein des Test-Signals wird die Halbleiter-Speichervorrichtung in den Test-Mode versetzt und der Test wird gestartet. Beim Nichtvorhandensein des Test-Signals wird die Halbleiter-Speichervorrichtung in den normalen Mode versetzt, um den Schreib/Lesevorgang auszuführen. In dem Betrieb des Test-Modes ist der Fehlerkorrekturcode-Generator in Abhängigkeit einer Kombination des Test-Datensatzes und Schreib-Datensatzes betreibbar und erzeugt die Test-ECC-Schaltung-Prüf-Bits entsprechend der Kombination des Test-Datensatzes und des Schreib-Datensatzes.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine Aufgabe der Erfindung ist es, eine Halbleiter-Speichervorrichtung zu schaffen, die eine ECC-Schaltung mit einem vereinfachten Aufbau enthält, die eine hohe Funktion, geeignet für die Kompaktheit des elektronischen Geräts, um die Halbleiter-Speichervorrichtung zu montieren, zeigen kann, und ein Test-Verfahren zum Verbessern der Zuverlässigkeit der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung zu schaffen.
Dies wird durch die Merkmale, so wie sie in dem unabhängigen Anspruch 1 angegeben sind, gelöst. Weitere vorteilhafte Ausführungsformen der vorliegenden Erfindung sind in den abhängigen Ansprüchen angegeben.
Die erste eine ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung weist eine Fehlerkorrekturcode-Erzeugungseinrichtung zum Erzeugen eines Fehlerkorrekturcodes, der aus mehreren Bits besteht, auf der Basis von Daten, die aus mehreren Bits bestehen; eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten; eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten; eine Fehlerkorrekturcode-Speichereinrichtung zum Speichern der mehreren Bits des Fehlerkorrekturcodes; und eine Decodiereinrichtung, deren Funktion darin besteht, einen Fehler jedes Bits der Daten durch Berechnen eines Syndroms für eine Fehlerkorrektur auf der Basis der Daten, die in der Datenspeichereinrichtung gespeichert sind, und des Fehlerkorrekturcodes, der in der Fehlerkorrekturcode-Speichereinrichtung gespeichert ist, zu korrigieren, wobei die Fehlerkorrekturcode-Erzeugungseinrichtung und die Decodiereinrichtung gemeinsam eine Schaltung teilen; auf.
Auf diese Art und Weise können eine Fehlerkorrekturcode-Erzeugungsschaltung und ein Decodierer, die getrennt in der herkömmlichen Technik vorgesehen sind, unter Verwendung der gemeinsam geteilten Schaltung aufgebaut werden. Als Folge kann die Halbleiter-Speichervorrichtung kompakt aufgebaut werden.
Die zweite eine ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung weist eine Fehlerkorrekturcode-Erzeugungseinrichtung, um einen Fehlerkorrekturcode zu erzeugen, der aus mehreren Bits besteht, und zwar auf der Basis von Daten, die aus mehreren Bits bestehen; eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten; eine Fehlerkorrekturcode-Speichereinrichtung zum Speichern der mehreren Bits des Fehlerkorrekturcodes; und eine Decodier-Einrichtung, die eine Funktion dahingehend besitzt, einen Fehler jedes Bits der Daten durch Berechnen eines Syndroms für eine Fehlerkorrektur auf der Basis der Daten, die in der Datenspeichereinrichtung gespeichert sind, und des Fehlerkorrekturcodes, der in der Fehlerkorrekturcode-Speichereinrichtung gespeichert ist, zu korrigieren, wobei die Fehlerkorrekturcode-Erzeugungseinrichtung eine Funktion dahingehend besitzt, in einem Test-Mode einen Speichertest-Fehlerkorrekturcode in einem Muster desselben Typs wie ein Muster der Daten auf der Basis der Daten zu erzeugen; auf.
Auf diese Art und Weise kann die Halbleiter-Speichervorrichtung mit einer Funktion ausgestattet werden, um einen Defekt, oder dergleichen, abgeleitet von einer Interferenz, oder dergleichen, zwischen benachbarten Speicherzellen in jeder Speichereinrichtung durch Erzeugen eines Gittermusters und eines Streifenmusters ohne zusätzliches Präparieren von Fehlerkorrekturcode-Mustern für jeden Test, zu erfassen.
Die dritte eine ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung weist eine Fehlerkorrekturcode-Erzeugungseinrichtung zum Erzeugen eines Fehlerkorrekturcodes, bestehtend aus mehreren Bits, auf der Basis von Daten, die aus mehreren Bits bestehen; eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten; eine Fehlerkorrekturcode-Speichereinrichtung zum Speichern der mehreren Bits des Fehlerkorrekturcodes; eine Decodiereinrichtung, die eine Funktion hat, ein Fehler jedes Bits der Daten durch Berechnen eines Syndroms für eine Fehlerkorrektur auf der Basis der Daten, die in der Datenspeichereinrichtung gespeichert sind, und des Fehlerkorrekturcodes, der in der Fehlerkorrekturcode-Speichereinrichtung gespeichert ist, zu korrigieren; und eine Dateneingabe-Steuereinrichtung zum wahlweisen Ändern, in einem Test-Mode, eines Werts jedes Bits der Daten, die zu der Fehlerkorrekturcode-Erzeugungseinrichtung zugeführt sind, wobei die Decodiereinrichtung eine Funktion hat, ein wahlweises Test-Syndrom in dem Test-Mode zu erzeugen; auf.
Auf diese Art und Weise kann ein Defekt der Decodiereinrichtung erfasst werden, was zu einer weiteren Verbesserung der Zuverlässigkeit der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung führt.
Die vierte eine ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung weist eine Fehlerkorrekturcode-Erzeugungseinrichtung zum Erzeugen eines Fehlerkorrekturcodes, der aus mehreren Bits besteht, auf der Basis von Daten, die aus mehreren Bits bestehen; eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten; eine Fehlerkorrekturcode-Speichereinrichtung zum Speichern der mehreren Bits des Fehlerkorrekturcodes; eine Decodiereinrichtung, die eine Funktion dahingehend besitzt, einen Fehler jedes Bits der Daten durch Berechnen eines Syndroms für eine Fehlerkorrektur auf der Basis der Daten, die in der Datenspeichereinrichtung gespeichert sind, und des Fehlerkorrekturcodes, der in der Fehlerkorrekturcode-Speichereinrichtung gespeichert ist, zu korrigieren; und eine Dateneingabe-Steuereinrichtung zum Ändern, in einem Test-Mode, eines Werts jedes Bits der Daten, die zu der Fehlerkorrekturcode-Erzeugungseinrichtung zugeführt sind, wobei die Decodiereinrichtung eine Funktion besitzt, in dem Test-Mode ein Syndrom in einem solchen Muster zu erzeugen, dass kein Daten-Bit entsprechend korrigiert wird, allerdings jedes Daten-Bit entsprechend korrigiert wird, wenn irgendein Bit des Syndroms invertiert wird; auf.
Auf diese Art und Weise kann ein Defekt der Fehlerkorrekturcode-Speichereinrichtung erfasst werden.
Das erste Verfahren eines Testens einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, die die Fehlerkorrekturcode-Erzeugungseinrichtung zum Erzeugen eines Fehlerkorrekturcodes, bestehend aus mehreren Bits, auf der Basis von Daten, die aus mehreren Daten-Bits bestehen, eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten, eine Fehlerkorrekturcode-Speichereinrichtung zum Speichern der mehreren Bits des Fehlerkorrekturcodes und eine Decodiereinrichtung, die eine Funktion besitzt, um einen Fehler jedes Bits der Daten durch Berechnen eines Syndroms für eine Fehlerkorrektur auf der Basis der Daten, die in der Datenspeichereinrichtung gespeichert sind, und des Fehlerkorrekturcodes in der Fehlerkorrekturcode-Speichereinrichtung gespeichert ist, umfasst, weist den Schritt eines Erzeugens von Speichertest-Daten und eines Speichertestfehler-Korrekturcodes in einem Muster desselben Typs wie ein Muster der Speichertest-Daten und eines Schreibens der Speichertest-Daten in die Datenspeichereinrichtung und des Speichertestfehler-Korrekturcodes in die Fehlerkorrekturcode-Speichereinrichtung zum Testen der Datenspeichereinrichtung und der Fehlerkorrekturcode-Speichereinrichtung, auf.
Auf diese Art und Weise kann die Speichereinrichtung durch Erzeugen verschiedener Muster zum Erfassen eines Defekts jeder Speichereinrichtung der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung ohne zusätzliches Präparieren von Test-Mustern getestet werden.
In dem ersten Verfahren eines Testens einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung kann ein Defekt, abgeleitet von einer Interferenz, oder dergleichen, zwischen benachbarten Speicherzellen in jeder Speichereinrichtung durch Schreiben eines Gittermusters in die Datenspeichereinrichtung und die Fehlerkorrekturcode-Einrichtung erfasst werden.
Das zweite Verfahren eines Testens einer eine ECC-Schaltung enthaltendenden Halbleiter-Speichervorrichtung, die eine Fehlerkorrekturcode-Erzeugungseinrichtung zum Erzeugen eines Fehlerkorrekturcodes, bestehend aus mehreren Bits, auf der Basis von Daten, die aus mehreren Bits bestehen, eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten, eine Fehlerkorrekturcode-Speichereinrichtung zum Speichern der mehreren Bits des Fehlerkorrekturcodes und eine Decodiereinrichtung, die eine Funktion besitzt, einen Fehler jedes Bits der Daten durch Berechnen eines Syndroms für eine Fehlerkorrektur auf der Basis der Daten, die in der Datenspeichereinrichtung gespeichert sind, und des Fehlerkorrekturcodes, der in der Fehlerkorrekturcode-Speichereinrichtung gespeichert ist, zu korrigieren, umfasst, weist den Schritt eines Erzeugens von Speichertestdaten und eines Speichertest-Fehlerkorrekturcodes auf, wobei jeder, als wahlweise zwei Bits, vier Typen von Mustern auf: (0 0), (0 1), (1, 0) und (1 1).
Auf diese Art und Weise können Defekte von zwei oder mehr Bits, die in einem Wort enthalten sind, erfasst werden.
Das dritte Verfahren eines Testens einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, die eine Fehlerkorrekturcode-Erzeugungseinrichtung zum Erzeugen eines Fehlerkorrekturcodes, bestehend aus mehreren Bits, auf der Basis von Daten, die aus mehreren Bits bestehen, eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten, eine Fehlerkorrekturcode-Speichereinrichtung zum Speichern der mehreren Bits des Fehlerkorrekturcodes und eine Decodiereinrichtung umfasst, die eine Funktion besitzt, einen Fehler jedes Bits der Daten durch Berechnen eines Syndroms für eine Fehlerkorrektur auf der Basis der Daten, die in der Datenspeichereinrichtung gespeichert sind, und des Fehlerkorrekturcodes, der in der Fehlerkorrekturcode-Speichereinrichtung gespeichert ist, zu korrigieren, weist den Schritt eines Erzeugens eines wahlweisen Test-Syndroms durch Erzeugen von den Daten, eines Testfehler-Korrekturcodes in einem Muster, das gegenüber einem Muster des Fehlerkorrekturcodes unterschiedlich ist, auf.
Auf diese Art und Weise kann ein Defekt der Decodiereinrichtung erfasst werden.
Das vierte Verfahren eines Testens einer eine ECC-Schaltung enthaltendenden Halbleiter-Speichervorrichtung, die eine Fehlerkorrekturcode-Erzeugungseinrichtung zum Erzeugen eines Fehlerkorrekturcodes umfasst, der aus einer Vielzahl von Bits besteht, auf der Basis von Daten, die aus mehreren Bits bestehen, eine Datenspeichereinrichtung zum Speichern der mehreren Bits der Daten, eine Fehlerkorrekturcode-Speichereinrichtung zum Speichern der mehreren Bits des Fehlerkorrekturcodes und eine Decodiereinrichtung umfasst, die eine Funktion besitzt, einen Fehler jedes Bits der Daten durch Berechnen eines Syndroms für eine Fehlerkorrektur auf der Basis der Daten, die in der Datenspeichereinrichtung gespeichert sind, und des Fehlerkorrekturcodes, der in der Fehlerkorrekturcode-Speichereinrichtung gespeichert ist, zu korrigieren, weist den Schritt eines Erzeugens, in einem Test-Mode, eines Syndroms in einem solchen Muster, dass kein Daten-Bit entsprechend korrigiert wird, allerdings irgendein Daten-Bit entsprechend korrigiert wird, wenn irgendein Bit des Syndroms invertiert ist, auf.
Auf diese Art und Weise kann ein Defekt der Fehlerkorrekturcode-Speichereinrichtung erfasst werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Blockdiagramm, um schematisch den Aufbau einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung gemäß Ausführungsform 1 der Erfindung darzustellen;
2 zeigt ein Schaltungsdiagramm einer ECC-Schaltung der Ausführungsform 1;
3 zeigt ein Schaltungsdiagramm, um schematisch die Anordnung einer Fehlerkorrekturcode-Bus-Eingabesteuerschaltung der Ausführungsform 1 darzustellen;
4 zeigt ein Diagramm, um schematisch den Aufbau eines Speicherzellenfelds einer Ausführungsform 2 darzustellen;
5 zeigt ein Diagramm, um einen Zustand darzustellen, bei dem ein Gittermuster in das Speicherzellenfeld der Ausführungsform 2 geschrieben ist;
6 zeigt ein Blockdiagramm, um schematisch den Aufbau einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, entsprechend einer Ausführungsform 3, die der Erfindung entspricht, darzustellen;
7 zeigt ein Blockdiagramm, um schematisch den Aufbau einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, entsprechend einer Abwandlung der Ausführungsform 3, darzustellen;
8 zeigt ein Schaltungsdiagramm einer ECC-Schaltung einer Ausführungsform 4;
9 zeigt ein Diagramm, um die Beziehung zwischen einem Fehler-Bit und einem Syndrom, eingesetzt in Ausführungsform 1 der Erfindung, darzustellen;
10 zeigt ein Blockdiagram, um schematisch den Aufbau einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, entsprechend einem ersten herkömmlichen Beispiel, darzustellen;
11 zeigt ein Blockdiagramm, um schematisch den Aufbau einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, entsprechend einem zweiten herkömmlichen Beispiel, darzustellen; und
12 zeigt ein Diagramm, um die Beziehung zwischen einem Fehler-Bit und einem Syndrom, eingesetzt in dem herkömmlichen Beispiel, darzustellen.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
AUSFÜHRUNGSFORM 1
1 zeigt ein Blockdiagramm, um schematisch den Aufbau einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, entsprechend einer Ausführungsform 1, die der Erfindung entspricht, darzustellen. Die Halbleiter-Speichervorrichtung umfasst, wie in 1 dargestellt ist, ein Speicherzellenfeld 5, bei dem eine große Anzahl von Speicherzellen in der Form einer Matrix angeordnet ist, und das Speicherzellenfeld 5 ist in mehrere Speicherblöcke 9 unterteilt. Jeder Speicherblock 9 umfasst einen Datenspeicherbereich 9a und einen Fehlerkorrekturcode-Speicherbereich 9b, wie dies in 4 dargestellt ist. In dem Umfangsbereich des Speicherzellenfelds 5 sind ein Spalten-Decodierer 4 zum Auswählen einer Spalte und ein Reihen-Decodierer (nicht dargestellt) zum Auswählen einer Reihe angeordnet. Der Spalten-Decodierer 4 und der Reihen-Decodierer sind jeweils mit dem Speicherzellenfeld 5 über eine Bit-Leitungsgruppe 6 und eine Wort-Leitungsgruppe (nicht dargestellt) verbunden. Schaltungen, die an dem Reihen-Decodierer vorgesehen sind, betreffen nicht die Charakteristika der Erfindung und sind demzufolge in 1 weggelassen.
Periphere Hauptschaltungen sind eine Eingangssteuerschaltung 1 zum Steuern einer Dateneingabe beim Schreiben von Daten durch eine Vorrichtung, die extern zu der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung vorgesehen ist; ein 8-Bit-Datenbus 2 zum Übertragen von Daten; ein 4-Bit-Fehlerkorrekturcode-Bus 3 zum Übertragen eines Fehlerkorrekturcodes; eine ECC-Schaltung 7, die eine Funktion dahingehend besitzt, einen Fehlerkorrekturcode von Daten, die in das Speicherzellenfeld 5 hineingeschrieben werden sollen, zu erzeugen, und um ein Syndrom von Daten und einen Fehlerkorrekturcode, der von dem Speicherzellenfeld 5 gelesen ist, zu erzeugen, um einen Fehler in den Daten zu korrigieren; und eine Ausgangssteuerschaltung 8, um eine Ausgabe von Daten, die von der ECC-Schaltung 7 empfangen sind, zu einer Vorrichtung, die extern zu der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung vorgesehen ist, zu steuern.
Nun werden Lese- und Schreibvorgänge der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, die den vorstehend angegebenen Aufbau besitzt, beschrieben.
Zuerst werden beim Schreiben von Daten in die die ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung 8-Bit-Daten, (D0, D1, D2, D3, D4, D5, D6, D7), von der externen Vorrichtung der Halbleiter-Speichervorrichtung zu der Eingabesteuerschaltung 1 eingegeben. Die 8-Bit-Dateneingabe zu der Eingabesteuerschaltung 1 wird über den Daten-Bus 2 zu dem Speicherzellenfeld 5 geschickt, um in dem Datenspeicherbereich 9a gespeichert zu werden, und wird auch durch die ECC-Schaltung 7 abgerufen. Die ECC-Schaltung 7 erzeugt einen 4-Bit-Fehlerkorrekturcode, (C0, C1, C2, C3), auf der Basis der 8-Bit-Daten, die von dem Daten-Bus 2 abgerufen sind. Dieser Fehlerkorrekturcode wird über den Fehlerkorrekturcode-Bus 3 und den Spalten-Decodierer 4 zu dem Speicherzellenfeld 5 geschickt, um in dem Fehlerkorrekturcode-Speicherbereich 9b gespeichert zu werden. An diesem Punkt werden die Daten und der Fehlerkorrekturcode zu Bit-Leitungen, die zu der Bit-Leitungsgruppe 6 gehören, und entsprechend zu Daten von 1-(ein)-Wort (entsprechend zu 8-Bit-Daten + 4-Bit-Fehlerkorrekturcode, und nachfolgend bezeichnet als die 1-Wort-Daten) ausgegeben, um in das Speicherzellenfeld 5 geschrieben zu werden.
Als Nächstes wird, beim Lesen von Daten von der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, 1-Wort-Daten, gelesen von dem Speicherzellenfeld 5, über Bit-Leitungen, ausgewählt von der Bit-Leitungsgruppe 6 durch den Spalten-Decodierer 4, zu dem Daten-Bus 2 und dem ECC-Bus 3 gelesen. Dann werden 8-Bit-Daten, die durch den Daten-Bus 2 hindurchgeführt sind, und ein 4-Bit-Fehlerkorrekturcode, der durch den Fehlerkorrekturcode-Bus 3 hindurchgeführt ist, durch die ECC-Schaltung 7 abgerufen. Die ECC-Schaltung 7 erzeugt ein 4-Bit-Syndrom, (S0, S1, S2, S3) auf der Basis der 8-Bit-Daten und des 4-Bit-Fehlerkorrekturcodes. Auf der Basis dieses Syndroms, und unter Bezugnahme auf die Beziehung zwischen einem Fehler-Bit und einem Syndrom, wie dies in 12 dargestellt ist, wird ein Fehlerkorrekturvorgang ausgeführt, bei dem, wenn die Daten einen Fehler haben, der korrigiert werden soll, die Daten korrigiert werden, und falls nicht, wird zugelassen, dass die Daten dieselben verbleiben, und dann werden die erhaltenen 8-Bit-Daten zu der Ausgabe-Steuerschaltung 8 ausgegeben. Die Ausgabe-Steuerschaltung 8 gibt die 8-Bit-Dateneingabe von der ECC-Schaltung 7 zu der externen Vorrichtung der Halbleiter-Speichervorrichtung aus. Auf diese Art und Weise ist das Lesen der Daten abgeschlossen.
2 zeigt ein Schaltungsdiagramm, um den inneren Aufbau der ECC-Schaltung 7 der 1 darzustellen. Die ECC-Schaltung 7 umfasst, wie in 2 dargestellt ist, eine Fehlerkorrekturcode-Syndrom-Erzeugungsschaltung 16 und eine Datenkorrektur-Schaltung 17. In Verbindungsbereichen zwischen der ECC-Schaltung 7 und den Bussen 2 und 3 sind eine Daten-Bus-Eingabesteuerschaltung 10, um die Eingabe von Daten von dem Daten-Bus 2 zu der ECC-Schaltung 7 zu steuern; eine Fehlerkorrekturcode-Bus-Eingabe-Steuerschaltung 11, um die Eingabe eines Fehlerkorrekturcodes von dem Fehlerkorrektur-Bus 3 zu der ECC-Schaltung 7 zu steuern; und eine Fehlerkorrekturcode-Bus-Ausgabe-Steuerschaltung 12 zum Steuern einer Ausgabe eines Fehlerkorrekturcodes von dem Fehlerkorrekturcode-Bus 3 zu der ECC-Schaltung 7; angeordnet. Die Fehlerkorrekturcode-Schaltung 17 umfasst Kombinationen von AND-Gattern 15 und Exlusiv-OR-Gattern 13.
3 zeigt ein Schaltungsdiagramm, um schematisch den Aufbau der Fehlerkorrekturcode-Bus-Eingabe-Steuerschaltung 11 darzustellen. Die Fehlerkorrekturcode-Bus-Eingabe-Steuerschaltung 11 umfasst, wie in 3 dargestellt ist, einen Invertierer 14, um ein Test-Signal TEST zu invertieren, CMOS-Übertragungsgatter 18, von denen jedes einen N-Kanal-MOS-Transistor und einen P-Kanal-MOS-Transistor zum Übertragen eines Fehlerkorrekturcodes zu der ECC-Schaltung 7 umfasst, und einen N-Kanal-MOS-Transistor 19 um ein Signal, das zu der ECC-Schaltung 7 geschickt werden soll, auf einen niedrigen Pegel festzulegen, falls dies notwendig ist. Wenn sich das Test-Signal TEST auf einem niedrigen Pegel befindet, wird der Fehlerkorrekturcode, (C0, C1, C2, C3), zu der ECC-Schaltung 7 über die CMOS-Übertragungs-Gatter 18 geschickt. Wenn sich das Test-Signal TEST auf einem hohen Pegel befindet, wird der Fehlerkorrekturcode, (C0, C1, C2, C3), davon abgehalten, dass er in die ECC-Schaltung 7 eintritt, und die N-Kanal-MOS-Transistoren 19 fixieren ein Signal, das zu der ECC-Schaltung 7 geschickt ist, auf einen niedrigen Pegel.
– Spezifischer Schaltungsaufbau –
In der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung dieser Ausführungsform ist, verglichen mit den Halbleiter-Speichervorrichtungen des ersten und des zweiten herkömlichen Beispiels, die in den 10 und 11 dargestellt sind, ein Teil entsprechend zu dem Fehlerkorrekturcode-Generator 104, der getrennt in den herkömmlichen Beispielen vorgesehen ist, in der ECC-Schaltung 7 enthalten, wie dies in den 1, 2 und 3 dargestellt ist, so dass die ECC-Schaltung 7 sowohl als der ECC-Generator 104 als auch der Decodierer 105 arbeiten kann. Als Folge kann die gesamte Vorrichtung einen kompakten Aufbau erreichen. Genauer gesagt benötigt der Fehlerkorrekturcode-Generatur 104, der in dem Aufbau, der in 10 oder 11 verwendet wird, zwölf Exclusiv-OR-Gatter, unter den sechzehn Exlusiv-OR-Gattern, die in der Fehlerkorrekturcode/Syndrom-Erzeugungsschaltung 16 der ECC-Schaltung 7 dieser Ausführungsform enthalten sind, und Invertierer (entsprechend zu einem Bereich, der mit einer unterbrochenen Linie in 2 umgeben ist). In der herkömmlichen eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung ist allerdings kein Erfordernis vorhanden, die Fehlerkorrekturcode-Bus-Eingangs-Steuerschaltung 11, wie in dieser Ausführungsform, vorzusehen. In den anderen Bereichen ist im Wesentlichen kein Unterschied in dem Schaltungsaufbau zwischen der Ausführungsform und den herkömmlichen Beispielen vorhanden. Dementsprechend kann, unter Berücksichtigung, dass ein Exklusiv-OR-Gatter mindestens sechs Transistoren umfasst und ein Invertierer zwei Transistoren umfasst, die Zahl von Transistoren in der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung dieser Ausführungsform verglichen mit derjenigen in der herkömmlichen eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung verringert werden. Als eine Folge kann die die ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung dieser Ausführungsform einen kompakten Aufbau erreichen.
– Betriebsverfahren –
Nun werden die Betriebsweisen der Fehlerkorrekturcode-Erzeugung, der Syndrom-Erzeugung und der Datenkorrektur der ECC-Schaltung 7, die den vorstehend beschriebenen Aufbau besitzt, und die Betriebsweisen deren Schaltung entsprechend zu diesen Vorgängen beschrieben.
Zuerst werden die folgenden Formeln (3) bei dem Betrieb zum Erzeugen eines 4-Bit-Fehlerkorrekturcodes von acht Daten-Bits verwendet:
Formeln (3):

C0 = D0 + D1 + D2 + D5 + D6 C1 = D1 + D2 + D3 + D4 + D5 C2 = D0 + D2 + D3 + D4 + D7 C3 = D0 + D1 + D3 + D6 + D7

Es ist anhand der Formeln (3) verständlich, dass die die ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung dieser Ausführungsform die folgenden beiden Charakteristika besitzt:
Die erste Charakteristik ist diejenige, dass dieselbe Anzahl von Bits zum Berechnen der jeweiligen Bits, C0, C1, C2 und C3, des Fehlerkorrekturcodes zugeordnet wird. In den Formeln (3) werden 5-Bit-Daten zum Berechnen jedes Bits des Fehlerkorrekturcodes zugewiesen. Zum Beispiel werden 5-Bit-Daten, (D0, D1, D2, D5, D6), zum Berechnen von Bit C0 des Fehlerkorrekturcodes zugewiesen. Als eine Folge ist die Anzahl von Gates, die zum Realisieren der Berechnung durch die Schaltung verwendet sind, zwischen jeweiligen Bits des Fehlerkorrekturcodes konstant, und demzufolge kann die Schaltungsverzögerung nicht variiert werden. Im Gegensatz dazu werden, wenn der Fehlerkorrekturcode, der durch die herkömmlichen Formeln (1) dargestellt ist, verwendet wird, fünf Daten-Bits für ein Bit C0 des Fehlerkorrekturcodes zugewiesen, während vier Daten-Bits für ein anderes Bit C3 des Fehlerkorrekturcodes zugewiesen werden, die die Schaltungsverzögerung variieren können.
Die zweite Charakteristik ist die, dass der Fehlerkorrekturcode von vier Bits in einem Muster desselben Typs wie das Muster der Daten von acht Bits erzeugt wird. Zum Beispiel ist in dem Fall, bei dem ein Gittermuster als Daten geschrieben wird, nämlich wenn (D0, D1, D2, D3, D4, D5, D6, D7) = (0, 1, 0, 1, 0, 1, 0, 1), der Fehlerkorrekturcode (C0, C1, C2, C3) = (0, 1, 0, 1). Demzufolge ist der sich ergebende Fehlerkorrekturcode auch in dem Gittermuster vorhanden. Auch ist es, um ein Streifenmuster zu erzeugen, notwendig, ein "alle-0-(Null)-Muster" und ein "alle-1-(eins)-Muster" zu erzeugen, allerdings sind, wenn alle Daten-Bits "1" sind, die Bits des sich ergebenden Fehlerkorrekturcodes alle "1".
Im Gegensatz dazu wird, unter Verwendung des herkömmlichen Fehlerkorrekturcodes, dargestellt durch die Formeln (1), wenn (D0, D1, D2, D3, D4, D5, D6, D7) = (0, 1, 0, 1, 0, 1, 0, 1) gilt, der sich ergebende Fehlerkorrekturcode (C0, C1, C2, C3) = (0, 0, 0, 1), und demzufolge kann der Fehlerkorrekturcode nicht in dem Gittermuster vorhanden sein. Auch können, wenn alle Daten-Bits "1" sind, die Bits des sich ergebenden Fehlerkorrekturcodes nicht alle "1" sein.
Das Gittermuster und das Streifenmuster sind effektive Test-Muster, um einen Defekt, wie beispielsweise eine Interferenz zwischen physikalisch benachbarten Speicherzellen (jedes entsprechend zu einem Bit), in einem Test von Speicherzellen zu entdecken. In der herkömmlichen, eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung ist es allerdings notwendig, ein zugeordnetes Test-Muster zum Durchführen eines Test unter Verwendung des Gittermusters oder des Streifenmusters zu verwenden. Im Gegensatz dazu können in der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung dieser Ausführungsform, da das erzeugte Fehlerkorrekturcode-Muster von demselben Typ wie das Muster der Daten ist, Fehlerkorrekturcode, die für verschiedene Tests geeignet sind, unter Verwendung von Datenmustern, ohne zusätzliches Präparieren von verschiedenen Typen von Test-Mustern, erzeugt werden. Dementsprechend kann die Anzahl von Test-Mustern, die notwendig sind, dass sie präpariert werden, verringert werden.
Formeln (3) können wie folgt geändert werden: C0 = (D1 + D6) + (D2 + D5) + D0 C1 = (D2 + D5) + (D3 + D4) + D1 C2 = (D0 + D7) + (D3 + D4) + D2 C3 = (D0 + D7) + (D1 + D6) + D3
Auch wenn so geändert wird, ist leicht verständlich, dass die jeweiligen Bits des Fehlerkorrekturcodes gleich zu solchen der Formeln (3) sind. Genauer gesagt kann das Ergebnis der Berechnung in jeder Klammer gemeinsam geteilt werden. Zum Beispiel kann ein Wert, der sich aus der Berechnung, (D0 + D7), ergibt, bei der Berechnung beider Bits C2 und C3 des Fehlerkorrekturcodes verwendet werden. Dementsprechend kann die Betriebsgeschwindigkeit erhöht werden.
Andererseits werden die Formeln (4), die zum Erzeugen eines Syndroms entsprechend zu den Formeln (3) zum Erzeugen des Fehlerkorrekturcodes verwendet werden, wie folgt dargestellt:
Formeln (4):

S0 = C0 + D0 + D1 + D2 + D5 + D6 S1 = C1 + D1 + D2 + D3 + D4 + D5 S2 = C2 + D0 + D2 + D3 + D4 + D7 S3 = C3 + D0 + D1 + D3 + D6 + D7

Formeln (4) können wie folgt geändert werden: S0 = (D1 + D6) + (D2 + D5) + (D0 + C0) S1 = (D2 + D5) + (D3 + D4) + (D1 + C1) S2 = (D0 + D7) + (D3 + D4) + (D2 + C2) S3 = (D0 + D7) + (D1 + D6) + (D3 + C3)
Es ist anhand eines Vergleichs zwischen den Formeln (3) und (4) verständlich, dass sie eine große Anzahl von gemeinsamen Komponenten umfassen. Dementsprechend kann, auch bei der Erzeugung eines Fehlerkorrekturcodes und der Erzeugung eines Syndroms, die Schaltung gemeinsam geteilt werden, um so die Betriebsgeschwindigkeit zu erhöhen.
Weiterhin wird eine Datenkorrektur, die beim Erfassen eines Fehlers als eine Folge eines Erzeugens eines Syndroms ausgeführt wird, entsprechend den folgenden Formeln (5) durchgeführt:
Formeln (5):

(S0·/S1·S2·S3) + D0 → D0 (S0·S1·/S2·S3) + D1 → D1 (S0·S1·S2·/S3) + D2 → D2 (/S0·S1·S2·S3) + D3 → D3 (/S0·S1·S2·/S3) + D4 → D4 (S0·S1·/S2·/S3) + D5 → D5 (S0·/S1·/S2·S3) + D6 → D6 (/S0·/S1·S2·S3) + D7 → D7

In den Formeln (5) gibt das Symbol "·" eine Konjunktion an und das Symbol "/" gibt eine Inversion von Daten an. Zum Beispiel bedeutet "/S0" "1", wenn S0 "0" ist, und bedeutet "0", wenn S0 "1" ist. Das Symbol "→" gibt eine Substitution des Berechnungsergebnisses auf der linken Seite in der rechten Seite an. Genauer gesagt bedeuten Formeln (5), dass ein Daten-Bit nicht geändert wird, wenn das Berechnungsergebnis in der Klammer "0" ist, und invertiert wird, wenn das Berechnungsergebnis in der Klammer "1" ist. Zum Beispiel wird, wenn ein Syndrom (1011) ist, entschieden, dass Bit D0 ein Fehler ist, um so über eine Inversion korrigiert zu werden. Alternativ wird, wenn ein Syndrom (1100) ist, ein Bit D5 für eine Korrektur invertiert.
Die nachfolgende Formel (6) stellt eine Test-Matrix H, verwendet in der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung dieser Ausführungsform, und entsprechend zu Formel 2, beschrieben als die herkömmliche Technik, dar:
Formel (6):
Auch wird, wie in Bezug auf die herkömmliche Technik beschrieben ist, das Syndrom s durch die folgende Formel dargestellt: s = (D0, D1, ..., D7, C0, ..., C3)HT
9 zeigt ein Diagramm, um die Beziehung zwischen einem Fehler-Bit und einem Syndrom entsprechend dieser Ausführungsform darzustellen.
– Betriebsweise der Schaltung –
Die Betriebsweise der Schaltung der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung dieser Ausführungsform wird nun beschrieben.
Beim Erzeugen eines Fehlerkorrekturcodes werden 8-Bit-Daten auf dem Daten-Bus 2 von der Daten-Bus-Eingangs-Steuerschaltung 10 zu der ECC-Schaltung 7 eingegeben. Die Eingabe zu der ECC-Schaltung 7 ist auf "0" durch die Fehlerkorrekturcode-Eingabe-Steuerschaltung 11 festgelegt. Dann erzeugt die Fehlerkorrekturcode/Syndrom-Erzeugungsschaltung 16 einen Fehlerkorrekturcode entsprechend zu den Formeln (3), und der erhaltene 4-Bit-Fehlerkorrekturcode wird von der Fehlerkorrekturcode-Bus-Ausgabe-Steuerschaltung 12 über den Fehlerkorrekturcode-Bus 3 zu dem Speicherzellenfeld geschickt.
Beim Erzeugen eines Syndroms werden 8-Bit-Daten auf dem Daten-Bus 2 von der Daten-Bus-Eingabe-Steuerschaltung 10 zu der ECC-Schaltung 7 eingegeben. Auch wird ein 4-Bit-Fehlerkorrekturcode, der von dem Speicherzellenfeld abgerufen ist, zu dem Fehlerkorrekturcode-Bus 3 von der Fehlerkorrekturcode-Eingabe-Steuerschaltung 11 zu der ECC-Schaltung 7 eingegeben. Dann erzeugt die Fehlerkorrekturcode/Syndrom-Erzeugungsschaltung 16 ein Syndrom entsprechend zu den Formeln (4), und die Datenkorrektur-Schaltung 17 korrigiert die Daten auf der Basis der Formeln (5), falls dies notwendig ist. Weiterhin werden die sich ergebenden 8-Bit-Daten von der Ausgabe-Steuerschaltung 8 zu der externen Vorrichtung der Halbleiter-Speichervorrichtung ausgegeben.
Auf diese Art und Weise kann, in dem Betrieb der Schaltung der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung dieser Ausführungsform, da dieselbe Anzahl von Daten-Bits beim Berechnen jedes Bits des Fehlerkorrekturcodes verwendet wird, wie dies vorstehend beschrieben ist (wie dies durch die Formeln (3) dargestellt ist), die Schaltungsverzögerung, die beim Berechnen der jeweiligen Bits zum Erzeugen des Fehlerkorrekturcodes verursacht wird, konstant sein, was zu einer einfacheren Erzeugung des Fehlerkorrekturcodes führt.
In den Formeln (3), die zum Berechnen der jeweiligen Bits für den Fehlerkorrekturcode verwendet sind, können wahlweise zwei Bits der Daten-Bits mehrere Male, so wie dies vorstehend beschrieben ist, ausgetauscht werden, und auch können in den Formeln (4), die zum Berechnen der jeweiligen Bits des Syndroms verwendet sind, wahlweise zwei Bits der Daten-Bits mehrere Male ausgetauscht werden.
Auch können die Formeln (3) wie folgt durch Ersetzen von Bits C0 und C1 gegeneinander geändert werden: C0 = + D1 + D2 + D3 + D4 + D5 C1 = D0 + D1 + D2 + D5 + D6 C2 = D0 + D2 + D3 + D4 + D7 C3 = D0 + D1 + D3 + D6 + D7
Folglich können wahlweise zwei Bits des Fehlerkorrekturcodes mehrere Male geändert werden.
Wenn 16-Bit-Daten (D0, ..., D15) und ein 5-Bit-Fehlerkorrekturcode (C0, ..., C4) verwendet werden, kann der Fehlerkorrekturcode wie folgt berechnet werden: C0 = D0 + D1 + D3 + D4 + D6 + D8 + D9 + D13 + D14 C1 = D1 + D2 + D3 + D7 + D8 + D9 + D10 + D11 + D12 C2 = D0 + D2 + D3 + D5 + D6 + D9 + D10 + D12 + D13 C3 = D4 + D5 + D6 + D7 + D8 + D9 + D10 + D11 + D15 C4 = D0 + D1 + D2 + D4 + D5 + D7 + D10 + D14 + D15
AUSFÜHRUNGSFORM 2
4 zeigt ein Diagramm, um schematisch den Aufbau eines Speicherzellenfelds 5 einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung entsprechend zu der Ausführungsform 2 darzustellen. Das Speicherzellenfeld 5 ist, wie in 4 dargestellt ist, in vier Speicherblöcke 9 unterteilt, wobei jeder davon einen Datenspeicherbereich 9a und einen Fehlerkorrekturcode-Speicherbereich 9b umfasst. Die Reihen-Zahl in dem Speicherzellenfeld 5 ist als X (= 0, 1, 2, ... oder 255) angegeben, und die Zahl jedes Speicherblocks 9 ist als Y (= 0, 1, 2 oder 3) angegeben. Der Datenspeicherbereich 9a und der Fehlerkorrekturcode-Speicherbereich 9b jedes Speicherblocks 9 dient zusammen als ein Speicherzellenblock entsprechend zu einem Wort, und dieser Speicherblock entsprechend zu einem Wort ist als ein "Einheit-Wort-Block" bezeichnet.
Es wird auch in dieser Ausführungsform angenommen, dass ein 4-Bit-Fehlerkorrekturcode von 8-Bit-Daten unter Verwendung der Formeln (3), beschrieben in der Ausführungsform 1, erzeugt wird. Mit anderen Worten ist diese Ausführungsform durch Erzeugen von 8-Bit-Daten eines 4-Bit-Fehlerkorrekturcodes in einem Muster desselben Typs wie derjenige der Daten gekennzeichnet.
Dieses Fehlerkorrekturcode-Muster besitzt die folgende Regelmäßigkeit: Zu einer Formel zum Berechnen eines Fehlerkorrekturcode-Bits mit einem geraden Subscript werden eine ungerade Zahl von Daten mit geraden Subscripts und eine gerade Zahl von Daten-Bits mit ungeraden Subscripts zugeordnet. Zum Beispiel werden zu einem Bit C0 mit einem geraden Subscript des Fehlerkorrekturcodes eine ungerade Zahl von Daten-Bits mit geraden Subscripts (nämlich D0, D2 und D6) und eine gerade Zahl an Daten-Bits mit ungeraden Subscripts (nämlich D1 und D5) zugewiesen. Andererseits werden, zu einer Formel zum Berechnen eines Fehlerkorrekturcode-Bits mit einem ungeraden Subscript, eine ungerade Zahl von Daten-Bits mit ungeraden Subscripts und eine gerade Zahl von Daten-Bits mit geraden Subscripts zugewiesen. Zum Beispiel werden zu einem Bit C1 mit einem ungeraden Subscript des Fehlerkorrekturcodes eine ungerade Zahl von Daten-Bits mit ungeraden Subscripts (nämlich D1, D3 und D5) und eine gerade Zahl an Daten-Bits mit geraden Subscripts (nämlich D2 und D4) zugewiesen.
In Test-Mustern, die entsprechend zu der vorstehend erwähnten Regularität erzeugt werden können, ist die Korrespondenz zwischen spezifischen Daten-Bits und Fehlerkorrekturcode-Bits beispielhaft wie folgt:
Beim Schreiben von Daten "0" in alle Speicherzellen in dem Speicherzellenfeld 5 (einschließlich der Datenspeicherbereiche und der Fehlerkorrekturcode-Speicherbereiche) wird ein Schreibvorgang, mit den Daten-Bits (und den Fehlerkorrekturcode-Bits) in allen Adressen in dem Speicherzellenfeld 5 auf "0" gesetzt, durchgeführt. Beim Schreiben von Daten "1" in alle Speicherzellen in dem Speicherzellenfeld 5 wird ein Schreibvorgang, mit den Daten-Bits (und den Fehlerkorrekturcode-Bits) in allen Adressen in dem Speicherzellenfeld 5 auf "1" gesetzt, durchgeführt.
Beim Schreiben des Gittermusters in dem gesamten Speicherzellenfeld 5 wird ein Teil-Gittermuster, das mit "0" beginnt, gefolgt durch "1" und "0" alternierend wiederholt, in je dem Einheit-Wort-Block 21 in allen Adressen, die die Reihenzahl X von 0 haben, geschrieben. In jedem Einheit-Wort-Block 21 in allen Adressen, die die Reihenzahl X von 1 haben, wird ein Teil-Gitter-Balkenmuster, das mit "1" beginnt, gefolgt mit "0" und "1" alternierend wiederholt, geschrieben. Weiterhin wird das Teil-Gittermuster in jedem Einheit-Wort-Block 21 in Adressen, die die Reihenzahl X von 2 haben, geschrieben. Mit anderen Worten kann das Gittermuster in das gesamte Speicherzellenfeld 5 durch Schreiben des Teil-Gittermusters in alle Einheit-Wort-Blöcke 21 in den Adressen, die eine gerade Reihennummer X haben, unter Schreiben des Teil-Gitter-Balkenmusters in alle Einheit-Wort-Blöcke 21 in den Adressen, die eine ungerade Reihenzahl X haben, geschrieben werden.
5 zeigt ein Diagramm, um einen Zustand darzustellen, bei dem das Gittermuster in das gesamte Speicherzellenfeld 5 in der vorstehend angegebenen Art und Weise geschrieben worden ist.
Weiterhin wird, beim Schreiben eines Streifenmusters entlang der Reihen-Richtung (seitliches Streifenmuster) in dem Speicherzellenfeld 5, ein Teil-alle-0-Muster in jedem Einheit-Wort-Block 21 in allen Adressen, die zum Beispiel eine gerade Reihen-Nummer X haben, geschrieben, und ein Teil-alle-1-Muster wird in jedem Einheit-Wort-Block 21 in allen Adressen, die eine ungerade Reihen-Nummer X haben, geschrieben. Beim Schreiben eines Streifenmusters entlang der Spalten-Richtung (vertikales Streifenmuster) in dem Speicherzellenfeld 5 wird das Teil-Gittermuster oder das Teil-Gitter-Balkenmuster in alle Einheit-Wort-Blöcke 21 jeder Reihe geschrieben.
Auf diese Art und Weise setzt diese Ausführungsform die Regel zum Erzeugen eines Fehlerkorrekturcodes ein, bei dem eine ungerade Zahl von Daten-Bits zu geraden Subscripts und eine gerade Zahl von Daten-Bits zu ungeraden Subscripts zu einer Formel zum Berechnen eines Fehlerkorrekturcode-Bits mit einem geraden Subscript zugeordnet werden, und eine ungerade Zahl von Daten-Bits zu ungeraden Subscripts und eine gerade Zahl von Daten-Bits zu geraden Subscripts zu einer Formel zum Berechnen eines Fehlerkorrekturcode-Bits zu einem ungeraden Subscript zugeordnet werden. Dementsprechend kann ein Fehlerkorrekturcode in dem Teil-Gittermuster unter Verwendung von Daten in dem Teil-Gittermuster erzeugt werden, ein Fehlerkorrekturcode in dem Teil-Gitter-Balkenmuster kann unter Verwendung von Daten in dem Teil-Gitter-Balkenmuster erzeugt werden, ein Fehlerkorrekturcode in dem Teil-alle-0-Muster kann unter Verwendung von Daten in dem Teil-alle-0-Muster erzeugt werden und ein Fehlerkorrekturcode in dem Teil-alle-1-Muster kann unter Verwendung von Daten in dem Teil-alle-1-Muster erzeugt werden. Wenn die jeweiligen Speicherzellen in dem Speicherzellenfeld 5 unter Verwendung solcher verschiedener Muster getestet werden, kann ein Defekt, wie beispielsweise eine Interferenz zwischen Speicherzellen (Bits), die sich benachbart zueinander in irgendeiner Richtung befinden, erfasst werden.
Dementsprechend kann, in dem Verfahren zum Erzeugen eines Fehlerkorrekturcodes dieser Ausführungsform, da ein Datenmuster zum Erzeugen eines Fehlerkorrekturcode-Musters desselben Typs verwendet werden kann, ein Defekt, wie beispielsweise eine Interferenz zwischen Speicherzellen (Bits), die sich benachbart zueinander in irgendeiner Richtung befinden, in vorteilhafter Weise in dem Speicher-Test erfasst werden, ohne dass zusätzlich Test-Muster, die Fehlerkorrekturcoden zugeordnet sind, präpariert werden müssen.
AUSFÜHRUNGSFORM 3
6 zeigt ein Blockdiagramm, um den Aufbau einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung gemäß einer Ausführungsform 3, die der Erfindung entspricht, darzustellen.
Der Aufbau der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung dieser Ausführungsform ist, wie in 6 dargestellt ist, im Wesentlichen derselbe wie derjenige der Ausführungsform 1 (die in 1 dargestellt ist). Der Aufbau dieser Ausführungsform umfasst zusätzlich eine Testschaltung 22, um einen Speichertest durchzuführen, in dem ein Testmuster zu der Eingabe-Steuerschaltung 1 der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung ausgegeben wird und das Testmuster von der Ausgabe-Steuerschaltung 8 eingegeben wird, und diese Ausführungsform ist durch ein Testverfahren charakterisiert, das durch diese Testschaltung 22 eingesetzt wird.
Wie in Bezug auf die herkömmliche Technik beschrieben ist, ist es, in einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung, die zum Korrigieren eines 1-Bit-Fehlers geeignet ist, um einen Speichertest ohne die Verwendung einer Signalleitung zum Eingeben/Ausgeben eines Fehlerkorrekturcodes zwischen einem ECC-Schaltungsspeicherblock und einer externen Vorrichtung durchzuführen, notwendig, Defekte von zwei oder mehr Bits, die in einem Wort enthalten sind, über einen Test, unter Verwendung von Daten-Bits alleine, zu erfassen. Unter Verwendung von herkömmlichen Speichertestmustern können allerdings keine Defekte von zwei oder mehr Bits erfasst werden. Zum Beispiel wird, wenn vier Testmuster, (D0 D1 D2 D3 D4 D5 D6 D7), nämlich die alle-0-Muster, (0 0 0 0 0 0 0 0); die alle-1-Muster, (1 1 1 1 1 1 1 1); das Gittermuster, (0 1 0 1 0 1 0 1); und das Gitter-Balkenmuster, (1 0 1 0 1 0 1 0), verwendet werden, ein Defekt-Mode, in dem Bits D0 und D2 jeweils auf "0" und "1" festgelegt sind, als ein 1-Bit-Fehler in den jeweiligen vier Mustern identifiziert, und können demzufolge nicht erfasst werden.
In dieser Ausführungsform werden die folgenden neun Muster als Testmuster für Daten-Bits, die durch die Testschaltung 22 erzeugt sind, verwendet:
Als eine Regel umfasst, zum Erzeugen der neun Muster, jedes Testmuster immer vier Arten von Mustern, (0 0), (0 1), (1 0) und (1 1), und zwar als Kombinationen von wahlweisen zwei Bits, die Bits umfassen, die sich nicht benachbart zueinander in den jeweiligen Bits davon befinden. Wenn der Test durch die Testschaltung 22 unter Verwendung der neun Muster durchgeführt wird, können wahlweise zwei Bits, die einen Defekt haben, als ein 2-Bit-Defekt in irgendeinem oder mehreren der Testmuster erfasst werden. Da die Testschaltung 22 zum Erzeugen der Muster entsprechend vorgesehen ist, können Defekte von zwei oder mehr Bits in sowohl Daten-Bits als auch Fehlerkorrekturcode-Bits in dem Speicherzellenfeld der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung erfasst werden.
Die Testschaltung 22 kann in einem Halbleiter-Speicherchip eingebaut oder nicht eingebaut sein. Wenn die Testschaltung 22 in einem Halbleiter-Chip eingebaut ist, können allerdings Defekte von zwei oder mehr Bits der Speicherzellen erfasst werden, ohne die Zahl von Eingangs/Ausgangs-Signalleitungen, die mit den externen Vorrichtungen verbunden sind, zu erhöhen.
Die Testschaltung 22 zum Erzeugen der Testmuster zum Erfassen eines 2-Bit-Defekts kann unter Verwendung eines Mikroprozessors realisiert werden.
7 zeigt ein Blockdiagramm, um einen beispielhaften Aufbau zum Einsetzen des Testverfahrens dieser Ausführungsform unter Verwendung eines Mikroprozessors 23, anstelle der Testschaltung 22, darzustellen. In diesem Fall ist der Aufbau für eine Halbleitervorrichtung geeignet, die sowohl einen Speicher als auch eine logische Schaltung umfasst.
Wenn eine Hardware, wie beispielsweise ein Tester, zusätzlich vorgesehen ist, kann auf Daten-Bits in den Speicherzellen direkt zugegriffen werden.
AUSFÜHRUNGSFORM 4
8 zeigt ein Schaltungsdiagramm, um den Aufbau eines Teils (einer ECC-Schaltung, insbesondere) einer eine ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung entsprechende Ausführungsform 4 darzustellen. Der gesamte Aufbau der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung ist derselbe wie derjenige, der in 1 dargestellt ist.
Die ECC-Schaltung 25 dieser Ausführungsform umfasst, wie in 8 dargestellt ist, zusätzlich zu den Bauteilen der ECC-Schaltung 7, die in 2 dargestellt ist, eine Daten-Bus-Eingabe-Test-Steuerschaltung 26, um zu Bestimmen, ob Daten (D0, D1, D2, D3), abgehoben von dem Daten-Bus 2, zu Exklusiv-OR-Gattern zum Erzeugen eines Fehlerkorrekturcodes eingegeben werden oder nicht, und ein Selektor-Gate 27, um einen Ein gang von der Daten-Bus-Eingangs-Steuerschaltung 10 oder einen Eingang von der Datenkorrekturschaltung 17 auszuwählen, um sie zu der Ausgangssteuerschaltung 8 zu schicken.
Nun werden Betriebsweisen für ein normales Schreiben, ein Test-Mode-Schreiben, ein normales Lesen und ein Test-Mode-Lesen und die entsprechenden Schaltungs-Betriebsweisen der ECC-Schaltung 25, die den vorstehend angegebenen Aufbau besitzt, beschrieben.
In dem normalen Schreib-Vorgang werden die Formeln (3), die in Ausführungsform 1 beschrieben sind, zum Erzeugen eines 4-Bit-Fehlerkorrekturcodes von 8-Bit-Daten verwendet. Auch wird, in dem normalen Lese-Vorgang, ein Syndrom unter Verwendung der Formeln (4), die in Ausführungsform 1 beschrieben sind, erzeugt.
In dem Test-Mode-Schreib-Vorgang werden die folgenden Formeln (7) verwendet: C0 = (D1 + D6) + (D2 + D5) C1 = (D2 + D5) + (D3 + D4) C2 = (D0 + D7) + (D3 + D4) C3 = (D0 + D7) + (D1 + D6)
Auch werden, in dem Test-Mode-Lese-Vorgang, die gelesenen 8-Bit-Daten direkt ausgegeben.
Als eine Charakteristik der Formeln (7), die in dem Test-Mode-Schreib-Vorgang verwendet sind, wird ein Bit D0, D1, D2 oder D3 von der rechten Seite jeder Formel (3), verwendet zum Erzeugen eines Fehlerkorrekturcodes, weggelassen. Zu diesem Zweck unterbricht die Daten-Bus-Eingabe-Test-Steuerschaltung 26, die in der ECC-Schaltung 25 enthalten ist, einen Durchgang der ersten vier Bits, (D0, D1, D2, D3), der 8-Bit-Daten.
Deshalb kann, wenn der normale Lese-Vorgang nach dem Test-Mode-Schreib-Vorgang durchgeführt wird, ein Syndrom, (S0, S1, S2, S3), erzeugt dann, wenn kein Bit-Fehler auftritt, durch Substituieren der Formeln (7) in den Formeln (4) erhalten werden, und ist nicht (0, 0, 0, 0), sondern gleich zu (D0, D1, D2, D3). Mit anderen Worten kann ein optionales Syndrom entsprechend zu extern eingegebenen Daten-Bits eingestellt werden.
Als Nächstes wird die Betriebsweise der Schaltung beschrieben. In dem Test-Mode-Schreib-Vorgang gibt die Daten-Bus-Eingabe-Steuerschaltung 10 8-Bit-Daten auf den Daten-Bus 2 zu der ECC-Schaltung 25 ein. Die Daten-Bus-Eingabe-Test-Steuerschaltung 26 fixiert den Ausgang zu der Fehlerkorrekturcode/Syndrom-Erzeugungsschaltung 16 auf "0". Die Fehlerkorrekturcode-Eingabe-Steuerschaltung 11 fixiert den Eingang der ECC-Schaltung 25 auf "0". Ein Fehlerkorrekturcode wird durch die Fehlerkorrekturcode/Syndrom-Erzeugungsschaltung 16 entsprechend zu den Formeln (7) erzeugt, und der sich ergebende 4-Bit-Fehlerkorrekturcode für den Test wird von der Fehlerkorrekturcode-Bus-Ausgabe-Steuerschaltung 12 zu dem Fehlerkorrekturcode-Bus 3 ausgegeben.
Beim Erzeugen eines Syndroms gibt die Daten-Bus-Eingabe-Steuerschaltung 10 8-Bit-Daten auf den Daten-Bus 2 zu der ECC-Schaltung 25 ein. Das Selektor-Gate 27 gibt direkt die empfangen 8-Bit-Daten von der Ausgabe-Steuerschaltung 8 zu einer externen Vorrichtung aus.
Um die Daten-Korrekturschaltung 17 zu testen, werden Daten-Bits D0, D1, D2 und D4 auf dasselbe Muster wie das Syndrom, (S0, S1, S2, S3), eingestellt, um entsprechend korrigiert zu werden. Mit anderen Worten kann ein multifunktionaler Test ausgeführt werden, wenn die Daten-Bits D0, D1, D2 und D4 in demselben Muster wie das Muster des Syndroms, (S0, S1, S2, S3), dargestellt an jeder Reihe der 9, vorliegen. Zum Beispiel ist, wenn der Test-Mode-Schreib-Vorgang mit den Daten-Bits D0, D1, D2 und D4 auf ein Muster (1, 0, 1, 1), dasselbe wie das Syndrom, (S0, S1, S2, S3), dargestellt an der ersten Reihe der 9, eingestellt durchgeführt wird, und der normale Lese-Vorgang durchgeführt wird, das Syndrom, (S0, S1, S2, S3), (1, 0, 1, 1). Deshalb wird das entsprechende Daten-Bit D0 invertiert, um dann ausgegeben zu werden. Als eine Folge kann, durch Bestätigen, dass die gelesenen Daten-Bits, D0, D1, D2 und D4, (0, 0, 1, 1), sind, der multifunktionale Test zum Korrigieren des Daten-Bits D0 ausgeführt werden.
Auf diese Art und Weise kann, entsprechend zur Ausführungsform 4, der multifunktionale Test in der ECC-Schaltung 25 durch Vorsehen der Einrichtung zum Einstellen der Fehlerkorrekturcode-Bits so, um ein Syndrom zu erzeugen, das ein Bit umfasst, das entsprechend korrigiert werden soll, ausgeführt werden. Demzufolge kann die Zuverlässigkeit der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung verbessert werden.
Weiterhin wird, um den Fehlerkorrekturcode-Speicherbereich 9b zu testen, der Test-Mode-Schreib-Vorgang mit allen Daten-Bits D0, D1, D2 und D3 auf "1" gesetzt, ausgeführt. Gerade wenn dabei kein Bit-Fehler vorhanden ist, ist das sich ergebende Syndrom nicht (0, 0, 0, 0), sondern (1, 1, 1, 1). Dieses Syndrom, (1, 1, 1, 1), ist durch die folgenden zwei Punkte charakterisiert:

1. Es ist kein Bit vorhanden, das entsprechend korrigiert werden muss; und
2. Wenn ein Fehlerkorrekturcode einen 1-Bit-Fehler anzeigt, wird ein Bit des Syndrom so invertiert, dass das entsprechende Daten-Bit immer korrigiert werden kann.

Dementsprechend können in dem Fall, bei dem kein Bit-Fehler in dem normalen Lese-Vorgang vorhanden ist, Daten, dieselben wie geschriebene Daten, gelesen werden.
Wenn der Fehlerkorrekturcode, (C0, C1, C2, C3), einen 1-Bit-Fehler allerdings umfasst, ist das sich ergebende Syndrom, (S0, S1, S2, S3), irgendeines der folgenden:
(1, 0, 1, 1), erhalten in dem Fall, bei dem Bit C1 ein Fehler ist;
(1, 1, 0, 1), erhalten in dem Fall, bei dem Bit C2 ein Fehler ist;
(1, 1, 1, 0), erhalten in dem Fall, bei dem Bit C3 ein Fehler ist;
und
(0, 1, 1, 1), erhalten in dem Fall, bei dem Bit C0 ein Fehler ist.
Deshalb wird, in dem normalen Lese-Vorgang, Bit D0, D1, D2 oder D3 invertiert, um ausgegeben zu werden. Auf diese Art und Weise wird ein Defekt eines Bits des Fehlerkorrekturcodes erfasst, und demzufolge kann der Fehlerkorrekturcode-Speicherbereich getestet werden.
Tabelle 1 listet alle möglichen Defekt-Muster des Fehlerkorrekturcode-Speicherbereichs und der Testmuster, die zum Erfassen der jeweiligen Defekt-Muster in dem Test-Mode-Schreib-Vorgang verwendet werden, auf.
Auf diese Art und Weise kann, entsprechend Ausführungsform 4, der Fehlerkorrekturcode-Speicherbereich 9a des Speicherzellenfelds 5 getestet werden, indem die Mittel zum Einstellen von Fehlerkorrekturcode-Bits bereitgestellt werden, um so ein Syndrom zu erzeugen, das keine entsprechend korrigierten Bits besitzt. Folglich kann die Zuverlässigkeit der die ECC-Schaltung enthaltenden Halbleiter-Speichervorrichtung verbessert werden.
Tabelle 1:

Claims

Eine ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung, die umfasst: eine Fehlerkorrekturcode-Erzeugungseinrichtung (7), die eine Schaltung (16) enthält, deren Funktion darin besteht, einen aus mehreren Bits bestehenden Fehlerkorrekturcode auf Basis von Daten zu erzeugen, die aus mehreren Bits bestehen; eine Datenspeichereinrichtung (9a) zum Speichern der mehreren Bits der Daten; eine Fehlerkorrekturcode-Speichereinrichtung (9b) zum Speichern der mehreren Bits des Fehlerkorrekturcodes; und eine Decodiereinrichtung (7), die eine Schaltung (16), deren Funktion darin besteht, ein Syndrom zur Fehlerkorrektur durch Berechnungsverarbeitung auf Basis der in der Datenspeichereinrichtung gespeicherten Daten und des in der Fehlerkorrekturcode-Speichereinrichtung gespeicherten Fehlerkorrekturcodes zu erzeugen, und eine Schaltung enthält, deren Funktion darin besteht, einen Fehler jedes Bits der Daten zu korrigieren; dadurch gekennzeichnet, dass die Funktion der Fehlerkorrekturcode-Erzeugungseinrichtung darin besteht, in einem Testmodus einen Speichertest-Fehlerkorrekturcode auf Basis der Daten so zu erzeugen, dass eine Datenreihe des Speichertest-Fehlerkorrekturcodes das gleiche Wiederholungsmuster wie eine Datenreihe der Daten hat, und das Muster als willkürliche zwei Bits vier Typen von Mustern (00), (01), (10) und (11) enthält.
Eine ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung nach Anspruch 1, wobei das Wiederholungsmuster der Datenreihe ein Gittermuster ist.
Eine ECC-Schaltung enthaltende Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2, wobei die Funktionen der Fehlerkorrekturcode-Erzeugungseinrichtung und der Decodiereinrichtung von einer gemeinsam genutzten Schaltung (16) so ausge führt werden, dass die gemeinsam genutzte Schaltung den Fehlerkorrekturcode und das Syndrom erzeugt.