JP5309938B2 - 要求処理装置、要求処理システムおよびアクセス試験方法 - Google Patents

Description

本発明は、記憶装置に対する読み書きを中継、制御する要求処理装置、要求処理システムにおけるアクセス試験技術に関する。

コンピュータシステムの設計や立ち上げ時には各種動作の検証が行なわれている。例えば、ＣＰＵ（Central Processing Unit）、ＩＯ装置、メモリを有するコンピュータシステムにおいて、ＤＩＭＭ（Dual Inline Memory Module）やメモリアクセス制御部の検証を実施するための手段として、ＣＰＵからテストプログラムを実行して実際にメモリアクセスを発生させる方法が利用されている。

また、ＣＰＵによる命令実行なしに、指定したアドレスにメモリアクセスを実行し動作を検証する試験回路も知られている。

同様に、外部インタフェースに対する検証手段として、インタフェース単体の動作検証を行なう試験回路が存在する。一例として、シリアルインタフェース回路を試験するための機能として、インタフェースの出力側を折り返して入力側につなぎ、試験時には出力側でテストパターン生成部からテストパターンを生成し、入力側でテストパターンのマッチ回路により動作チェックを実施するものがある。

これらの試験回路は、実際に周辺装置を全て接続した上でシステムを立ち上げ、そのシステム上でテストプログラムを流すといったことをしなくてもメモリまたは回路の検証を容易に実施するためのものである。

特開２００５−１８２２６３号公報 特開平５−３４２１１１号公報 特開２００１−６７２７４号公報

ところで、近年の高性能化の要望を達成するためシステム構成は複雑化し、開発期間の短縮のためシステム検証期間の短縮が求められている。かかる複雑で開発期間の短いシステムの立ち上げを実現するため、他の周辺装置を接続する前の段階で多様な検証を実施しておくことが求められる。

しかしながら、上述した試験回路を用い、他の周辺装置を接続する前の段階で多様な動作試験を行なうこととすると、試験対象のメモリアドレスや試験のパターンを増やすほど構成や回路規模が大きくなり、元々のメリットである試験の簡易性を損なうという問題点があった。

そこで、簡単な機構で、より広い範囲のシステム構成要素に対してバリエーション豊かな検証を実現する技術の実現が重要な課題となっていた。特に複数のＣＰＵを搭載したサーバ装置では、システム構成が複雑であり、立ち上げ時の検証に要する時間が大きいことから、ＣＰＵを接続する前での段階でいかに簡便に、いかに多様な試験を実施するかが重要であった。

本発明は、上述した従来技術にかかる問題点を解消し、課題を解決するためになされたものであり、他のシステム構成要素の組み付け状態に依存することなく、記憶装置に対するアクセス試験を簡易な構成で効率的に実行する要求処理装置、要求処理システムおよびアクセス試験方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本装置、システムおよび方法は、記憶装置に対して書き込み要求や読み出し要求を送出し、送出した要求に対する応答を受け付けた場合に、読み出し応答を書き込み要求に変換し、書き込み応答を読み出し要求に変換して記憶装置に対して送出する。

本装置、システムおよび方法によれば、他のシステム構成要素の組み付け状態に依存することなく、記憶装置に対するアクセス試験を簡易な構成で効率的に実行する要求処理装置、要求処理システムおよびアクセス試験方法を得ることができるという効果を奏する。

以下に、本発明にかかる要求処理装置、要求処理システムおよびアクセス試験方法の実施例を図面に基づいて詳細に説明する。

図１は、本実施例にかかる要求処理装置であるＩＯリクエスト処理部３３を備えた要求処理システムであるシステムチップ３の概要構成を示す概要構成図であり、図２は、システムチップ３を有するコンピュータシステム１の概要構成を示す概要構成図である。

図２に示したように、コンピュータシステム１は、ＣＰＵ２、システムチップ３、ＤＩＭＭ４、ＩＯ制御チップ５、ディスク装置６を有する。ＣＰＵ２は、演算処理を実行する演算処理装置であり、ＤＩＭＭ４を主記憶装置、所謂メモリとして使用する。また、ディスク装置６は、ＨＤＤなどで実現される補助記憶装置であり、ＩＯ制御チップ５はディスク装置６に対する入出力を制御する処理を行なう。

システムチップ３は、ＣＰＵ２、ＤＩＭＭ４、ＩＯ制御チップ５の間に介在し、メモリであるＤＩＭＭ４やディスク装置６へのアクセスを中継、制御する回路である。システムチップ３はその内部にシリアルインタフェース３４、ＩＯリクエスト処理部３３、メモリアクセス制御部３２、ＣＰＵインタフェース３１、管理部３５を有する。

シリアルインタフェース３４は、ＩＯ制御チップ５とシリアル接続するインタフェースである。ＩＯリクエスト処理部３３は、シリアルインタフェース３４を介してＩＯ制御チップ５と接続されており、ディスク装置６からの入出力リクエストを処理する。

また、ＣＰＵインタフェース３１は、ＣＰＵ２と接続するインタフェースである。メモリアクセス制御部３２は、ＤＩＭＭ４と接続するインタフェースであり、ＣＰＵインタフェース３１を介したＣＰＵ２からＤＩＭＭ４へのアクセスや、ＩＯリクエスト処理部３３、シリアルインタフェース３４およびＩＯ制御チップ５を介したディスク装置６からＤＩＭＭ４へのアクセスを制御する。

管理部３５は、ＩＯリクエスト処理部３３の動作設定を行なう処理部である。ＩＯリクエスト処理部３３は、通常モードと試験モードの２つの動作モードを有する。ＩＯリクエスト処理部３３の動作モードは、管理部３５によって切り替えられる。また、管理部３５は、試験モード時のＩＯリクエスト処理部３３の動作内容を指定する。

通常モードの動作では、ＩＯリクエスト処理部３３は、シリアルインタフェース３４から入力されたＤＩＭＭ４に対する要求（リクエスト）をそのままメモリアクセス制御部３２に中継する。ここで、ＤＩＭＭ４に対する要求とは、ＤＩＭＭ４に対する書き込み要求であるストアリクエストや、ＤＩＭＭ４からの読み出し要求であるフェッチリクエストである。

メモリアクセス制御部３２は、ＩＯリクエスト処理部３３から受け取ったストアリクエストやフェッチリクエストを処理し、処理結果を応答としてＩＯリクエスト処理部３３に返す。そして、通常モードで動作中のＩＯリクエスト処理部３３は、メモリアクセス制御部３２から入力された応答をそのままシリアルインタフェース３４に中継する。

つぎに、試験モードの動作について図３を参照して説明する。試験モードの動作では、ＩＯリクエスト処理部３３の要求に対するメモリアクセス制御部３２の応答を、再度要求に変換してメモリアクセス制御部３２に送出する。

具体的には、ＩＯリクエスト処理部３３は、図３に示したように、ストア応答をフェッチ要求に変換してメモリアクセス制御部３２に送出し、またフェッチ応答をストア要求に変換してメモリアクセス制御部３２に送出する。この変換の際、フェッチ応答のデータ部分、すなわちフェッチ要求で指定されたアドレスから読み出されたデータの内容は、そのままストア要求のデータ部分、すなわちストア要求で指定するアドレスに書き込むデータの内容となる。

このようにＩＯリクエスト処理部３３での変換によって作成されたストア要求やフェッチ要求に対しても、メモリアクセス制御部３２は通常通り処理を行なって応答をＩＯリクエスト処理部に返す。そして、ＩＯリクエスト処理部３３は、再度受信した応答を要求に変換する。

したがって、試験モードで動作中のシステムチップ３は、ＩＯリクエスト処理部３３とメモリアクセス制御部３２との間で要求と応答が循環し、試験モードが終了するまでメモリへのアクセスが継続することとなる。

かかる試験モードでの動作を実現するためのシステムチップ３の具体的な構成について、図１に戻って説明する。ＩＯリクエスト処理部３３は、図１に示したように、その内部にラッチ４１、試験リクエスト処理部４２、試験アドレス処理部４３、リクエスト保持部４４、リクエスト読出部４５、リクエスト応答処理部４６を有する。

ラッチ４１は、シリアルインタフェース３４から入力されたパケットを一時的に保持する。通常モードで動作中である場合には、ラッチ４１が保持するパケット、すなわちシリアルインタフェース３４から入力されるパケットは、ＩＯ制御チップ５からのリクエストである。そこでシステムチップ３が通常モードで動作中の試験リクエスト処理部４２は、ラッチ４１に保持されたリクエストをそのままリクエスト保持部４４に送る。

一方、システムチップ３が試験モードで動作中である場合、ラッチ４１が保持するパケットは、以前ＩＯリクエスト処理部３３から送出されたリクエストに対する応答である。そこで試験モードで動作中の試験リクエスト処理部４２は、ラッチ４１が保持した応答を必要に応じてリクエストに変換してリクエスト保持部４４に送る。

換言するならば、試験モードリクエスト処理部４２は、試験モードの時のみ動作して応答パケットのリクエストパケットへの変換を行なう。試験リクエスト処理部４２が通常モードで動作するか試験モードで動作するかは、すでに述べたように管理部３５が切り替える。

試験アドレス処理部４３は、試験リクエスト処理部４２がパケットの変換を行なう際に、変換対象となるパケットのアドレス部分の変換内容を指定する処理部である。具体的には、試験アドレス処理部４３は、試験用のアドレスを保持するOVL_ADRS、試験対象アドレスの上限、すなわち終了アドレスを決めるEND_ADRS、試験対象アドレスの下限、すなわち開始アドレスを決めるSTART_ADRSの図示しない３つのラッチを有する。

そして、試験アドレス処理部４３は、試験リクエスト処理部４２からアドレス更新を指定されるごとにOVL_ADRSを加算してゆき、OVL_ADRSがEND_ADRSに達した場合にはOVL_ADRSをSTART_ADRSに戻す。START_ADRS,END_ADRS,OVL_ADRSは試験開始前に管理部３５から試験対象アドレス処理部４３にセットされる。すなわち、試験モード動作中、試験アドレス処理部４３は、管理部３５が開始アドレスと終了アドレスで設定したアドレス範囲を繰り返し指定することとなる。

リクエスト保持部４４は、試験リクエスト処理部４２から送られた１または複数のリクエストを一時的に保持する。システムチップ３が通常モードで動作中であっても、試験モードで動作中であっても、試験リクエスト処理部４２からはリクエストが送られるので、リクエスト保持部４４は、常にリクエストを保持することとなる。

リクエスト読出部４５は、リクエスト保持部４４が保持するリクエストを読み出してメモリアクセス制御部３２に出力する。

リクエスト応答処理部４６は、メモリアクセス制御部３２からリクエストに対する応答を受け取とってバッファし、シリアルインタフェース３４に出力する。また、メモリアクセス制御部３２から受けた応答をシリアルインタフェースに出力する際にプロトコル変換が必要であれば、リクエスト応答処理部４６でプロトコル変換を行なう。

さて、システムチップ３が試験モードで動作する場合、リクエスト応答処理部４６が受信した応答を試験リクエスト処理部４２に提供する。このため、図３に示した構成では、シリアルインタフェース３４に、ＩＯリクエスト処理部３３が出力した応答をそのままＩＯリクエスト処理部３３のラッチ４１に返す折り返し経路を設けている。

この折り返し経路は、管理部３５によって動作制御され、試験モード時にのみ有効となる。すなわち、シリアルインタフェース３４は、試験モードと通常モードの２つの動作モードを有し、試験モード動作時には応答を折り返してＩＯリクエスト処理部３３に返す折り返し入力部として機能する。

なお、ここではシリアルインタフェース３４でＩＯリクエスト処理部３３からの応答を折り返す場合の構成を例に説明を行なっているが、ＩＯリクエスト処理部３３の内部に折り返し経路を持たせてもよいし、システムチップ３の外部でシリアルインタフェース３４の出力端子と入力端子を接続して応答を折り返すように構成してもよい。

図４にリクエストパケットと応答パケットのフォーマットの具体例を示す。フェッチ（Ｆｅｔｃｈ）リクエストのパケットは、パケットの種別を示すＯｐｅｃｏｄｅフィールドにフェッチリクエストであることを示す情報を格納する他、読み出し先のアドレスを格納するＡＤＲＳフィールド、パケットを識別、管理する為の識別子を格納するＲＱＩＤフィールドを有している。

また、ストア（Ｓｔｏｒｅ）リクエストのパケットは、パケットの種別を示すＯｐｅｃｏｄｅフィールドにストアリクエストであることを示す情報を格納する他、書き込み先のアドレスを格納するＡＤＲＳフィールド、パケットを識別、管理する為の識別子を格納するＲＱＩＤフィールド、書き込むデータを格納するＤＡＴＡフィールドを有している。

そして、フェッチ（Ｆｅｔｃｈ）応答のパケットは、パケットの種別を示すＯｐｅｃｏｄｅフィールドにフェッチ応答であることを示す情報を格納する他、エラー応答やアドレス例外等を認識する為のＳｔａｔｕｓフィールド、パケットを識別、管理する為の識別子を格納するＲＱＩＤフィールド、読み出したデータを格納するＤＡＴＡフィールドを有している。

また、ストア（Ｓｔｏｒｅ）応答のパケットは、パケットの種別を示すＯｐｅｃｏｄｅフィールドにストア応答であることを示す情報を格納する他、エラー応答やアドレス例外等を認識する為のＳｔａｔｕｓフィールド、パケットを識別、管理する為の識別子を格納するＲＱＩＤフィールドを有している。

なお、フェッチリクエストのパケットとストア応答のパケットは１サイクルで送受信される。一方、ストアリクエストのパケットとフェッチ応答のパケットは、データフィールドの送受信に４サイクルを費やすので、パケット全体の送受信に５サイクルを要する。

つぎに図５を参照し、管理部３５による試験モードの開始動作について説明する。図５に示したように、管理部３５は、まずリクエスト読出部４５に対し、リクエスト保持部４４からのリクエストの読出し抑止制御を行なう（Ｓ１０１）。この読出し抑止制御により、メモリに対するアクセスが停止する。

つぎに、管理部３５は、リクエスト保持部４４に対して試験リクエストを書き込む（Ｓ１０２）。この試験リクエストは、試験モードでの最初のリクエストの内容を示すものであり、フェッチリクエストであってもストアリクエストであってもよい。また、管理部３５は、試験アドレス処理部４３に対して開始アドレスSTART_ADRS、終了アドレスEND_ADRS、試験アドレスOVL_ADRSを設定する（Ｓ１０３）。くわえて、管理部３５は、シリアルインタフェース３４の折り返し設定を行なう（Ｓ１０４）。なお、ここではシリアルインタフェース３４の内部に折り返し経路を持たせた場合を想定して、管理部３５がシリアルインタフェース３４を制御することとしているが、折り返し経路をＩＯリクエスト処理部３３の内部に設けた構成では管理部３５はＩＯリクエスト処理部３３内部の折り返し経路を有効化し、システムチップ３の外部で端子を接続する場合には、操作者が直接端子の接続を行なう。なお、ステップＳ１０２〜１０４の処理は、順序を適宜変更可能である。

その後、管理部３５は、リクエスト読出部４５に対してリクエスト保持部４４からの読出し解除を行なって（Ｓ１０５）、処理を終了する。この読出し解除によって、リクエスト読出部４５がリクエスト保持部４４からリクエストを読出し、ＩＯリクエスト処理部３３からのリクエスト出力が開始され、システムチップ３が試験モードで動作することとなる。

つぎに、図６を参照し、試験リクエスト処理部４２の処理動作について説明する。試験リクエスト処理部４２は、まず、動作モードが試験モードであるか否かを確認し（Ｓ２０１）、試験モードではない場合（Ｓ２０１，Ｎｏ）には、ラッチ４１から読み出したパケットをそのままリクエスト保持部４４に出力して（Ｓ２０８）、処理を終了する。

一方、システムチップ３が試験モードで動作中である場合（Ｓ２０１，Ｙｅｓ）、試験リクエスト処理部４２は、ラッチ４１の保持内容がフェッチ応答のヘッダであるか否かを判定する（Ｓ２０２）。ラッチ４１の保持内容がフェッチ応答であるならば（Ｓ２０２，Ｙｅｓ）、試験リクエスト処理部４２は、フェッチ応答のヘッダ部のＯｐｅｃｏｄｅフィールドをストアリクエストに書き換える（Ｓ２０４）。

ラッチ４１の保持内容がフェッチ応答でなければ（Ｓ２０２，Ｎｏ）、試験リクエスト処理部４２は、ラッチ４１の保持内容がストア応答のヘッダであるか否かを判定する（Ｓ２０３）。その結果、ラッチ４１の保持内容がストア応答でもない場合（Ｓ２０３，Ｎｏ）、試験リクエスト処理部４２は、ラッチ４１から読み出したパケットをそのままリクエスト保持部４４に出力して（Ｓ２０８）、処理を終了する。

一方、ラッチ４１の保持内容がストア応答であるならば（Ｓ２０３，Ｙｅｓ）、試験リクエスト処理部４２は、ストア応答のヘッダ部のＯｐｅｃｏｄｅフィールドをフェッチリクエストに書き換える（Ｓ２０５）。

試験リクエスト処理部４２は、ヘッダのＯｐｅｃｏｄｅフィールドを書き換えた後、試験アドレス処理部４３が保持する試験アドレス(OVL-ADRS)をヘッダのＡＤＲＳフィールドにセットし（Ｓ２０６）、試験アドレス処理部４３に対して試験アドレスの更新を指示する（Ｓ２０７）。

その後、試験アドレス処理部４３は、応答の変換によって作成したリクエストをリクエスト保持部４４に出力して（Ｓ２０８）、処理を終了する。

つぎに、図７を参照し、試験アドレス処理部４３による試験アドレスの更新処理について説明する。図７に示したように、試験アドレス処理部４３は、試験リクエスト処理部４２から試験アドレスの更新指示がない場合（Ｓ３０１，Ｎｏ）にはそのまま処理を終了する。一方、試験リクエスト処理部４２から試験アドレスの更新指示を受けた場合（Ｓ３０１，Ｙｅｓ）、試験アドレス処理部４３は、試験アドレスOVL_ADRSと終了アドレスEND_ADRSの値を比較する（Ｓ３０２）。

その結果、試験アドレスOVL_ADRSと終了アドレスEND_ADRSの値が同一であれば（Ｓ３０２，Ｙｅｓ）、試験アドレスOVL_ADRに開始アドレスSTART_ADRSの値をセットして（Ｓ３０３）、処理を終了する。一方、試験アドレスOVL_ADRSと終了アドレスEND_ADRSの値が異なる場合（Ｓ３０２，Ｎｏ）、試験アドレスOVL_ADRSの値に所定値を加算して（Ｓ３０４）、処理を終了する。

図８は、通常モードの動作について説明する説明図である。１サイクル目でシリアルインタフェース３４が保持しているフェッチリクエスト（Ｆｃｈ）は、２サイクル目にラッチ４１に移動して保持されている。そして、フェッチリクエストは３サイクル目にリクエスト保持部４４、４サイクル目にリクエスト読出部４５に移動して保持される。

５サイクル目にフェッチリクエストは、メモリアクセス制御部３２に移動し、処理されてフェッチ応答が返される。

具体的には、リクエスト応答処理部４６は、ｎサイクル目にフェッチ応答のヘッダ（Ｒｔｎ）を受信し、ｎ＋１〜４サイクル目にフェッチ応答のデータ部（ｄａｔａ）を受信する。そして、シリアルインタフェース３４は、ｎ＋１サイクル目にフェッチ応答のヘッダを受信し、ｎ＋２〜５サイクル目にフェッチ応答のデータ部を受信する。

なお、この通常モードでの動作の間、試験アドレスOVL_ADRS、終了アドレスEND_ADRS、開始アドレスSTART_ADRSは使用されない。

図９は、試験モードの動作について説明する説明図である。試験モードでは、リクエスト保持部４４にリクエストが保持された状態が初期状態である。また、試験アドレス処理部には、初期状態で試験アドレスOVL_ADRSに「０」、終了アドレスEND_ADRSに「８」、開始アドレスSTART_ADRSに「０」がセットされているものとする。なお、図９では、図８との差を明確にするため、３サイクル目から動作を開始している。

３サイクル目にリクエスト保持部４４が保持しているフェッチリクエスト（Ｆｃｈ）は、４サイクル目にリクエスト読出部４５に移動して保持される。そして、５サイクル目にフェッチリクエストはメモリアクセス制御部３２に移動し、処理されてフェッチ応答が返される。

具体的には、リクエスト応答処理部４６は、ｎサイクル目にフェッチ応答のヘッダ（Ｒｔｎ）を受信し、ｎ＋１〜４サイクル目にフェッチ応答のデータ部（ｄａｔａ）を受信する。そして、シリアルインタフェース３４は、ｎ＋１サイクル目にフェッチ応答のヘッダを受信し、ｎ＋２〜５サイクル目にフェッチ応答のデータ部を受信する。

図８に示した通常モードでは、シリアルインタフェース３４が応答を外部に送信するのに対し、図９に示した試験モードでは、応答が折り返されて送信側に伝わる。具体的には、シリアルインタフェース３４の送信側で、ｎ＋２サイクル目にフェッチ応答のヘッダを保持し、ｎ＋３〜６サイクル目にフェッチ応答のデータ部を保持する。

したがって、ラッチ４１は、ｎ＋３サイクル目にフェッチ応答のヘッダを保持し、ｎ＋４〜７サイクル目にフェッチ応答のデータ部を保持する。

試験リクエスト処理部４２は、ｎ＋３サイクル目にラッチ４１が保持していたフェッチ応答ヘッダを、ストア要求（ＳＴＲ）に書き換えてリクエスト保持部４４に送る。この書き換えの際、ストア対象アドレスは試験アドレスの値「０」である。そして、試験リクエスト処理部４２によってアドレス更新を指示され、試験アドレス処理部４３はｎ＋４サイクル目に試験アドレスOVL_ADRSの値を「１」に更新する。

さらに、ｎ＋４〜７サイクル目にラッチ４１が保持していたフェッチ応答のデータ部は、そのままリクエスト保持部４４に送られる。

したがって、リクエスト保持部４４は、ｎ＋４サイクル目にストア要求ヘッダを保持し、ｎ＋５〜８サイクル目にデータ部を保持することとなり、このデータ部はストア要求の書き込みデータとして扱われることとなる。

その後、リクエスト読出部４５は、ｎ＋５サイクル目にストア要求ヘッダを保持し、ｎ＋６〜９サイクル目にデータ部を保持することとなり、メモリアクセス制御部３２は、ｎ＋６サイクル目にストア要求ヘッダを受信し、ｎ＋７〜１０サイクル目にデータ部を受信することとなる。

上述してきたように、本実施例にかかるシステムチップ３は、試験用の動作モードを有し、試験モードでは、リクエストに対する応答を折り返し、新たなリクエストに変換して再使用する。そのため、ＣＰＵなど他のシステム構成要素の組み付け状態に依存することなくメモリに対するアクセス試験を簡易かつ効率的に実行することができる。

また、リクエストの応答を新規リクエストに変換する際にアドレスレジスタによって範囲を指定しているので、少ないリクエストで広い範囲のメモリアドレスに対するアクセスを網羅できる。

加えて、本実施例にかかるシステムチップ３は試験動作時に通常動作と同じ回路を使用し、実動作に使用されるのと同じリクエストを処理しているために、メモリ単独ではなく回路全体の動作検証、試験を実施する事ができる。

さらに、試験モード動作時であっても、各制御部が通常動作時に実施するデータ、プロトコルのチェッカは有効なままの状態とすることで、試験モード時のデータ書き込み、読み出しアクセスの正常性をこれらのチェッカによって保障することができる。一例として、ＤＩＭＭ４からの読み出しデータが正しいかどうかはＤＩＭＭ書き込み時に生成するＥＣＣによるチェックによって確認することができ、シリアルインタフェース３４から到着するデータの正常性はシリアルインタフェースに出力する際に生成するＣＲＣのチェックにより確認することかできる。

また、本実施例にかかるシステムチップ３はアクセスするアドレス範囲を指定して、半永久的にアクセスし続けられる為に、ＣＰＵ無しでメモリアクセスのランニング試験を実施する事ができる。なお、開始アドレス、終了アドレス、書き込み、読み出しデータ等の変更、確認を実施する場合は、図５に示したフローチャートを再度実行すればよい。リクエスト保持部４４からの読み出しを抑止した上で一定時間まてば、処理中のリクエストはすべて処理された上でリクエスト保持部に対して保持されたままアクセスが停止されることになる為、設定変更中に動作して副作用を及ぼす事はない。

また、ＣＰＵ側でアドレスが競合する事を前提としたテストプログラムを組む事で、ＣＰＵ２からのアクセスとＩＯ制御チップ５からのアクセスとの競合を加味したより複雑な状態の長時間ランニング試験を実施する事もできる。

以上の実施例を含む実施形態に関し、更に以下の付記を開示する。

（付記１）記憶装置に対して少なくとも書き込み要求と読み出し要求とを送出する要求送出部と、
前記要求送出部が送出した要求に対する応答を受ける応答処理部と、
前記応答処理部が受けた応答もしくは外部の装置から入力された応答のうち、前記読み出し要求に対する応答である読み出し応答を試験用の書き込み要求に変換し、前記書き込み要求に対する応答である書き込み応答を試験用の読み出し要求に変換する試験要求処理部と、
を備えたことを特徴とする要求処理装置。

（付記２）前記試験要求処理部は、試験モードと通常モードの２つの動作モードを有し、前記試験モード時に選択的に前記読み出し応答の試験用の書き込み要求への変換と、前記書き込み応答の試験用の読み出し要求への変換とを実行することを特徴とする付記１に記載の要求処理装置。

（付記３）前記試験要求処理部は、前記書き込み応答もしくは前記書き込み応答のパケットが有するＯｐｅｃｏｄｅフィールドを書き換えて前記変換を行なうことを特徴とする付記１または２に記載の要求処理装置。

（付記４）前記試験用の書き込み要求における書き込みアドレスと、前記試験用の読み出し要求の読み出しアドレスを指定する試験アドレス処理部をさらに備えたことを特徴とする付記１〜３のいずれか一つに記載の要求処理装置。

（付記５）前記試験アドレス処理部は、予め指定されたアドレス範囲を繰り返し指定することを特徴とする付記４に記載の要求処理装置。

（付記６）記憶装置に対して少なくとも書き込み要求と読み出し要求とを送出する要求送出部と、
前記要求送出部が送出した要求に対する応答を受ける応答処理部と、
前記応答処理部が受けた応答のうち、前記読み出し要求に対する応答である読み出し応答を試験用の書き込み要求に変換し、前記書き込み要求に対する応答である書き込み応答を試験用の読み出し要求に変換する試験要求処理部と、
を備えたことを特徴とする要求処理システム。

（付記７）試験モードと通常モードの２つの動作モードを有し、前記試験モード動作時に前記応答処理部が受けた応答を前記試験要求処理部に折り返して入力する折り返し入力部をさらに備え、前記試験要求処理部は、試験モードと通常モードの２つの動作モードを有し、前記試験モード時に選択的に前記読み出し応答の試験用の書き込み要求への変換と、前記書き込み応答の試験用の読み出し要求への変換とを実行することを特徴とする付記６に記載の要求処理システム。

（付記８）前記試験要求処理部による動作内容を少なくとも管理する試験管理部をさらに備えたことを特徴とする付記６または７に記載の要求処理システム。

（付記９）記憶装置に対して書き込み要求または読み出し要求を送出する要求送出ステップと、
前記要求送出ステップにおいて送出した要求に対する応答を受ける応答処理ステップと、
前記応答処理ステップにおいて受け付けた応答が前記読み出し要求に対する応答であれば該読み出し応答を試験用の書き込み要求に変換し、前記書き込み要求に対する応答であれば該書き込み応答を試験用の読み出し要求に変換する試験要求処理ステップと、
前記試験用の書き込み要求または前記試験用の読み出し要求を前記記憶装置に対して送出する試験要求送出ステップと、
を含んだことを特徴とするアクセス試験方法。

図１は、本実施例にかかるシステムチップの概要構成を示す概要構成図である。 図２は、本実施例にかかるコンピュータシステムの概要構成を示す概要構成図である。 図３、試験モードの動作の概要について説明する説明図である。 図４は、リクエストパケットと応答パケットのフォーマットについて説明する説明図である。 図５は、監理部による試験モードの開始動作について説明するフローチャートである。 図６は、試験リクエスト処理部の処理動作について説明するフローチャートである。 図７は、試験アドレス処理部による試験アドレスの更新処理について説明するフローチャートである。 図８は、通常モードの動作について説明する説明図である。 図９は、試験モードの動作について説明する説明図である。

符号の説明

１ コンピュータシステム
２ ＣＰＵ
３ システムチップ
４ ＤＩＭＭ
５ ＩＯ制御チップ
６ ディスク装置
３１ ＣＰＵインタフェース
３２ メモリアクセス制御部
３３ ＩＯリクエスト処理部
３４ シリアルインタフェース
４１ ラッチ
４２ 試験リクエスト処理部
４３ 試験アドレス処理部
４４ リクエスト保持部
４５ リクエスト読出部
４６ リクエスト応答処理部

Claims (9)

1. 記憶装置に対して少なくとも書き込み要求と読み出し要求とを送出する要求送出部と、
   前記要求送出部が送出した要求に対する応答を受ける応答処理部と、
   前記応答処理部が受けた応答もしくは外部の装置から入力された応答のうち、前記書き込み要求に対する応答である書き込み応答については該応答に基づき試験用の読み出し要求へ変換し、前記読み出し要求に対する応答である読み出し応答については該応答に基づき該応答が含む読み出しデータを書き込みデータとして含む試験用の書き込み要求へ変換する試験要求処理部と、
   を備えたことを特徴とする要求処理装置。
2. 前記試験要求処理部は、試験モードと通常モードの２つの動作モードを有し、前記試験モード時に選択的に前記読み出し応答の試験用の書き込み要求への変換と、前記書き込み応答の試験用の読み出し要求への変換とを実行することを特徴とする請求項１に記載の要求処理装置。
3. 前記試験要求処理部は、前記書き込み応答もしくは前記読み出し応答のパケットが有するＯｐｅｃｏｄｅフィールドを書き換えて前記変換を行なうことを特徴とする請求項１または２に記載の要求処理装置。
4. 前記試験用の書き込み要求における書き込みアドレスと、前記試験用の読み出し要求の読み出しアドレスを指定する試験アドレス処理部をさらに備えたことを特徴とする請求項１〜３のいずれか一つに記載の要求処理装置。
5. 前記試験アドレス処理部は、予め指定されたアドレス範囲を繰り返し指定することを特徴とする請求項４に記載の要求処理装置。
6. 記憶装置に対して少なくとも書き込み要求と読み出し要求とを送出する要求送出部と、
   前記要求送出部が送出した要求に対する応答を受ける応答処理部と、
   前記応答処理部が受けた応答のうち、前記書き込み要求に対する応答である書き込み応答については該応答に基づき試験用の読み出し要求へ変換し、前記読み出し要求に対する応答である読み出し応答については該応答に基づき該応答が含む読み出しデータを書き込みデータとして含む試験用の書き込み要求へ変換する試験要求処理部と、
   を備えたことを特徴とする要求処理システム。
7. 試験モードと通常モードの２つの動作モードを有し、前記試験モード動作時に前記応答処理部が受けた応答を前記試験要求処理部に折り返して入力する折り返し入力部をさらに備え、前記試験要求処理部は、試験モードと通常モードの２つの動作モードを有し、前記試験モード時に選択的に前記読み出し応答の試験用の書き込み要求への変換と、前記書き込み応答の試験用の読み出し要求への変換とを実行することを特徴とする請求項６に記載の要求処理システム。
8. 前記試験要求処理部による動作内容を少なくとも管理する試験管理部をさらに備えたことを特徴とする請求項６または７に記載の要求処理システム。
9. 記憶装置に対して書き込み要求または読み出し要求を送出する要求送出ステップと、
   前記要求送出ステップにおいて送出した要求に対する応答を受ける応答処理ステップと、
   前記応答処理ステップにおいて受け付けた応答が前記書き込み要求に対する応答である書き込み応答である場合に、該応答に基づき試験用の読み出し要求へ変換し、前記応答処理ステップにおいて受け付けた応答が前記読み出し要求に対する応答である読み出し応答である場合に、該応答に基づき該応答が含む読み出しデータを書き込みデータとして含む試験用の書き込み要求へ変換する試験要求処理ステップと、
   前記試験用の書き込み要求または前記試験用の読み出し要求を前記記憶装置に対して送出する試験要求送出ステップと、
   を含んだことを特徴とするアクセス試験方法。

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