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Die
vorliegende Erfindung liegt auf dem technischen Gebiet der Halbleiterspeicher
und betrifft insbesondere eine Halbleiterspeicheranordnung für ein Datenspeichersystem
mit wenigstens einem Halbleiterspeicherchip für Nutzdaten, wobei die Steuer-/Adresssignale eines
Speicherkontrollers mittels eines Steuer- und Adressbusses an den/die Halbleiterspeicherchips übertragen
werden.
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Vor
dem Hintergrund einer stetig steigenden Prozessorarbeitsgeschwindigkeit
in Computern, wie Personal Computer, Workstations und Server, ist
es zur Vermeidung von Leistungseinbußen unerlässlich, die Arbeitsgeschwindigkeit
von Halbleiterspeichern zu steigern. So sind in den letzten Jahren
Speichermodule mit sehr schnellen und hochdichten Speicherbausteinen,
sog. DDR-DRAMs (Double Data Rate Dynamic Random Access Memory) der Generationsstufen
1, 2 und 3 entwickelt worden, in denen die Arbeitsgeschwindigkeit
und Strukturdichte immer weiter verbessert werden konnte.
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Bei
einem herkömmlichen
DIMM-Halbleiterspeichermodul mit DDR-DRAMs als Halbleiterspeicherchips
sind beispielsweise zwei oder vier Ränke pro Halbleiterspeichermodul
vorgesehen, wobei im ersten Fall jeweils ein Rank auf Vorder- bzw.
Rückseite
des Halbleiterspeichermoduls und im zweiten Fall jeweils 2 Ränke stapelförmig auf
einer gleichen Seite des Halbleitermoduls angeordnet sein können. Als "Rank" wird hierbei nach
gängiger
Definition die Menge an Halbleiterspeicherchips (DRAMs) verstanden,
die notwendig ist, um die komplette Bitbreite eines die Halbleiterspeichereinheiten
mit einem Speicherkontroller verbindenden Signalbusses zu belegen.
Bei einer Busbreite von 64 Bit, bzw. 72 Bit einschließlich einem
Fehlerkorrekturbaustein ECC (Error Correction Code), benötigt man
demnach pro Rank 16 (bzw. 18 mit ECC) Halbleiterspeicherchips mit
4 Bit Datenbreite oder 8 (bzw. 9 mit ECC) Halbleiterspeicherchips
mit 8 Bit Datenbreite. Beispielsweise sind in sog. "Registered DIMMs", in denen der Steuer-
und Adressbus gepuffert wird, 4 Ränke mit jeweils 8 Bit breiten
Speichereinheiten realisiert. Genauer befinden sich auf einem × 8 basierten
DIMM mit 4 Ränken
auf Vorder- und Rückseite
der Verdrahtungsplatte jeweils zwei Ränke à 8 Speicherbausteine, die
mittels durch die Verdrahtungsplatte hindurchgehende Vias und Signalleitungszügen in mehreren
Verdrahtungsebenen miteinander verdrahtet sind.
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Bei
einer herkömmlichen
Speicherchiptopologie, wie sie etwa in DDR3-DRAMs realisiert ist,
sind die einzelnen Speicherchips mit dem Speicherkontroller mittels
einer sog. „Fly-by-Topologie" miteinander verbunden.
Hierbei sind die Steuer- und Adresssignal-Pins der einzelnen Speicherchips
jeweils an einen vorbeilaufenden Bus der Reihe nach angeschlossen.
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Als
wesentlicher Nachteil der Fly-by-Topologie hat sich eine zu geringe
Bandbreite bei hohen Datenraten von beispielsweise 1,6 Gbit/s/pin
und eine zu geringe Strukturdichte erwiesen.
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Demgegenüber liegt
eine Aufgabe der vorliegenden Erfindung darin, eine verbesserte
Halbleiterspeicheranordnung anzugeben, mit welcher auch bei hohen
Datenraten von wenigstens 1,6 Gbit/s/pin eine große Bandbreite
und hohe Strukturdichte realisiert werden kann.
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Diese
Aufgabe wird erfindungsgemäß durch eine
Halbleiterspeicheranordnung gemäß dem unabhängigen Anspruch
gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind durch die Unteransprüche angegeben.
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Demnach
ist erfindungsgemäß eine Halbleiterspeicheranordnung
zum Betrieb in einem Datenspeichersystem gezeigt, bei welcher wenigstens
ein Halbleiterspeicherchip zur Speicherung von Nutzdaten, ein Speicherkontroller
zur Steuerung der Halbleiterspeicherchips, und wenigstens ein unidirektionaler serieller
Signalleitungsbus für
Steuer- und Adresssignale vorgesehen sind. Durch den wenigstens
einen unidirektionalen, seriellen Signalleitungsbus für Steuer-
und Adresssignale ist der Speicherkontroller mit wenigstens einem
Halbleiterspeicherchip der Halbleiterspeicheranordnung direkt verbunden,
während
die Halbleiterspeicherchips untereinander mittels 1-Punkt-zu-1-Punkt-Verbindungen
seriell miteinander verbunden sind. In der erfindungsgemäßen Halbleiterspeicheranordnung
ist wenigstens ein separater unidirektionaler, serieller Signalleitungsbus
für Schreibdaten
vorgesehen, bei dem der Speicherkontroller mit wenigstens einem
Halbleiterspeicherchip der Halbleiterspeicheranordnung direkt verbunden ist,
während
die Halbleiterspeicherchips untereinander mittels 1-Punkt-zu-1-Punkt-Verbindungen seriell miteinander
verbunden sind. Vorteilhaft, jedoch nicht zwingend, ist der Signalleitungsbus
für Steuer- und Adressdaten
mit dem Signalleitungsbus für
Schreibdaten kombiniert. Zum Weiterleiten von Schreibdaten können die
Halbleiterspeicherchips jeweils mit Weiterleitungsmitteln zum Weiterleiten
in Vorwärtsrichtung
der von dem Speicherkontroller empfangenen Schreibdaten versehen
sein.
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Ferner
umfasst die Halbleiterspeicheranordnung vorteilhaft wenigstens einen
unidirektionalen, seriellen Signalleitungsbus für Lesedaten, welcher zwischen
den Halbleiterspeicherchips die gleiche Signalleitungsrichtung wie
der unidirektionale Signalleitungsbus für Steuer- und Adresssignale
hat, wobei der unidirektionale Signalleitungsbus für Lesedaten die
Halbleiterspeicherchips untereinander mittels 1-Punkt-zu-1-Punkt-Verbindungen seriell
miteinander verbindet und wenigstens ei nen Halbleiterspeicherchip
mit dem Speicherkontroller direkt verbindet. Insofern weist jeder
in der erfindungsgemäßen Halbleiterspeicheranordnung
eingesetzte Signalleitungsbus eine Leitungstopologie auf, bei der
jeweils ein Halbleiterspeicherchip mit lediglich zwei 1-Punkt-zu-1-Punkt-Verbindungen
versehen ist.
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Bei
der erfindungsgemäßen Leitungstopologie
des Steuer- und Adressbusses endet eine Kette von schleifenförmig verbundenen
Halbleiterspeicherchips bei dem letzten in einer Kette angeschlossenen Halbleiterspeicherchip.
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Weiterhin
kann es erfindungsgemäß von Vorteil
sein, dass wenigstens ein Halbleiterspeicherchip mit einem Bewertungsmittel
zum Bewerten der dem Speicherkontroller entstammenden Steuer- und Adresssginale
und/oder einem Weiterleitungsmittel ("Re-Drive"-Funktionalität) zum Weiterleiten
in Vorwärtsrichtung
empfangener Steuer- und Adresssignale versehen ist. Eine Bewertung
der Steuer- und Adresssignale durch das Bewertungsmittel erfolgt
in der Weise, dass durch das Bewertungsmittel festgestellt wird,
ob empfangene Steuer- und Adresssignale für den zu dem Bewertungsmittel
gehörenden Halbleiterspeicherchip
relevant sind, d. h. zur Ausführung
durch diesen Halbleiterspeicherchip vorgesehen sind. Im Falle einer
positiven Bewertung durch das Bewertungsmittel erfolgt eine Ausführung der Steuer-
und Adresssignale durch den jeweiligen Halbleiterspeicherchip, wie
etwa ein Lese- oder ein Schreibvorgang, wobei auch eine Weiterleitung
der empfangenen Steuer- und Adresssignale in Vorwärtsrichtung
erfolgen kann. Zum Weiterleiten von Lesedaten sind die Halbleiterspeicherchips
vorteilhaft jeweils mit Weiterleitungsmitteln zum Weiterleiten in
Vorwärtsrichtung
der Lesedaten versehen.
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Der
Signalleitungsbus für
Steuer-/Adresssignale und/oder der Signalleitungsbus für Schreibdaten und/oder
der Signalleitungsbus für
Lesedaten können
jeweils miteinander kombiniert sein. Ebenso können die Signalleitungsbusse
jeweils mit einem Taktsignal kombiniert sein.
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Um
eine besonders große
Bandbreite bei hohen Datenraten zu erzielen, ist eine differentielle
Leitungsführung
für die
in der erfindungsgemäßen Halbleiterspeicheranordnung
eingesetzten Signalleitungsbusse vorteilhaft.
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In
der erfindungsgemäßen Halbleiterspeicheranordnung
sind die Halbleiterspeicherchips vorteilhaft als DRAM-Bausteine
ausgebildet, die insbesondere jeweils eine DDR-Schnittstelle aufweisen können.
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Die
erfindungsgemäße Halbleiterspeicheranordnung
kann als solche auf einer Systemplatine ausgebildet sein; alternativ
kann sie jedoch auch auf einem Halbleiterspeichermodul, insbesondere DIMM-Halbleiterspeichermodul,
angeordnet sein, welches geeignet und bestimmt sein kann, in einen Steckplatz
auf der Systemplatine eingesteckt zu werden.
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Die
Erfindung erstreckt sich ferner auf ein Datenspeichersystem mit
einer wie oben beschriebenen Halbleiterspeicheranordnung.
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Die
Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei
Bezug auf die beigefügten
Zeichnungen genommen wird. Gleiche bzw. gleichwirkende Elemente
sind in den Zeichnungen mit den gleichen Bezugszeichen versehen.
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1 veranschaulicht
in schematischer Weise die Signalleitungsbustopologie in einer Ausgestaltung
der erfindungsgemäßen Halbleiterspeicheranordnung;
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2 veranschaulicht
in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung
der erfindungsgemäßen Halbleiterspeicheranordnung;
und
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3 veranschaulicht
in schematischer Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung
der erfindungsgemäßen Halbleiterspeicheranordnung.
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Zunächst wird
Bezug auf 1 genommen, worin in schematischer
Weise die Signalleitungsbustopologie in einer Ausgestaltung der
erfindungsgemäßen Halbleiterspeicheranordnung
anhand einer einzelnen "Lane" veranschaulicht
ist. Als Lane bezeichnet man einen Bus mit einer bestimmte Breite. Im
Falle einer DDR3-Architektur spricht man von einer Byte-Lane, die
dann aus 8 bit besteht. Bei ×4
basieren DRAMs spricht man von einer Nibble-Lane. Generell werden
durch den Begriff Lane eine Gruppe von Signalen zusammengefasst,
die untereinander identisch sind, sich jedoch als Gruppe von anderen Signalen
unterscheiden.
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Im
Falle einer Standard-Architektur mit Re-Drive, in der die 8 bit
auch noch zwischen den DRAMs weitergetrieben werden, wird der Begriff Lane
für den
kompletten Bus vom Speicherkontroller zum DRAM verwendet, d. h.
in diesem Fall fallen in eine Lane die beispielsweise 6 eCA-Signale
und die 8 rD-Signale. Dies bedeutet, dass wenn die Speicherbausteine
eine Lesedaten-Organisation
von ×8
haben und der Speicherkontroller eine Busbreite von 32 bit hat,
benötigt
man 4 (Byte-) Lanes, um die Rankdefinition zu erfüllen. Aufgrund
der unterschiedlichen Topologie gehören in diesem Fall aber nicht nur
der 8 bit breite Lesedatenbus zum Begriff Lane, sondern auch der
z. B. 6 bit breite CA-Bus. Im Falle dieser speziellen Architektur
mit Re-Drive bezieht sich
eine Lane wieder nur auf einen Lese-(Schreibdaten-) Bus, da die eCA/Schreibdaten
zwischen den Lanes ausgetauscht werden. (Wo die Schreibdaten dazu
gehören,
hängt davon
ab, wie die Busse kombiniert werden.)
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In 1 ist
lediglich eine einzige Lane, welche insgesamt mit der Bezugszahl 1 bezeichnet
ist, eines ×8
basierten DIMM-Halbleiterspeichermoduls mit
insgesamt 4 gleichen Lanes dargestellt. Demnach sind 2 DRAM-Speicherchips 2 auf
einer Vorderseite und 2 DRAM-Speicherchips 2 auf einer
Rückseite
des Halbleiterspeichermoduls vorgesehen. Die DRAMs auf der Vorderseite
des DIMM-Moduls 1 können
hierbei einem ersten und zweiten Rank zugeordnet werden, während die
DRAMs auf der Rückseite des
DIMM-Moduls 1 einem dritten und vierten Rank zugeordnet
werden können.
Das DIMM-Modul umfasst insgesamt 16 DRAMs 2.
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Jede
Lane 1 des DIMM-Moduls ist mittels eines unidirektionalen
Signalleitungsbusses 7 für Steuer- und Adresssignale,
welcher mit einem unidirektionalen Signalleitungsbus für Schreibdaten
kombiniert ist, sowie mit zwei Signalleitungsbussen 8, 9 für Lesedaten
mit einem Speicherkontroller 10 verbunden. Wegen eines
ODIC Gehäuses
handelt es sich hierbei um zwei 4 Bit breite Busse. Bei einem anderen
Gehäuse
könnte
es ein ×8
Bus sein.
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Der
kombinierte Signalleitungsbus 7 für Steuer- und Adresssignale
sowie Schreibdaten verbindet einen DRAM direkt mit dem Speicherkontroller 10,
während
die DRAMs auf der Vorderseite und auf der Rückseite der Lane 1 des
DIMM-Moduls mittels 1-Punkt-zu-1-Punkt-Verbindungen
seriell miteinander verbunden sind, wobei jeder DRAM lediglich mit zwei
1-Punkt-zu-1-Punkt-Verbindungen
versehen ist. Ein jeder der beiden Signalleitungsbusse für Lesedaten 8, 9 verbindet
die DRAMs auf der Vor derseite und auf der Rückseite einer Lane 1 des
DIMM-Moduls mittels 1-Punkt-zu-1-Punkt-Verbindungen seriell miteinander,
wobei ein Halbleiterspeicherchip mit dem Speicherkontroller 10 verbunden
ist, um die gelesenen Daten zu verarbeiten. Die jeweiligen Signalleitungsbusse 7, 8, 9 sind
hierbei über
jeweilige Via-Kontakte 3 vorderseitig und rückseitig
des DIMM-Moduls 1 miteinander
verbunden. Die Signalleitungsbusse 7, 8, 9 haben
jeweils eine gleiche Signalleitungsrichtung.
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Der
kombinierte Signalleitungsbus 7 für Steuer- und Adresssignale
sowie Schreibdaten ist als ein mit einem Taktsignal kombinierter
Datenbus mit einer Bitbreite von 7 Bit vorgesehen, von denen 6 Bit für Datensignale
beansprucht werden. Wie aus 1 ersichtlich
ist, wird zum Speicherkontroller 10 lediglich das Taktsignal
(+1) zurückgeführt. Die
beiden Signalleitungsbusse 8, 9 für Lesedaten
sind jeweils 4 Bit breite Busse. Insgesamt stehen somit 16 Bit für die Signalleitungsbusse
für Steuer-/Adresssignale
und Schreibdaten sowie Lesedaten pro Lane zur Verfügung, so
dass pro DIMM-Modul mit 4 Lanes insgesamt eine Bitbreite von 64
Bit erforderlich ist, wobei Dateninformationen nur auf 6 + 8 = 14
Leitungen pro Lane übertragen
werden. Bei DDR 1-3 beziehen sich die 64 Bit auf eine reine Lese-Schreibdatenbusbreite.
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Die
Signalleitungsbusse des in 1 veranschaulichten
DIMM-Moduls sind
in Form von differentiellen Leitungsspaaren realisiert.
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Ferner
sind die DRAMs mit kombinierten Weiterleitungs-/Bewertungsmitteln 4 zum Weiterleiten
bzw. Bewerten von Steuer- und Adresssignalen versehen, wobei durch
die UmWeiterleitungsmittel auch eine Weiterleitung der Steuer- und
Adresssignale bewirkt werden kann, falls eine Bewertung durch das
Bewertungsmittel ergibt, dass der betreffende DRAM Adressat ist.
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In
den Weiterleitungs-/Bewertungsmitteln 4 der DRAMs ist ferner
jeweils ein Weiterleitungsmittel für Schreibdaten an die damit
verbundenen DRAMs integriert. Weiterhin sind die DRAMs jeweils mit
einem Weiterleitungsmittel 5 zum Weiterleiten von Lesedaten
verbunden.
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Es
wird nun Bezug auf 2 genommen, worin in schematischer
Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung
der erfindungsgemäßen Halbleiterspeicheranordnung
anhand einer einzelnen Lane veranschaulicht ist. Zur Vermeidung
unnötiger
Wiederholungen werden lediglich die Unterschiede zur Halbleiterspeicheranordnung
von 1 erläutert,
wobei anderweitig Bezug auf die dort gemachten Ausführungen
genommen wird.
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Demnach
umfasst ein DIMM-Modul insgesamt 4 Lanes mit 16 Halbleiterchips 2,
verteilt auf zwei Ränke,
wobei in 2 lediglich eine Lane 1 dargestellt
ist. Für
jede Lane 1 ist ein unidirektionaler Signalleitungsbus 7 für Steuer-
und Adresssignale vorgesehen, welcher mit einem unidirektionalen
Signalleitungsbus für
Schreibdaten kombiniert ist, und die DRAMs seriell mittels 1-Punkt-zu-1-Punkt-Verbindungen
miteinander verbindet, wobei ein DRAM direkt mit einem nicht dargestellten
Speicherkontroller verbunden ist. Ferner sind für jede Lane 1 zwei
jeweils zwei DRAMs 2 seriell verbindende Signalleitungsbusse 8, 9 für Schreibdaten
vorgesehen, die mit einem nicht näher dargestellten Speicherkontroller verbunden
sind. Die Signalleitungsbusse 7, 8, 9 haben
auf dem DIMM jeweils eine gleiche Signalleitungsrichtung. Der Signalleitungsbus
für Lesedaten 7 verbindet
ein zu einem Rank 1a gehörenden
DRAM mit einem zu einem gleichen Rank 2a gehörenden DRAM, während der
Signalleitungsbus für
Lesedaten 9 ein zu einem Rank 1b gehörenden DRAM mit einem zu einem
gleichen Rank 2b gehörenden
DRAM verbindet, so dass immer 2 DRAMs einer Lane zu einem Rank zusammengefasst
werden, was ein wesentlicher Unterschied zu der in 1 gezeigten
Topologie ist.
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In
der in 2 gezeigten Topologie sind für jeden DRAM lediglich 11 Eingangs-
und 11 Ausgangsanschlüsse
notwendig, so dass im Vergleich zu der in 1 gezeigten
Topologie, bei der pro DRAM 15 Eingangs- und 15 Ausgangsanschlüsse erforderlich
sind, weniger Eingangs- und Ausgangsanschlüsse pro DRAM notwendig sind.
Dies hat den Vorteil, dass die pro DRAM vorzusehenden Flächen verringert
werden können,
pro DRAM weniger elektrische Leistung verbraucht wird und die technische
Realisierung insgesamt einfacher wird.
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Es
wird nun Bezug auf 3 genommen, worin in schematischer
Weise die Signalleitungsbustopologie in einer weiteren Ausgestaltung
der erfindungsgemäßen Halbleiterspeicheranordnung
anhand einer Lane veranschaulicht ist. Zur Vermeidung unnötiger Wiederholungen
werden lediglich die Unterschiede zur Halbleiterspeicheranordnung
von 1 erläutert,
wobei anderweitig Bezug auf die dort gemachten Ausführungen
genommen wird.
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Demnach
sind in einem ×8
basierten DIMM-Modul vier Lanes mit insgesamt 4 DRAMs und 1 Rank
vorgesehen. In 3 ist lediglich eine Lane 1 dargestellt.
Für jede
Lane 1 mit lediglich 1 DRAM sind ein unidirektionaler Signalleitungsbus 7 für Steuer- und Adresssignale,
der mit einem unidirektionalen Signalleitungsbus für Schreibdaten
kombiniert ist, sowie zwei Signalleitungsbusse 8, 9 für Schreibdaten vorgesehen.
Hierbei wird ein Teil (4 Bit) des Signalleitungsbusses 7 für Steuer-
und Adresssignale als Signalleitungsbus für Schreibdaten umfunktioniert,
so dass pro DRAM 11 Eingangs- und 9 Ausgangsanschlüsse notwendig
sind, so dass im Vergleich zu der in 2 gezeigten
Topologie, bei der pro DRAM 11 Eingangs- und 11 Ausgangsanschlüsse notwendig sind,
weniger Eingangs- und Ausgangsan schlüsse pro DRAM erforderlich sind.
Dies hat den Vorteil, dass die pro DRAM vorzusehenden Flächen noch weiter
verringert werden können,
pro DRAM noch weniger elektrische Leistung verbraucht wird und insgesamt
die technische Realisierung noch einfacher wird. Die DRAMs des DIMM-Moduls
von 3 benötigen
keine Re-Drive-Funktionalität.
Unabhängig
von den notwendigen Pins liegt das Ziel darin, den selben DRAM für die Konfigurationen
von 2 und 3 zu verwenden. Wesentlich ist
hierbei, dass man den DRAM aus 2 konfigurierbar
macht, um die Konfiguration von 3 zu realisieren.
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- 1
- Lane
- 2
- DRAM
- 3
- Via-Kontakt
- 4
- Weiterleitungs-/Bewertungsmittel
- 5
- Weiterleitungsmittel
- 6
- Weiterleitungsmittel
- 7
- Signalleitungsbus
für Steuer-/Adresssignale und
/Lesedaten
- 8
- Signalleitungsbus
für Schreibdaten
- 9
- Signalleitungsbus
für Schreibdaten
- 10
- Speicherkontroller