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Die
Erfindung betrifft ein Halbleiterspeichermodul mit mehreren in einer
Reihe nebeneinander angeordneten Speicherchips und einem Taktsignal, Befehls-
und Adresssignale sowie Datensignale von einer Speichercontrollervorrichtung
zu den Speicherchips und Datensignale von den Speicherchips zu der
Speichercontrollervorrichtung übertragenden modulinternen
Takt-, Befehls/Adress- und Datenbus, der jeweilige Takt-, Befehls/Adress-
und Datensignalleitungen aufweist, wobei die Taktsignalleitungen zwei
differentielle Taktsignalleitungen umfassen.
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Bei
Halbleiterspeichermodulen, die mit mehreren nebeneinander angeordneten
sehr schnellen Speicherchips, zum Beispiel DDR-DRAMs bestückt sind, besteht eine Schwierigkeit,
die auf den Datenbusleitungen zwischen den Speicherchips und einer Speichercontrollervorrichtung
in zwei Richtungen übertragenen
Schreib- und Lesedaten genau mit einem Taktsignal zu synchronisieren.
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Deshalb
werden bei bisher verwirklichten mit sehr schnellen Speicherchips,
zum Beispiel DDR-DRAMs der neuesten Generation bestückten Halbleiterspeichermodulen
einzelne Taktsignalleitungen mit genau justierter elektrischer Länge von
der Speichercontrollervorrichtung zu den einzelnen Speicherchips
geführt.
Eine andere Lösung
besteht darin, zwei Taktsignalleitungszüge auf dem Halbleiterspeichermodul über die
hintereinander angeordneten Speicherchips hinweg zu führen, wobei
sich auf den beiden Taktleitungen die Taktsignale in entgegenge setzten
Richtungen ausbreiten. Bei der ersten im Stand der Technik verwirklichten
Lösungsvariante
ist die Führung
der individuellen Taktleitungen genau justierter elektrischer Länge aufwändig und
teuer, wohingegen die einzelnen Speicherchips bei der zweiten im
Stand der Technik bekannten Lösungsvariante
getrennte Schreib- und Lesetaktsignaleingänge haben müssen.
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Aus
WO 01/88726 A1 ist ein Speichersystem mit mehreren in einer Reihe
nebeneinander angeordneten Speicherchips und einem Befehls- und
Adresssignale sowie Datensignale von einer Speichercontrollervorrichtung
zu den Speicherchips und Datensignale von den Speicherchips zu der
Speichercontrollervorrichtung übertragenden
Befehls/Adress- und Datenbus, der jeweilige Takt-, Befehls/Adress-
und Datensignalleitungen aufweist. Das Taktsignal wird jedoch nicht
von der Speichercontrollervorrichtung zu den einzelnen Speicherchips,
sondern von einer Takterzeugungsvorrichtung, die außerhalb
der Speichercontrollervorrichtung näher an den Speicherchips liegt,
zu diesen und zur Speichercontrollervorrichtung übertragen. Die Taktsignalleitung
von der Takterzeugungseinrichtung ist nicht zweifach, das heißt differentiell
ausgeführt,
und jede zum Halbleiterspeichermodul führende Taktleitung ist an ihrem
vom Halbleiterspeichermodul abgesetzten Ende abgeschlossen.
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Bei
dem in der eingangs zum Oberbegriff des Patentanspruchs 1 genannten
US 6,327,205 B1 beschriebenen
Speichersystem wird das eigentliche Taktsignal als differentielles
Taktsignal von einer Taktsignalquelle, die außerhalb einer Speichercontrollervorrichtung
vorgesehen ist, zu allen DRAM-Chips und zur Speichercontrollervorrichtung übertragen.
Die die differentielle Taktsignale übertragenden beiden Taktleitungen
sind jeweils an dem der Taktsignalquelle entgegengesetzten Ende
in der Speichercontrollervorrichtung abgeschlossen. Die Speichercontrollervorrichtung
erzeugt ihrerseits aus dem Taktsignal differentielle Strobesignale
VTR0 und /VTR0, die über
zwei differentielle Strobesignalleitungen zu allen Halblei terspeicherchips übertragen
werden und an dem der Speichercontrollervorrichtung entgegengesetzten
Ende einzeln abgeschlossen sind (vgl.
15 und
zugehörige
Beschreibung in Spalte 6 ab Z. 30).
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Es
ist Aufgabe der Erfindung, bei einem gattungsgemäßen Halbleiterspeichermodul
eine die obigen Schwierigkeiten lösende Taktsignaltopologie zu ermöglichen,
die auch eine Erweiterung der Zahl der auf dem Halbleiterspeichermodul
bestückten
Speicherchips erleichtert.
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Diese
Aufgabe wird anspruchsgemäß gelöst.
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Der
von der Erfindung vorgeschlagenen Lösung liegt das Prinzip zugrunde,
dass ein gegenphasiges Taktsignal oder Strobesignal, das sich auf
zwei differentiellen Takt- oder Strobesignalleitungen in einer Richtung
ausbreitet, an den kurzgeschlossenen oder unabgeschlossenen offenen
Enden der differentiellen Taktsignal- oder Strobesignalleitungen
reflektiert wird und zu seinem Ursprung zurückläuft. Aus dieser Erkenntnis
haben die Erfinder ein gattungsgemäßes Halbleiterspeichermodul
angegeben, das dadurch gekennzeichnet ist, dass die Taktsignalleitungen
an ihrem der Speichercontrollervorrichtung entgegengesetzten Ende
entweder offen oder durch eine Kurzschlussbrücke miteinander verbunden sind, wobei
die Speicherchips bei einer Schreiboperation die Schreibdaten mit
dem von der Speichercontrollervorrichtung zum Ende der Taktsignalleitung
laufenden Taktsignal synchronisieren und bei einer Leseoperation
die Lesedaten synchron mit dem vom offenen oder kurzgeschlossenen
Ende der Taktsignalleitungen reflektierten Taktsignal ausgeben.
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Bei
dem erfindungsgemäßen Halbleiterspeichermodul
laufen somit die Schreibdaten in eine Richtung zusammen mit dem
von der Speichercontrollervorrichtung abgehenden Takt- oder Strobesignal.
Letzteres wird an den kurzgeschlossenen oder offenen Enden der differentiellen
Takt- oder Strobesignalleitun gen reflektiert und läuft mit
den Lesedaten zur Speichercontrollervorrichtung zurück.
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Dabei
weist die bevorzugte Ausführungsform am
Ende der Takt- oder
Strobesignalleitungen eine Kurzschlussbrücke auf, deren Vorteil ist,
dass sich die Polarität
des reflektierten Takt- oder
Strobesignals gegenüber
dem zum kurzgeschlossenen Ende der Takt- bzw. Strobesignalleitung
laufenden Signal umkehrt. Damit lässt sich die Signalausbreitungsrichtung
leicht unterscheiden und zum Beispiel die ansteigende Flanke des
Takt- oder Strobesignals
zur Synchronisation der Schreibdaten und dessen fallende Flanke
zur Synchronisation der Lesedaten verwenden.
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Bei
einem Ausführungsbeispiel
des erfindungsgemäßen Halbleiterspeichermoduls
sind zum Beispiel vier, acht oder sechzehn DRAM-Speicherchips in
einer Reihe hintereinander angeordnet, und die Speichercontrollervorrichtung
ist durch einen auf dem Halbleiterspeichermodul angeordneten Pufferchip
verkörpert.
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In
der nachfolgenden Beschreibung werden Bezug nehmend auf die Zeichnungsfiguren
die obigen und weitere vorteilhafte Merkmale beinhaltende Ausführungsbeispiele
eines erfindungsgemäßen Halbleiterspeichermoduls
näher erläutert.
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Die
Zeichnungsfiguren zeigen im Einzelnen:
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1 eine schematische Layoutansicht
eines ersten Ausführungsbeispiels
eines Halbleiterspeichermoduls gemäß der Erfindung;
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2 ein zweites erfindungsgemäßes Ausführungsbeispiel
eines Halbleiterspeichermoduls;
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3 ein Signal-Distanzdiagramm,
das schematisch ein gegenphasiges Strobesignal zeigt, das zu einem kurzgeschlossenen
Ende von zwei differentiellen Takt- oder Strobesignalleitungen läuft und
dort zurückreflektiert
wird, und
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4 ein schematisches Signalzeitdiagramm
des gegenphasigen am kurzgeschlossenen Ende von den differentiellen
Takt- oder Strobesignalleitungen reflektierten gegenphasigen Strobesignals, dessen
von der Speichercontrollervorrichtung abgehender Impuls zu einem
ersten Zeitpunkt an einem ersten DRRM1 eintrifft und dessen reflektierter
Impuls zu einem zweiten durch den Abstand zum DRAM bestimmten späteren Zeitpunkt
am selben DRAM1 eintrifft.
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Bei
dem in 1 schematisch
dargestellten ersten Ausführungsbeispiel
eines Speichermoduls 100 der Erfindung sind vereinfachend
vier DRAM-Chips 1–4 hintereinander
in definierten Abständen
von einer Speichercontrollervorrichtung 10 angeordnet.
Stattdessen können
auf dem Speichermodul 100 auch acht oder sechzehn Speicherchips vorgesehen
sein. Ein modulinterner Bus des Halbleiterspeichermoduls 100 weist
bidirektionale Datenleitungen DQ in einer Punkt-zu-Punkt-Leitungsführung (jede
durchgezogene Linie der Datenleitungen DQ verkörpert zum Beispiel acht Bit
Schreib- und Lesedaten), in gestrichelten Linien dargestellte Befehls- und
Adresssignalleitungen (Fly-By-Befehls- und Adressbus) C/A, die an
ihrem von der Speichercontrollervorrichtung abgesetzten Ende abgeschlossen sind,
und zwei durch strichpunktierte Linien dargestellte differentielle
Takt- bzw. Strobesignalleitungen CLK/STROBE, die an ihrem von der
Speichercontrollervorrichtung abgesetzten Ende durch eine Kurzschlussbrücke S kurzgeschlossen
sind.
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Mit
dieser Topologie können
auf dem erfindungsgemäßen Halbleiterspeichermodul
die Datensignale DQ und Befehls- und Adresssignale von jedem nächsten DRAM
mit einer Zeitverzögerung
von (beispielsweise) 200 ps aufgenommen werden. Für eine optimale
Taktverteilung und -synchronisation ist es notwendig, dass die Daten
und die Taktsignale beim Schreiben und Lesen jeweils in derselben
Richtung laufen und denselben Zeitversatz aufweisen. Dies wird durch
die an ihrem Ende durch eine Kurzschlussbrücke S kurzgeschlossenen differentiellen Taktleitungen
CLK/STROBE erreicht.
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Das
in 2 ebenfalls schematisch
dargestellte zweite Ausführungsbeispiel
unterscheidet sich von dem in 1 nur
darin, dass die Speichercontrollervorrichtung durch einen auf dem
Halbleiterspeichermodul 101 angeordneten Pufferchip 11 (HUB-Chip)
verkörpert
ist, der Treiberfunktionen für die
Schreibdaten DQ, die Befehls- und Adresssignale C/A und das Takt-
bzw. Strobesignal CLK/STROBE aufweist. Die übergeordneten Speichercontrollerfunktionen
sind in einem externen Speichercontrollerbaustein 12 enthalten,
der durch ein externes Bussystem mit dem Pufferchip 11 auf
dem Halbleiterspeichermodul 101 verbunden ist.
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In
den beiden in den 1 und 2 veranschaulichten Ausführungsbeispielen
sind die differentiellen Takt- bzw. Strobesignalleitungen CLK/STROBE
durch eine Kurzschlussbrücke
S an ihrem von der Speichercontrollervorrichtung 10 bzw. 11 abgesetzten
Ende kurzgeschlossen und bewirken dadurch, dass die Polarität des Takt-
bzw. Strobesignals am kurzgeschlossenen Ende wechselt. Dies erleichtert
die Unterscheidung der Signalausbreitungsrichtung, so dass zum Beispiel
eine ansteigende Flanke eines Strobesignals zur Synchronisation
der Schreibdaten und eine abfallende Flanke des Strobesignals zur
Synchronisation der Lesedaten beim Lesevorgang verwendet werden
kann. Die bezogen auf die Speichercontrollervorrichtung 10 bzw. 11 gehende
Richtung des Takt- bzw. Strobesignals CLK/STROBE ist mit einem mit
G bezeichneten Pfeil angedeutet, während die kommende Richtung
des Takt- bzw. Strobesignals mit einem mit K bezeichneten Pfeil
angedeutet ist.
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Wie
schon erwähnt,
tritt auch am offenen Ende von differentiellen Taktleitungen eine
Reflexion auf, bei der sich allerdings die Polarität des Signals nicht
umkehrt, so dass die Unterscheidung der Ausbreitungsrichtung des
Takt- bzw. Strobesignals nicht in der oben erwähnten einfachen Weise ausgeführt werden
kann.
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3 zeigt ein Signaldiagramm
eines Takt- bzw. Strobeimpulses, das den Zustand des gehenden Signalanteils
(Pfeil G) und des reflektierten Signalanteils (Pfeil K) an den vier
Positionen der DRAM-Chips 1–4 auf dem Halbleiterspeichermodul angebenden
Distanzen D veranschaulicht. Es sei hier ausdrücklich erwähnt, dass D keine Zeit darstellt. Im
Nullpunkt der Abszisse befindet sich die Speichercontrollervorrichtung 10 bzw.
der Pufferchip 11 und an dem mit S bezeichneten Punkt auf
der Abszisse befindet sich die Kurzschlussbrücke S und dazwischen liegen
jeweils im gleichen Abstand die vier DRAM-Chips 1–4. Der Polaritätswechsel
ist durch die Punkte A und B an der obersten und untersten Signalkomponente
in 3 angedeutet. Das
gehende (Pfeil G) Takt- bzw. Strobesignal dient bei der Schreiboperation
zur Synchronisation der zu schreibenden Daten in den Speicherchips,
während
der durch den Pfeil K angedeuteten und am Kurzschlusspunkt S reflektierten
Takt- bzw. Strobesignalanteil zur Synchronisation der Lesedaten
bei Leseoperationen dient. Als Zeitverzögerung (zeitlicher Abstand)
zwischen jedem Speicherchip sind jeweils 200 ps angenommen. Diese
Zeitverzögerung
hängt natürlich von
der Signallaufzeit und damit vom Abstand D ab.
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4 zeigt ein Signalzeitdiagramm
des gehenden Signals, das 200 ps nach seiner Ausgabe am ersten DRAM-Chip 1 ankommt
und dessen ansteigende Flanke zur Synchronisation der Schreibdaten verwendet
wird. Die ansteigende Flanke ist hier die Flan ke zwischen dem Signalminimum
und dem Signalmaximum. Weiterhin ist 1400 ps später der reflektierte Signalanteil
des Takt- bzw. Strobesignals am selben DRAM-Chip 1 gezeigt,
wobei dessen fallende Flanke zur Synchronisation der Lesedaten dient. Wiederum
ist mit Punkten A und B an den Signalanteilen die Polaritätsumkehr
durch die Reflexion am kurzgeschlossenen Ende veranschaulicht.
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- 1–4
- Speicherchips
- 10
- Speichercontrollervorrichtung
- 11
- Pufferchip
(HUB)
- 12
- Externer
Speichercontrollerbaustein
- 100
- erstes
Halbleiterspeichermodul
- 101
- zweites
Halbleiterspeichermodul
- A,
B
- Punkte
an den Taktsignalen
- C/A
- Befehls-
und Adresssignale
- CLK/STROBE
- Takt-
bzw. Strobesignal
- G
- gehende
Richtung des Takt- bzw. Strobesignals
- K
- kommende
Richtung des Takt- bzw. Strobesignals
- S
- Kurzschlussbrücke
- DQ
- Datenleitungen
bidirektional
- HUB
- Pufferchip