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Die
Erfindung betrifft einen Pufferbaustein für ein Speichermodul mit einer
Anzahl von Speicherbausteinen. Die Erfindung betrifft weiterhin
ein Speichermodul mit einer Anzahl von Speicherbausteinen und einem
Pufferbaustein. Weiterhin betrifft die Erfindung ein Speichersystem
mit zwei Speichermodulen und einem Speichercontroller, der Zugriffsinformationen
für die
Speichermodule bereit stellt.
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Bei
neuartigen Speichermodulen, sogenannten „Fully Buffered DIMMs", stehen die darauf
befindlichen Speicherbausteine beispielsweise nicht mehr direkt
mit dem Speichercontroller eines Rechnersystems in Verbindung. Stattdessen
ist zwischen dem Speichercontroller und den Speicherbausteinen ein sogenannter
Pufferbaustein angeordnet, der die Datenübertragung zwischen dem Speicherkontroller und
dem Speichermodul mit Hilfe eines Übertragungsprotokolls gemäß einer
Hochgeschwindigkeitsübertragung
durchführt
und die darin enthaltenen Befehls-, Steuer-, Takt- und Adressdaten
zur Steuerung an die Speicherbausteine anlegt. Im wesentlichen erfolgt
die Übertragung
zwischen dem Pufferbaustein und den Speicherbausteinen mit Hilfe
eines sogenannten Fly-By-Busses, über den Takt-, Befehls-, Adress-
und Steuerdaten an die Speicherbausteine angelegt werden können. Die
Busleitungen eines Fly-By-Busses
sind an einem von dem Pufferbaustein abgewandten Ende mit passiven
Widerständen abgeschlossen,
um die Reflexion elektrischer Signale zu unterdrücken. Im Gegensatz dazu werden
die Datensignale für
die Übertragung
von Steuerdaten über
separate Leitungen zwischen dem Pufferbaustein und den einzelnen
Speicherbausteinen getrennt übertragen.
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Der
Fly-By-Bus weist mehrere Busleitungen auf, auf denen Adresssignale,
Befehlssignale und Steuersignale übertragen wer den. Die Befehls-
und Adresssignale sind jeweils entsprechende Signalleitungen mit
allen Speicherbausteinen auf dem Speichermodul verbunden. Mit den
Steuersignalen werden je nach Aufbau der Speichermodule jeweils Gruppen
von Speicherbausteinen (auch „Ränke" genannt) angesprochen,
so dass z.B. in DRAM-Speicherschaltungen, jeweils nur für eine Gruppe
von Speicherbausteinen das Chip-Select-Signal CS aktiviert sein
kann und die Speicherbausteine dieser Gruppe den durch die Befehlssignale
angegebenen Befehl empfangen und ausführen, während die anderen Speicherbausteine,
an denen die Befehlssignale anliegen, den Befehl nicht übernehmen.
Dadurch kann ein Fall auftreten, dass der Fly-By-Bus Busleitungen
mit unterschiedliche Lasten aufweisen, da die Befehls- und Adresssignale über die
entsprechenden Busleitungen an allen Speicherbausteinen angelegt sind,
während
die Steuersignale nur jeweils über
die entsprechenden Busleitungen an einer Gruppe von Speicherbausteinen
angelegt sind, die eine geringe Anzahl von Speicherbausteinen umfasst.
Auch andere Effekte können
dazu führen,
dass die Lasten an den Busleitungen unterschiedlich sind.
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Die
von dem Pufferbaustein bereitgestellten Adress-, Befehls- und Steuersignale
propagieren aufgrund unterschiedlicher Lasten auf den jeweiligen Busleitungen
unterschiedlich schnell und liegen daher zu unterschiedlichen Zeitpunkten
an den Speicherbausteinen an. Insbesondere liegen die Steuersignale,
die gewöhnlich
zum Übernehmen
der Adress- und Befehlsdaten in dem jeweiligen Speicherbaustein
vorgesehen sind, früher
an dem jeweiligen Speicherbaustein an als die Adress- und Befehlssignale.
Die übliche
Vorgehensweise, dieses Problems durch das Vorsehen von Verzögerungselementen
zu beheben, ist deshalb schwierig, weil die unterschiedlichen Laufzeiten
der Signale auf den Busleitungen für die Adress- und Befehlssignale
bzw. für
die Steuersignale nicht von vornherein bekannt sind, wenn die Anzahl
der verwendeten Speicherbauelemente auf einem Speichermodul variabel
ist. Dadurch lässt
sich das Maß der
Verzögerungszeit zwischen
dem Anliegen der Steuersignale und dem Anliegen der Adress- und
Befehlssignale nicht exakt vorhersagen.
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Insbesondere
bei Speichermodulen mit mehreren Gruppen von Speicherbausteinen
kann durch die hohe Last auf den Busleitungen für die Adress- und Befehlssignale
eine Übertragung
dieser Signale nicht mehr bei der vollen Taktfrequenz möglich sein, da
die Signale auf dem Weg vom Pufferbaustein zum entsprechenden Speicherbaustein
erheblichen Störungen
unterworfen sind.
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Es
ist Aufgabe der vorliegenden Erfindung, einen Pufferbaustein für ein Speichermodul
zur Verfügung
zu stellen, bei dem das Problem der zuverlässigen Übernahme der Befehls- und Adresssignale
in die Speicherbausteine aufgrund unterschiedlicher Signallaufzeiten
an den Busleitungen minimiert bzw. eliminiert ist.
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Es
ist weiterhin Aufgabe der vorliegenden Erfindung, ein Speichermodul
mit mehreren Speicherbausteinen und einem Pufferbaustein zur Verfügung zu
stellen, bei dem das Problem unterschiedlicher Signallaufzeiten
an den Busleitungen eines gemeinsamen Signalbusses reduziert oder
eliminiert ist.
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Es
ist weiterhin Aufgabe der vorliegenden Erfindung, ein Speichersystem
mit mehreren Speichermodulen und einem Speichercontroller zur Verfügung zu
stellen, bei dem eine Reduzierung der Zugriffsgeschwindigkeit auf
die Speichermodule aufgrund reduzierter Zugriffsgeschwindigkeit
vermieden wird.
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Es
ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren
zum Betreiben eines Puffer-Bausteins zur Verfügung zu stellen, durch das
das Problem der zuverlässigen Übernahme
der Befehls- und Adresssignale in die Speicherbausteine aufgrund
unterschiedlicher Signallaufzeiten an den Signalleitungen minimiert
bzw. eliminiert wird.
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Diese
Aufgabe wird durch den Pufferbaustein nach Anspruch 1, das Speichermodul
nach Anspruch 6, das Speichersystem nach Anspruch 10 sowie das Verfahren
nach Anspruch 12 gelöst.
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Weitere
vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung ist ein Pufferbaustein
für ein
Speichermodul mit mehreren Speicherbausteinen vorgesehen. Der Pufferbaustein
weist eine erste Datenschnittstelle zum Empfangen einer Zugriffsinformation
gemäß einem
Datenübertragungsprotokoll
auf. Der Pufferbaustein weist weiterhin eine zweite Datenschnittstelle
zum Treiben eines Taktsignals von Adress- und Befehlssignalen an
die mehreren Speicherbausteine und zum Treiben eines Steuersignals
an eine Gruppe der Speicherbausteine aus den mehreren Speicherbausteinen
gemäß einem
Signalisierungsprotokoll auf. Die Gruppe der Speicherbausteine kann
alle oder einen Teil der mehreren Speicherbausteine umfassen. Die
Adress-, Takt- und Befehlssignale
hängen
von der Zugriffsinformation ab, die über die erste Datenschnittstelle
empfangen werden. Eine Aktivierung eines der Speicherbaustein und
eine Übernahme
der Adress- und Befehlssignale werden bei Anliegen des Steuersignals
an dem entsprechenden Speicherbaustein durchgeführt. Es ist ferner eine Steuereinheit
vorgesehen, die die Adress- und Befehlssignale während einer ersten Taktperiode
der Taktsignale an die mehreren Speicherbausteine anlegt und das
Steuersignal zum Aktivieren der Gruppe der mehreren Speicherbausteine
bei anliegenden Adress- und Befehlsignalen in einer darauffolgenden
zweiten Taktperiode des Taktsignals an die Gruppe der Speicherbausteine
anlegt, so dass die anliegenden Adress- und Befehlssignale in die
Speicherbausteine der Gruppe der mehreren Speicherbausteine übernommen
werden.
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Dadurch
wird zunächst
erreicht, dass das Speichermodul mit Hilfe des Pufferbausteins nur noch
mit der halben Datenrate, also effektiv mit der doppelten Periodendauer
betrieben wird, da nur während
der zweiten Taktperiode, die auf die erste Taktperiode folgt, das
Steuersignal an die Gruppe der mehreren Speicherbausteine angelegt
wird. Dadurch können
maximal nur noch in jeder zweiten Taktperiode Adress- und Befehlssignale
an die Speicherbausteine übertragen
werden, so dass die Zugriffsgeschwindigkeit reduziert ist. Man erreicht
dadurch, dass insbesondere bei Anlegen der entsprechenden Adress-
und Befehlssignale auf eine Signalleitung mit großer Last,
z.B. aufgrund einer hohen Anzahl von angeschlossenen Speicherbausteinen,
die dadurch bewirkte Störung
im Eingangsflankenbereich des entsprechenden Signals ignoriert wird,
da das Steuersignal zum Übernehmen
der entsprechenden Adress- und Befehlsdaten erst während der
zweiten Taktperiode angelegt wird.
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In
einer bevorzugten Ausführungsform
kann die Steuereinheit so vorgesehen sein, dass sie abhängig von
einem bereitgestellten Konfigurationswert entweder die Adress- und
Befehlssignale während der
ersten Taktperiode an die mehreren Speicherbausteine anlegt und
das Steuersignal zum Aktivieren der Gruppe der Speicherbausteine
bei anliegenden Befehls- und Adresssignalen bei der darauffolgenden
zweiten Taktperiode an die Gruppe der mehreren Speicherbausteine
anlegt, oder die Adress- und Befehlssignale an die Speicherbausteine
und das Steuersignal an die Gruppe der zu aktivierenden mehreren
Speicherbausteine während
derselben Taktperiode anlegt. Auf diese Weise kann ein mit einem
derartigen Pufferbaustein versehenes Speichermodul abhängig von
der Last auf den Signalleitungen, d.h. z.B. abhängig von der Last aufgrund
der Menge der Speicherbausteine, konfiguriert werden, so dass eine
Betriebsart mit geringer Last auf den Signalleitungen, d.h. z.B.
bei einer geringen Menge von angeschlossenen Speicherbausteinen,
und eine Betriebsart für
eine große
Last auf den Signalleitungen, d.h. z.B. bei einer großen Menge
von Speicherbausteinen vorgesehen werden kann.
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Gemäß einer
weiteren Ausführungsform
der Erfindung weist der Pufferbaustein einen Konfigurationsspeicher
zum Speichern des Konfigurationswertes auf.
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Die
Steuereinheit kann weiterhin so vorgesehen sein, dass die Zugriffsinformation
in Adress-, Befehls- und Steuersignale für DRAM-Speicherbausteine gemäß dem Signalisierungsprotokoll
umgewandelt wird.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist ein Speichermodul
mit mehreren Speicherbausteinen und einem erfindungsgemäßen Pufferbaustein
vorgesehen. Die mehreren Speicherbausteine sind über erste Signalleitungen mit
der zweiten Datenschnittstelle so verbunden, dass jede der ersten
Signalleitungen zum Übertragen der
jeweiligen Adress- und Befehlssignale von dem Pufferbaustein zu
den mehreren Speicherbausteinen vorgesehen ist. Eine Gruppe von
Speicherbausteinen, d.h. alle oder ein Teil von Speicherbausteinen aus
den mehreren Speicherbausteinen, ist über zweite Signalleitung mit
der zweiten Datenschnittstelle verbunden, so dass die zweite Signalleitung
zum Übertragen
des Steuersignals von dem Pufferbaustein zu den Speicherbausteinen
der Gruppe der Speicherbausteine vorgesehen ist.
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Das
erfindungsgemäße Speichermodul
wird im Gegensatz zu herkömmlichen
Speichermodulen mit einem Pufferbaustein betrieben, der mit Hilfe
eines Datenübertragungsprotokolls
Zugriffsinformationen erhält,
die durch den Pufferbaustein in entsprechende Adress-, Takt- und
Steuer- und Befehlssignale umgewandelt werden und den mehreren Speicherbausteinen
bereit gestellt werden. Dazu sind die Speicherbausteine mit dem
Pufferbaustein über
entsprechende Signalleitungen verbunden, die von dem Pufferbaustein
ausgehen und mit der Gruppe der Speicherbausteine bzw. mit einem
Teil oder mit allen Speicherbausteine in Verbindung stehen. Ein
solches Bussystem wird auch Fly-By-Bus genannt.
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Die
Steuereinheit des Pufferbausteins kann so gestaltet sein, dass sich
abhängig
von einem bereitgestellten Konfigurationswert entweder die Adress-
und Befehlssignale während
einer ersten Taktperiode an die mehreren der Speicherbausteine anlegt
und des Steuersignals zum Aktivieren der Gruppe der Speicherbausteine
bei anliegenden Adress- und Befehlssignalen in einer darauffolgenden
zweiten Taktperiode an die Gruppe der Speicherbausteine anlegt oder
die Adress- und Befehlssignale an die mehreren Speicherbausteine
und das Steuersignals an die Gruppe der zu aktivierenden Speicherbausteine
während
derselben Taktperiode anlegt. Auf diese Weise kann das Speichermodul
abhängig
von der Last auf den Signalleitungen in verschiedenen Betriebsarten
betrieben werden, wobei der Konfigurationswert von dem Aufbau des
Speichermoduls abhängt.
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Es
kann vorgesehen sein, dass der Konfigurationswert in einem Konfigurationsspeicher
gespeichert werden kann.
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Die
Speicherbausteine sind so vorgesehen, um Datensignale in einem Burstmodus
zu empfangen oder zu senden, wobei die Länge des Bursts, in dem die
Datensignale gemäß einer
Aktivierung durch das entsprechende Steuersignal übertragen
werden, von dem in dem Pufferbaustein bereitgestellten Konfigurationswert
abhängt.
Auf diese Weise ist es möglich,
je nach Betriebsart des Speichermoduls die Länge des Burstmodus zu variieren,
so dass bei einer Aktivierung während
einer zweiten, auf eine erste Taktperiode folgenden, Taktperiode
die Burstlänge vergrößert wird,
um die zu übertragende
Datenmenge auch bei einem Betrieb des Speichermoduls mit reduzierter
Datenrate gewährleisten
zu können,
bei dem die Steuersignale erst während
der zweiten Taktperiode angelegt werden.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist ein Speichersystem
vorgesehen, das mehrere derartige Speichermodule und einen Speichercontroller
umfasst, der mit den mehreren Speichermodulen verbunden ist. Der
Speichercontroller stellt die Zugriffsinformation an jedes der mehreren Speichermodule
bereit, so dass die aus der Zugriffsinformation für die mehreren
Speichermodule generierten jeweiligen Steuersignale von den Pufferbausteinen
der mehreren Speichermodule im Wechsel an die jeweiligen Speicherbausteine
bereitgestellt werden.
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Dieses
Speichersystem ermöglicht
es, den durch die Aktivierung des jeweiligen Speicherbausteins verlangsamten
Zugriff auf die Speicherbausteine dadurch zu kompensieren, dass
Speicherbausteine mehrerer Speichermodule im Wechsel adressiert werden.
Dies kann beispielsweise dadurch erfolgen, dass der Speichercontroller
so vorgesehen ist, dass er die jeweilige Zugriffsinformation im
Wechsel an die mehreren Speichermodule sendet.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum
Betreiben eines Pufferbausteins für ein Speichermodul mit mehreren
Speicherbausteinen vorgesehen. Dabei wird eine Zugriffsinformation über ein
Datenübertragungsprotokoll
empfangen und gemäß einem
Signalisierungsprotokoll ein Taktsignal, Adress- und Befehlssignale
an die mehreren Speicherbausteine und ein Steuersignal an eine Gruppe
von Speicherbausteinen getrieben. Die Adress-, Takt-, Steuer- und
Befehlssignale hängen
von der Zugriffsinformation ab, wobei eine Aktivierung der Speicherbausteine
und eine Übernahme
der Adress- und Befehlssignale bei Anliegen der Steuersignale erfolgt.
Die Adress- und Befehlssignale werden während einer ersten Taktperiode
an die mehreren Speicherbausteine angelegt und das Steuersignal
zum Aktivieren der Gruppe der Speicherbausteine bei anliegenden
Adress- und Befehlssignale in einer darauffolgenden zweiten Taktperiode
an die Gruppe der zu aktivierenden mehreren Speicherbausteine angelegt,
so dass die anliegenden Adress- und Befehlssignale in die Gruppe
der mehreren Speicherbausteine übernommen
werden.
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Bevorzugte
Ausführungsformen
der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Zeichnungen
näher erläutert. Es
zeigen:
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1 ein
Speichermodul gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung;
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2 ein
Signal-Zeit-Diagramm zur Erläuterung
der Funktionsweise des Speichermoduls nach der Ausführungsform
der 1;
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3 ein
Speichermodul gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung, und
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4 ein
Speichersystem gemäß einem weiteren
Aspekt der vorliegenden Erfindung.
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In 1 ist
ein Blockschaltbild eines erfindungsgemäßen Speichermoduls 1 dargestellt.
Das Speichermodul 1 umfasst acht Speicherbausteine 2, die
mit einem Pufferbaustein 3 in Verbindung stehen. Das Speichermodul 1 ist
beispielsweise in Form einer Leiterplatte ausgebildet, auf der sich
Signalleitungen 7 befinden, mit denen die Speicherbausteine 2 und der
Pufferbaustein 3 in Verbindung stehen.
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Der
Pufferbaustein 3 weist eine Datenübertragungsschnittstelle 4 auf, über die
das Speichermodul 1 von externer Seite eine Zugriffsinformation
erhält,
um Daten zu schreiben, auszulesen oder um sonstige Funktionen in
den Speicherbausteinen 2 auszuführen. Die Zugriffsinformation
wird einer Steuereinheit des Pufferbausteins 3 zugeführt und
dort in geeignete Adress-, Takt-, Steuer- und Befehlssignale zur
Ansteuerung der Speicherbausteine 2 aufgeteilt und/oder
umgewandelt.
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Im
vorliegenden Ausführungsbeispiel
sind die Speicherbausteine 2 vorzugsweise DRAM-Speicherbausteine,
können
jedoch auch andere Arten von Speicherbausteinen sein, wie beispielsweise
SRAM-Bausteine und dgl.
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Der
Pufferbaustein 3 weist weiterhin eine Signalisierungsschnittstelle 6 auf,
die die aus der Zugriffsinformation entnommen oder generierten Takt-, Befehls-
und Steuersignale an die Speicherbausteine 2 über die
entsprechenden Signalleitungen 7 anlegt. Dazu ist jede
der Signalleitungen 7 des Speichermoduls 1 mit
einem entsprechenden Anschluss 6 des Pufferbausteins 3 und
mit einem entsprechenden zugehörigen
Anschluss jedes der Speicherbausteine 2 verbunden. D.h.,
legt der Pufferbaustein 3 ein entsprechendes Signal an
eine der Signalleitungen 7 an, so wird dieses Signal über die
zugehörige
Signalleitung jedem der Speicherbausteine 2 zur Verfügung gestellt.
Dies gilt im dargestellten Ausführungsbeispiel
für die
Steuer-, Befehls-, Takt- und Adresssignale. Von den Speicherbausteinen 2 ausgelesene
Speicherdaten bzw. in die Speicherbausteine 2 zu schreibende
Speicherdaten werden über
Datensignalleitungen 8 von und zu jedem der Speicherbausteine einzeln übertragen,
d.h. es besteht eine sogenannte Punkt-zu-Punkt-Verbindung zwischen Datenanschlüssen 9 des
Pufferbausteins und dem jeweiligen Datenanschluss des entsprechenden
Speicherbausteins 2.
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Im
Falle von DRAM-Speicherbausteinen umfassen die Adresssignale alle
Adresssignale inklusive der Bankadressen, die Steuersignale das Chip-Aktivierungssignal
CS, die Befehlssignale, die Zeilen- und Spalten-Aktivierungssignale
RAS, CAS sowie das Schreibsignal WE. Diese Signale werden aus der über die
Datenübertragungsschnittstelle 4 empfangenen
Zugriffsinformation entnommen. In der 1 sind die
dargestellten Verbindungsleitungen, je nach Ausführung, als eine Signalleitung
oder ein Bündel
von mehreren Signalleitungen zu verstehen. Beispielsweise werden
die Adresssignale über
mehrere Signalleitungen von den Pufferbausteinen 3 an die
Speicherbausteine 2 übertragen,
was der Einfachheit halber nur durch eine Verbindungsleitung dargestellt
ist.
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Die
Funktionsweise dieses Speichermoduls 1 wird mit Hilfe des
Signal-Zeit-Diagramm der 2 näher erläutert. Das Signal-Zeit-Diagramm zeigt
die Signalverläufe
des Taktsignals CLK, der Adress- und Befehlssignale CA sowie eines
Steuersignals CS (Chip Select: Chip-Aktivierungssignal) sowohl an dem
Puffer-Baustein 3 als auch am Speicherbaustein 2.
Die Adress- und
Befehlssignale CA umfassen die Signale zum Übermitteln der Adresse des
zu adressierenden Speicherbereichs, die Zeilen- und Spaltenaktivierungssignale
RAS, CAS sowie das Schreibsignal WE, das angibt, ob in den zu adressierenden Speicherbereich
geschrieben oder gelesen werden soll.
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Man
erkennt zum einen den Signalverlauf an den Anschlüssen des
Pufferbausteins 3 und den im tFlight zeitversetzten
Signalverlauf an den Anschlüssen eines
der Speicherbausteine 2. Man erkennt, dass insbesondere
bei einer größeren Gruppe
von Speicherbausteinen 2 auf dem Speichermodul 1 die Zeitdauer,
die die Befehls- und Adresssignale CA an den Speicherbausteinen 2 gültig anlegen,
gegenüber der
Zeitdauer, während
der die die den Befehls- und Adresssignale von dem Pufferbaustein 3 angelegt wurden,
deutlich reduziert ist. Die Ursache hierfür liegt in der großen Last
an den Signalleitungen 7 für die Befehls- und Adresssignale
CA, die üblicherweise
dazu führt,
dass der Anfang der Signale, d.h. der Zeitbereich nahe der Eingangsflanke,
erheblich gestört
wird, so dass eine zuverlässige Übernahme
in die Speicherbausteine, während
sich das jeweilige Signal in dem Zeitbereich befindet, nicht gewährleistet
ist. Dieser Effekt tritt insbesondere bei sehr hohen Übertragungsfrequenzen
auf, d.h. hohen Taktfrequenzen, mit denen das Speichermodul 1 betrieben werden
soll.
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Erfindungsgemäß wird das
Speichermodul nun so betrieben, dass ein Zugreifen auf einen Speicherbaustein 2 während zwei
Taktperioden der Taktsignale CLK erfolgt. Zunächst werden in einer ersten
Taktperiode die Adress- und Befehlssignale an die jeweilige Signalleitung
durch den Pufferbaustein 3 angelegt.
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Erst
nach Ende der ersten Taktperiode wird in einer unmittelbar oder
nicht unmittelbar darauffolgenden zweiten Taktperiode das Steuersignal,
hier das Chip-Aktivierungssignal CS, so angelegt, dass daraufhin
die anliegenden Adress- und Befehlssignale CA in die entsprechenden
Eingangspuffer (nicht gezeigt) des/der adressierten Speicherbausteine 2 eingelesen
werden. Das Chip-Aktivierungssignal ist notwendig, um die Adress-
und Befehlssignale in den Speicherbaustein zu übernehmen. Das Anlegen der Adress-
und Befehlssignale CA erfolgt während
der ersten Taktperiode vorzugsweise zu Beginn der ersten Taktperiode
im dargestellten Beispiel mit einer fallenden Flanke des Taktsignals
CLK. Das Anlegen des Chip-Aktivierungssignals
CS erfolgt mit der darauffolgenden fallenden Flanke des Taktsignals
CLK. Dabei wird davon ausgegangen, dass nach dem Ablauf einer Taktperiode
die vorwiegend unmittelbar nach einem entsprechenden Pegelwechsel
der Adress- und Befehlssignale auftretenden Störungen der Signale im wesentlichen
das Übernehmen
der Befehls- und Adresssignale CA in die Speicherbausteine 2 nicht
mehr stören
können.
Im Falle größerer Taktfrequenzen
und höherer
Störanfälligkeit
der Befehls- und Adresssignale kann auch vorgesehen sein, dass diese
Signale während
einer ersten Taktperiode an die entsprechenden Signalleitungen angelegt
werden und erst während
einer dritten oder späteren
Taktperiode das entsprechende Chip-Aktivierungssignal CS zum Übernehmen
der Adress- und Befehlssignale CA an dem entsprechenden Speicherbaustein 2 angelegt
wird.
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Da
ein Zugreifen auf den entsprechenden Speicherbaustein 2 bzw.
Speicherbausteinen somit während
mindestens zwei Taktperioden erfolgt, ist es zweckmäßig, die
Burst-Länge
für einen
Burst-Zugriff auf die Speicherbausteine entsprechend zu verdoppeln
oder weiter zu erhöhen,
so dass durch die entsprechende Ansteuerung während zwei oder mehr Taktperioden
die Zugriffsdatenrate nicht oder nicht wesentlich reduziert wird.
Die Burst-Länge
ist vorzugsweise so gewählt,
dass die entsprechenden Daten zu den Speicherbausteinen 2 bzw.
von diesen während
mindestens zwei Taktperioden übertragen werden,
wenn das Chip-Aktivierungssignal CS während der auf die erste Taktperiode
unmittelbar folgenden zweiten Taktperiode angelegt wird.
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In 3 ist
eine weitere Ausführungsform
eines Speichermoduls der vorliegenden Erfindung dargestellt. Gleiche
Elemente oder Elemente gleicher oder ähnlicher Funktion sind mit
identischen Bezugszeichen versehen. Im Unterschied zur Ausführungsform
der 1 werden verschiedene Steuersignale für eine erste
Gruppe 21 der Speicherbausteine 2 und eine zweite
Gruppe 22 der Speicherbausteine angelegt. Während die
Befehls- und Adresssignale CA über
die entsprechenden Signalleitungen 7 von dem Pufferbaustein 3 an
jede der auf dem Speichermodul angeordneten Speicherbausteinen geliefert werden,
sind die Signalleitungen zum Übertragen
der Steuersignale CS entsprechend kürzer, da sie lediglich einen
Teil der Speicherbausteine 2 mit einem jeweiligen Steuersignal
CS versorgen. Aufgrund der hohen Last an den Signalleitungen für die Adress- und
Befehlssignale CA kommt es zu Störungen,
die, wie zuvor beschrieben, bevorzugt einen Eingangszeitbereich
der jeweiligen Signalaugen, d.h. unmittelbar nach einer Signalflanke,
stark beeinflussen und abnehmen, je länger das jeweilige Signal an
die entsprechende Signalleitung angelegt wird. Da die Last an den
Signalleitungen 7 für
die Steuersignale CS erheblich geringer ist, ist mit solchen Störungen auf
diesen Signalleitungen nicht oder nur in einem geringen Ausmaß zu rechnen.
Das Speichermodul 1 der Ausführungsform der 3 wird
im wesentlichen in gleicher Weise wie das Speichermodul der Ausführungsform
der 1 betrieben. Das Steuersignal CS wird abhängig von
den Zugriffsinformationen, die von extern an das Speichermodul 1 angelegt
werden, generiert. Es wird jedoch, abhängig von dem Adresssignal,
vorzugsweise nur eine der beiden Gruppen 21, 22 der
Speicherbausteine zu einem bestimmten Zeitpunkt angesprochen.
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Der
Pufferbaustein 3 kann auch so gestaltet sein, dass die
Betriebsart abhängig
von einem Konfigurationswert eingestellt wird. Der Konfigurationswert
kann in einem Konfigurationsregister 12 gespeichert sein
und bestimmt durch seinen Inhalt, ob Steuer-, Befehls- und Adresssignale
gleichzeitig an die entsprechenden Signalleitungen angelegt werden, oder
ob gemäß der oben
beschriebenen Betriebsart zunächst
die Befehls- und Adresssignale an die entsprechenden Signalleitungen
und anschließend
die Steuersignale an die entsprechenden Signalleitungen für die Gruppe
der Speicherbausteine 2 angelegt werden. Der Konfigurationswert
kann zum einen fest eingestellt werden oder durch einen Speichercontroller
während
einer Initialisierungsphase vorgegeben werden. Es kann auch möglich sein,
dass der Konfigurationswert abhängig
von einer zuvor ermittelten Last an den Signalleitungen bzw. Anzahl
von angeschlossenen Speicherbausteinen an den Signalleitungen eingestellt
wird und dieser an den Speichercontroller weitergegeben wird.
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In 4 ist
ein Speichersystem mit zwei Speichermodulen 1 und einem
Speichercontroller 10 dargestellt. Der Speichercontroller 10 liefert
die Zugriffsinformationen an jedes der Speichermodule 1 und
sendet und empfängt
Daten über
die Datenschnittstellen 11. Befinden sich die Speichermodule 1 in
dem Betriebsmodus, in dem das Steuersignal während einer zweiten, auf das
Anlegen von Befehls- und Adresssignalen folgenden Taktperiode angelegt
wird, darf der Speichercontroller nur noch während jeder zweiten Taktperiode
entsprechend der Zugriffsinformation an das bestimmte Speichermodul
senden, d.h. die Datenrate der Zugriffsinformation muss entsprechend
der reduzierten Zugriffsgeschwindigkeit der Speichermodule 1 vermindert
werden. Die beiden Speichermodule 1 können in diesem Fall jedoch abwechselnd
die Zugriffsinformation empfangen, so dass während einer Taktperiode ein
erstes der Speichermodule und während
einer nachfolgenden Taktperiode ein zweites der Speichermodule die
entsprechende Zugriffsinformation erhält. Insbesondere sollte der
Speichercontroller 10 die Steuereinheit 5 so steuern,
dass die Befehls-, Adress- und
Steuersignale so an die Speicherbausteine 2 angelegt werden, dass
Speicherdaten zeitversetzt zu den Speichermodulen 1 übertragen
werden.
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In
einer alternativen Ausführungsform
können
die beiden Speichermodule mit dem Speicherkontroller nicht direkt
sondern miteinander über
eine so genannte Kettenverschaltung (Daisy Chain) verbunden sein.
Dazu ist der Speicherkontroller mit einem ersten der Speichermodule
verbunden, um die Zugriffsinformationen zu senden und die entsprechenden
Daten zu übertragen.
Die Zugriffsinformation enthält
die Adresse, die angibt, welches der Speichermodule angesprochen
werden soll. Ein entsprechender in dem ersten Speichermodul vorgesehener Hub-Baustein
empfängt
die Zugriffsinformation und entscheidet, ob die in den Zugriffsinformationen
enthaltenen Steuer-, Befehls-, und Adresssignale zur Adressierung
eines Speicherbereichs in dem zugeordneten ersten Speichermodul
vorgesehen sind oder ob ein in der Daisy-Chain nachfolgendes Speichermodul
damit adressiert werden soll.
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Soll
ein nachfolgendes Speichermodul adressiert werden, werden über einen
entsprechenden Ausgang des Hub-Bausteins des ersten Speichermoduls
die Zugriffsinformationen ausgegeben und an ein nachfolgendes zweites
Speichermodul weitergeleitet. Dort wird erneut festgestellt, ob
die Zugriffsinformationen Steuer-, Befehls- und Adresssignale enthalten,
die einen entsprechenden auf dem Speichermodul vorhandenen Speicherbereich
adressieren sollen. Betreffen die Zugriffsinformationen nicht das
zweite Speichermodul, wird erneut die Zugriffsinformation an einem
Ausgang des zweiten Hubbausteins ausgegeben usw. D. h. die Zugriffsinformationen
werden in einer solchen Kette von Speichermodul zu Speichermodul
weitergereicht. Auf diese Weise wird die sogenannte Daisy Chain
gebildet, die aus Punkt-zu-Punkt-Verbindungen zwischen dem Speicherkontroller
und dem ersten Speichermodul bzw. zwischen den mehreren Speichermodulen
gebildet ist.
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- 1
- Speichermodul
- 2
- Speicherbaustein
- 3
- Puffer-Baustein
- 4
- Datenübertragungsschnittstelle
- 5
- Steuereinheit
- 6
- Signalanschluss
- 7
- Signalleitung
- 8
- Datensignalleitung
- 9
- Datenanschluss
- 10
- Speichercontroller
- 21
- erste
Gruppe von Speicherbausteinen
- 22
- zweite
Gruppe von Speicherbausteinen