CN101593549B - 多非易失性存储器封装储存系统及其控制器与存取方法 - Google Patents

Abstract

本发明关于多非易失性存储器封装储存系统及其控制器与存取方法。其中该多非易失性存储器封装储存系统，其包括存储器模块、控制器、第一与第二控制总线以及第一与第二I/O总线。存储器模块至少包括第一与第二非易失性存储器芯片，其会通过相同芯片致能脚位同时从控制器中接收芯片致能讯号而致能，其中存储器模块与控制器堆栈封装为单芯片。在此，控制器可在经由芯片致能脚位以芯片致能讯号致能第一与第二非易失性存储器芯片后作动第一与第二控制与I/O总线来同时对第一与第二非易失性存储器芯片进行存取，或者仅作动其中一组控制与I/O总线来存取第一或第二非易失性存储器芯片。

Description

多非易失性存储器封装储存系统及其控制器与存取方法

技术领域

本发明涉及一种储存系统及其控制器与方法，且特别是涉及一种多非易失性存储器封装储存系统及其控制器与方法，其能在减少致能讯号脚位的设计下执行多非易失性存储器芯片的多通道存取与特定非易失性存储器芯片的单通道存取。

背景技术

数字相机、手机相机与MP3在这几年来的发展十分迅速，使得消费者对储存媒体的需求也急速增加。由于闪速存储器(Flash Memory)具有数据非易失性、省电、体积小与无机械结构等的特性，适合便携式应用，最适合使用于这类便携式由电池供电的产品上。存储卡就是一种以闪速存储器作为储存媒体的储存装置。由于存储卡体积小容量大且携带方便，所以已广泛用于个人重要数据的储存。因此，近年闪速存储器产业成为电子产业中相当热门的一环。

为了增加数据存取的容量，一般储存系统中的非易失性存储器模块(例如，闪速存储器模块)会采用将多个存储器芯片堆栈封装成一个存储器模块，此种存储器模块利用多个存储器芯片交错地(interleave)被存取，使得它在相同时间内的数据存取容量比以往只具有一个存储器芯片所封装成的存储器还要大。

图1是根据已知技术绘示闪速存储器储存系统的概要方块图。闪速存储器储存系统100的控制器140可分别地通过第一芯片致能(Chip Enable)脚位CE0、第二芯片致能脚位CE1、第三芯片致能脚位CE2、第四芯片致能脚位CE3、第五芯片致能脚位CE4、第六芯片致能脚位CE5、第七芯片致能脚位CE6与第八芯片致能脚位CE7来致能第一闪速存储器芯片104、第二闪速存储器芯片106、第三闪速存储器芯片108、第四闪速存储器芯片110、第五闪速存储器芯片112、第六闪速存储器芯片114、第七闪速存储器芯片116与第八闪速存储器芯片118。此外，由于受限于目前每一控制总线的驱动能力仅能驱动4个闪速存储器，因此闪速存储器储存系统100会包括用以对第一闪速存储器芯片104、第二闪速存储器芯片106、第三闪速存储器芯片108与第四闪速存储器芯片110执行控制指令的第一控制总线120以及用以对第五闪速存储器芯片112、第六闪速存储器芯片114、第七闪速存储器芯片116与第八闪速存储器芯片118之间执行控制指令的第二控制总线122。另外，类似地由于受限于目前每一I/O总线的驱动能力仅能驱动4个闪速存储器，因此闪速存储器储存系统100会用以对第一闪速存储器芯片104、第二闪速存储器芯片106、第三闪速存储器芯片108与第四闪速存储器芯片110执行指令与传送数据的第一I/O总线124以及用以对第五闪速存储器芯片112、第六闪速存储器芯片114、第七闪速存储器芯片116与第八闪速存储器芯片118执行指令与传送数据的第二I/O总线126。

在闪速存储器储存系统100中，例如当控制器140要对第一闪速存储器芯片104进行写入数据时，控制器140需先通过第一芯片致能脚位CE0致能第一闪速存储器芯片104并且经由第一控制总线120与第一I/O总线124对第一闪速存储器芯片104执行写入指令，之后第一I/O总线124会传送所写入的数据。而在当控制器140要对第一闪速存储器芯片104与第五闪速存储器芯片112同时进行写入时，控制器140会通过第一芯片致能脚位CE0致能第一闪速存储器芯片104且通过第五芯片致能脚位CE4致能第五闪速存储器芯片112，然后经由第一控制总线120与第一I/O总线124以及第二控制总线122与第二I/O总线126分别地对第一闪速存储器芯片104与第五闪速存储器芯片112执行写入指令，以及同时通过第一I/O总线124与第二I/O总线126传送所写入的数据。

基于上述的配置，已知的非易失性存储器储存系统是使用多个芯片致能脚位来分别地致能多个非易失性存储器芯片以进行特定非易失性存储器芯片的单通道(channel)存取，同时也可在分别致能非易失性存储器芯片后通过使用2个I/O总线来进行多非易失性存储器芯片的双通道存取。

虽然已知方法可达到对非易失性存储器芯片进行单通道存取与双通道存取，但由于此方法需要多个芯片致能脚位来分别致能不同的非易失性存储器芯片，因此会增加非易失性存储器储存系统的体积。对于讲求轻薄短小的便携式存储卡来说是相当不利的，特别是在以系统单芯片型式来实作储存系统时，最小化储存系统的体积是相当重要的议题。此外，使用多个芯片致能脚位也会增加非易失性存储器储存系统的成本。

发明内容

有鉴于此，本发明提供一种以多非易失性存储器封装储存系统，其能在减少芯片致能(chip enable)脚位的数目下对多非易失性存储器芯片执行多通道存取且也可对单一非易失性存储器芯片执行单通道存取。

本发明提供一种控制器，其所执行的存取步骤能够使以多非易失性存储器封装储存系统在减少芯片致能脚位的数目下可对多非易失性存储器芯片执行多通道存取且也可对单一非易失性存储器芯片执行单通道存取。

本发明提供一种存取方法，其能够使多非易失性存储器封装储存系统在减少芯片致能脚位的数目下可对多非易失性存储器芯片执行多通道存取且也可对单一非易失性存储器芯片执行单通道存取。

本发明提出一种多非易失性存储器封装储存系统片，其包括存储器模块、控制器、第一与第二I/O(input/output，IO)总线与第一与第二控制总线。存储器模块至少包括第一非易失性存储器芯片与第二非易失性存储器芯片，第一非易失性存储器芯片与第二非易失性存储器芯片会通过第一芯片致能脚位同时接收芯片致能讯号而致能。控制器耦接至存储器模块且用以输出芯片致能讯号，其中控制器堆栈在存储器模块上并且以多芯片封装(multi-chip packages，MCP)技术封装为单芯片。第一I/O总线与第一控制总线耦接在第一非易失性存储器芯片与控制器之间以及且第二I/O总线与第二控制总线耦接在第二非易失性存储器芯片与控制器之间。当控制器执行多通道存取时，控制器会经由芯片致能脚位致能第一非易失性存储器芯片与第二非易失性存储器芯片后通过第一控制总线与第一I/O总线对第一非易失性存储器芯片执行存取指令并且通过第一I/O总线传递所存取的数据，同时通过第二控制总线与第二I/O总线对第二非易失性存储器芯片执行存取指令并且通过第二I/O总线传递所存取的数据。另外，当控制器对第一非易失性存储器芯片执行单通道存取时，控制器会经由芯片致能脚位致能第一非易失性存储器芯片与第二非易失性存储器芯片后仅通过第一控制总线与第一I/O总线对第一非易失性存储器芯片执行存取指令，并且通过第一I/O总线传递所存取的数据。再者，当控制器对第二非易失性存储器芯片执行单通道存取时，控制器会经由芯片致能脚位致能第一非易失性存储器芯片与第二非易失性存储器芯片后仅通过第二控制总线与第二I/O总线对第二非易失性存储器芯片执行存取指令，并且经由第二I/O总线传递所存取的数据。

在本发明的一实施例中，上述的第一控制总线与第一I/O总线和第二控制总线与第二I/O总线分别于控制器的相邻两侧耦接至第一非易失性存储器芯片与第二非易失性存储器芯片。

在本发明的一实施例中，上述的存取指令为写入指令或读取指令。

在本发明的一实施例中，上述的存储器模块还包括第三、第四、第五、第六、第七与第八非易失性存储器芯片。第三、第五与第七非易失性存储器芯片耦接于第一I/O总线与第一控制总线，并且第四、第六与第八非易失性存储器芯片耦接于第二I/O总线与第二控制总线，其中控制器通过第二芯片致能脚位致能第三与第四非易失性存储器芯片、通过第三芯片致能脚位致能第五与第六非易失性存储器芯片并且通过第四芯片致能脚位致能第七与第八非易失性存储器芯片。

在本发明的一实施例中，上述的第一非易失性存储器芯片与第二非易失性存储器芯片为SLC(Single Level Cell)与非(NAND)闪速存储器或MLC(Multi Level Cell)与非(NAND)闪速存储器。

在本发明的一实施例中，上述的多非易失性存储器封装储存系统还包括数据传输连接接口，用以连接主机。

在本发明的一实施例中，上述的数据传输连接接口为PCI Express接口、USB接口、IEEE 1394接口、SATA接口、MS接口、MMC接口、SD接口、CF接口或IDE接口。

本发明提出一种控制器，其适用控制多非易失性存储器封装储存系统的存储器模块，此存储器模块至少包括第一非易失性存储器芯片与第二非易失性存储器芯片，并且第一非易失性存储器芯片与第二非易失性存储器芯片会通过芯片致能脚位同时接收芯片致能讯号而致能，此控制器包括存储器接口与微处理器。存储器接口用以存取存储器模块。微处理器耦接至存储器接口且用以输出芯片致能讯号，其中当微处理器执行多通道存取时，微处理器会经由芯片致能脚位致能第一非易失性存储器芯片与第二非易失性存储器芯片后通过多非易失性存储器封装储存系统的第一控制总线与第一I/O总线对第一非易失性存储器芯片执行存取指令并且通过多非易失性存储器封装储存系统的第一I/O总线传递所存取的数据，同时通过多非易失性存储器封装储存系统的第二控制总线与第二I/O总线对第二非易失性存储器芯片执行存取指令并且通过多非易失性存储器封装储存系统的第二I/O总线传递所存取的数据。另外，当微处理器对第一非易失性存储器芯片执行单通道存取时，微处理器会经由芯片致能脚位致能第一非易失性存储器芯片与第二非易失性存储器芯片后仅通过第一控制总线与第一I/O总线对第一非易失性存储器芯片执行存取指令，并且通过第一I/O总线传递所存取的数据。再者，当微处理器对第二非易失性存储器芯片执行单通道存取时，微处理器会经由芯片致能脚位致能第一非易失性存储器芯片与第二非易失性存储器芯片后仅通过第二控制总线与第二I/O总线对第二非易失性存储器芯片执行存取指令，并且通过第二I/O总线传递所存取的数据。

在本发明的一实施例中，上述的存取指令为写入指令或读取指令。

在本发明的一实施例中，上述的存储器模块还包括第三、第四、第五、第六、第七与第八非易失性存储器芯片。第三、第五与第七非易失性存储器芯片耦接于第一I/O总线与第一控制总线，并且第四、第六与第八非易失性存储器芯片耦接于第二I/O总线与第二控制总线，其中控制器通过第二芯片致能脚位致能第三与第四非易失性存储器芯片、通过第三芯片致能脚位致能第五与第六非易失性存储器芯片并且通过第四芯片致能脚位致能第七与第八非易失性存储器芯片。

在本发明的一实施例中，上述的第一非易失性存储器芯片与第二非易失性存储器芯片为SLC(Single Level Cell)与非(NAND)闪速存储器或MLC(Multi Level Cell)与非(NAND)闪速存储器。

在本发明的一实施例中，上述的多非易失性存储器封装储存系统为USB随身盘、快闪存储卡或固态硬盘。

本发明提出一种存取方法，其适用存取多非易失性存储器封装储存系统的存储器模块，此存储器模块至少包括第一非易失性存储器芯片与第二非易失性存储器芯片，并且第一非易失性存储器芯片与第二非易失性存储器芯片会通过同一芯片致能脚位同时接收芯片致能讯号而致能，此存取方法包括判断是否同时存取第一非易失性存储器芯片与该第二非易失性存储器芯片或仅存取第一非易失性存储器芯片或第二非易失性存储器芯片。当判断同时存取第一非易失性存储器芯片与第二非易失性存储器芯片时，以芯片致能讯号致能第一非易失性存储器芯片与第二非易失性存储器芯片、通过多非易失性存储器封装储存系统的第一控制总线与第一I/O总线对第一非易失性存储器芯片执行存取指令以及通过第二控制总线与第二I/O总线对第二非易失性存储器芯片执行存取指令，并且通过多非易失性存储器封装储存系统的第一I/O总线与第二I/O总线分别地传递第一非易失性存储器芯片与第二非易失性存储器芯片的数据。另外，当判断仅存取第一非易失性存储器芯片时，以芯片致能讯号致能第一非易失性存储器芯片与第二非易失性存储器芯片、仅通过第一控制总线与第一I/O总线对第一非易失性存储器芯片执行存取指令且通过第一I/O总线传递第一非易失性存储器芯片的数据。再者，当判断仅存取第二非易失性存储器芯片时，以芯片致能讯号致能第一非易失性存储器芯片与第二非易失性存储器芯片、仅通过第二控制总线与第二I/O总线对第二非易失性存储器芯片执行存取指令且通过第二I/O总线传递第二非易失性存储器芯片。

在本发明的一实施例中，上述的存取指令为写入指令或读取指令。

本发明因在多芯片封装(multi-chip packages，MCP)技术下采用单一芯片致能脚位连接多个非易失性存储器芯片的结构并且可通过多组控制与I/O总线针对不同非易失性存储器芯片执行不同存取指令，因此可在减少芯片致能脚位的数目下不但能执行多通道存取也能执行单通道存取。

为使本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并结合附图详细说明如下。

附图说明

图1是根据已知技术绘示闪速存储器储存系统的概要方块图。

图2是根据本发明实施例绘示多非易失性存储器封装储存系统的概要方块图。

图3是根据本发明实施例绘示多非易失性存储器封装储存系统的上视图。

图4是根据本发明实施例所绘示的存取方法的流程图。

附图符号说明

100：闪速存储器储存系统

104、106、108、110、112、114、116、118：闪速存储器芯片

120、122：控制总线

124、126：I/O总线

CE0、CE1、CE2、CE3、CE4、CE5、CE6、CE7：芯片致能脚位

140：控制器

200：多非易失性存储器封装储存系统

202a、202b、202c、202d、202e、202f、202g、202h：非易失性存储器芯片

204a、204b：控制总线

206a、206b：I/O总线

208：控制器

208a、208b：侧边

S401、S403、S405、S407、S409、S411、S413、S415：非易失性存储器的存取步骤

具体实施方式

图2是根据本发明实施例绘示多非易失性存储器封装储存系统的概要方块图。

请参考图2，多非易失性存储器封装储存系统200是使用多芯片封装(multi-chip packages，MCP)技术封装的储存系统单芯片(System on Chip)。

多非易失性存储器封装储存系统200包括由第一非易失性存储器芯片202a、第二非易失性存储器芯片202b、第三非易失性存储器芯片202c、第四非易失性存储器芯片202d、第五非易失性存储器芯片202e、第六非易失性存储器芯片202f、第七非易失性存储器芯片202g与第八非易失性存储器芯片202h所组成的存储器模块、第一控制总线204a、第二控制总线204b、第一I/O(input/output，I/O)总线206a、第二I/O总线206b与控制器208。

通常多非易失性存储器封装储存系统200会与主机(未示出)一起使用，以使主机可将数据储存至多非易失性存储器封装储存系统200或从多非易失性存储器封装储存系统200中读取数据。在本实施例中，多非易失性存储器封装储存系统200为存储卡。但必须了解的是，在本发明另一实施例中多非易失性存储器封装储存系统200也可以是随身盘或固态硬盘(Solid StateDrive，SSD)。

第一非易失性存储器芯片202a、第二非易失性存储器芯片202b、第三非易失性存储器芯片202c、第四非易失性存储器芯片202d、第五非易失性存储器芯片202e、第六非易失性存储器芯片202f、第七非易失性存储器芯片202g与第八非易失性存储器芯片202h是用以储存数据。在本实施例中，第一非易失性存储器芯片202a、第二非易失性存储器芯片202b、第三非易失性存储器芯片202c、第四非易失性存储器芯片202d、第五非易失性存储器芯片202e、第六非易失性存储器芯片202f、第七非易失性存储器芯片202g与第八非易失性存储器芯片202h为SLC(Single Level Cell)与非(NAND)闪速存储器芯片。然而，但本发明不限于此，本发明也可应用于MLC(MultiLevel Cell NAND闪速存储器芯片或其它适合的非易失性存储器芯片。

此外，必须了解的是，在此虽然是以具8个非易失性存储器芯片的存储器模块来进行说明，但存储器模块可以任何适当数目的非易失性存储器芯片来实施。

第一控制总线204a与第二控制总线204b是用以分别地配合第一I/O总线206a与第二I/O总线206b以符合传输协议的方式执行控制器208所下达的指令。第一控制总线204a连接在第一非易失性存储器芯片202a、第三非易失性存储器芯片202c、第五非易失性存储器芯片202e、第七非易失性存储器芯片202g与控制器208之间。第二控制总线204b连接在第二非易失性存储器芯片202b、第四非易失性存储器芯片202d、第六非易失性存储器芯片202f、第八非易失性存储器芯片202g与控制器208之间。换言之，当控制器208预期对第一非易失性存储器芯片202a、第三非易失性存储器芯片202c、第五非易失性存储器芯片202e或第七非易失性存储器芯片202g执行控制指令时会使用第一控制总线204a并配合第一I/O总线206a执行控制指令，并且当控制器208预期对第二非易失性存储器芯片202b、第四非易失性存储器芯片202d、第六非易失性存储器芯片202f或第八非易失性存储器芯片202g执行控制指令时会使用第二控制总线204b并配合第二I/O总线206b执行控制指令。在本实施例中，第一控制总线204a与第二控制总线204b分别地包括RE(read enable)、WE(write enable)、CLE(command latchenable)、ALE(address latch enable)、WP(write protect)与R/B(ready/busy output)脚位。

第一I/O总线206a与第二I/O总线206b是用以分别地配合第一控制总线204a与第二控制总线204b以符合传输协议的方式执行指令及传递所存取的数据。第一I/O总线206a连接在第一非易失性存储器芯片202a、第三非易失性存储器芯片202c、第五非易失性存储器芯片202e、第七非易失性存储器芯片202g与控制器208之间，并且第二I/O总线206b连接在第二非易失性存储器芯片202b、第四非易失性存储器芯片202d、第六非易失性存储器芯片202f、第八非易失性存储器芯片202g与控制器208之间。换言之，当控制器208预期对第一非易失性存储器芯片202a、第三非易失性存储器芯片202c、第五非易失性存储器芯片202e或第七非易失性存储器芯片202g进行存取时会使用第一I/O总线206a传递控制指令与所存取的数据，并且当控制器208预期对第二非易失性存储器芯片202b、第四非易失性存储器芯片202d、第六非易失性存储器芯片202f或第八非易失性存储器芯片202g进行存取时会使用第二I/O总线206b传递控制指令与所存取的数据。

控制器208用以控制多非易失性存储器封装储存系统200的整体运作，例如数据的储存、读取与擦除等。控制器208电连接至存储器模块，特别是，控制器208可通过连接至第一非易失性存储器芯片202a与第二非易失性存储器芯片202b的第一芯片致能脚位CE0、连接至第三非易失性存储器芯片202c与第四非易失性存储器芯片202d的第二芯片致能脚位CE1、连接至第五非易失性存储器芯片202e与第六非易失性存储器芯片202f的第三芯片致能脚位CE2以及连接至第七非易失性存储器芯片202g与第八非易失性存储器芯片202h的第四芯片致能脚位CE3来传送芯片致能讯号以致能第一非易失性存储器芯片202a、第二非易失性存储器芯片202b、第三非易失性存储器芯片202c、第四非易失性存储器芯片202d、第五非易失性存储器芯片202e、第六非易失性存储器芯片202f、第七非易失性存储器芯片202g或第八非易失性存储器芯片202h。

具体来说，当控制器208预期要对第一非易失性存储器芯片202a、第二非易失性存储器芯片202b、第三非易失性存储器芯片202c、第四非易失性存储器芯片202d、第五非易失性存储器芯片202e、第六非易失性存储器芯片202f、第七非易失性存储器芯片202g或第八非易失性存储器芯片202h进行存取时，则控制器208必须先经由第一芯片致能脚位CE0、第二芯片致能脚位CE1、第三芯片致能脚位CE2或第四芯片致能脚位CE3传送芯片致能讯号以致能第一非易失性存储器芯片202a、第二非易失性存储器芯片202b、第三非易失性存储器芯片202c、第四非易失性存储器芯片202d、第五非易失性存储器芯片202e、第六非易失性存储器芯片202f、第七非易失性存储器芯片202g或第八非易失性存储器芯片202h，其中当控制器208经由第一芯片致能脚位CE0传送芯片致能讯号时会同时致能第一非易失性存储器芯片202a与第二非易失性存储器芯片202b，当控制器208经由第二芯片致能脚位CE1传送芯片致能讯号时会同时致能第三非易失性存储器芯片202c与第四非易失性存储器芯片202d，当控制器208经由第三芯片致能脚位CE2传送芯片致能讯号时会同时致能第五非易失性存储器芯片202e与第六非易失性存储器芯片202f，并且当控制器208经由第四芯片致能脚位CE3传送芯片致能讯号时会同时致能第七非易失性存储器芯片202g与第八非易失性存储器芯片202h。

在此，控制器208包括存储器接口与微处理器。存储器接口用以存取存储器模块。也就是，主机欲写入至存储器模块的数据会经由存储器接口转换为存储器模块所能接受的格式。微处理器耦接至存储器接口用以接收与处理主机所执行的指令，例如写入数据、读取数据、擦除数据等。

值得一提的是，由于控制器208传送芯片致能讯号时会同时致能由一个芯片致能脚位所一起连接的两个非易失性存储器芯片，因此控制器208的微处理器会针对预期执行单通道存取(single channel access)或多通道存取(two channels access)而进行不同的作动模式，其中单通道存取是指同一时间仅作动一个I/O总线来存取单一非易失性存储器芯片，而多通道存取是指同一时间通过作动多个I/O总线来存取多个非易失性存储器芯片。

具体来说，例如当微处理器预期对第一非易失性存储器芯片202a与第二非易失性存储器芯片202b进行双通道写入(或读取)时，微处理器会选择经由第一芯片致能脚位CE0传送芯片致能讯号以致能第一非易失性存储器芯片202a与该第二非易失性存储器芯片202b，然后分别地通过第一控制总线204a与第一I/O总线206a以及第二控制总线204b与第二I/O总线206b对第一非易失性存储器芯片202a和第二非易失性存储器芯片202b同时执行写入(或读取)指令，最后分别地通过第一I/O总线206a与第二I/O总线206b对第一非易失性存储器芯片202a与第二非易失性存储器芯片202b进行数据的传递，由此对第一非易失性存储器芯片202a与第二非易失性存储器芯片202b进行双通道存取，以提升系统的效能。

另外，例如当微处理器预期对第一非易失性存储器芯片202a执行单通道写入(或读取)时，微处理器会选择经由第一芯片致能脚位CE0传送芯片致能讯号以致能第一非易失性存储器芯片202a，然后仅通过第一控制总线204a与第一I/O总线206a对第一非易失性存储器芯片202a执行写入(或读取)指令，之后通过第一I/O总线206a对第一非易失性存储器芯片202a进行数据的传递。然而，虽然在致能第一非易失性存储器芯片202a时第二非易失性存储器芯片202b也会同时被致能，但微处理器不会作动第二控制总线204b，因此第二非易失性存储器芯片202b不会作动。

此外，虽未绘示于本实施例，但控制器208可还包括存储器管理模块、缓冲存储器与电源管理模块等一般闪速存储器控制器常见的功能模块。

值得一提的是，如上所述多非易失性存储器封装储存系统200是通过MCP技术封装的储存系统单芯片。如图3所示，控制器208会堆栈在存储器模块上并一起封装为一单芯片，其中由于控制器208的尺寸小于具多存储器芯片的存储器模块，因此在堆栈时第一控制总线与第一I/O总线和第二控制总线与第二I/O总线分别地于控制器208的相邻两侧接出，即在控制器208的L型侧边(如图3所示的侧边208a与208b)进行拉线。具体来说，第一控制总线204a、第一I/O总线206a、第一芯片致能脚位CE0与第二芯片致能脚位CE1会于侧边208a上耦接于控制器208和存储器模块的第一非易失性存储器芯片202a、第三非易失性存储器芯片202c、第五非易失性存储器芯片202e与第七非易失性存储器芯片202g与控制器208之间，并且第二控制总线204b、第二I/O总线206b、第三芯片致能脚位CE2与第四芯片致能脚位CE 3于侧边208b上耦接于控制器208和存储器模块的第二非易失性存储器芯片202b、第四非易失性存储器芯片202d、第六非易失性存储器芯片202f、第八非易失性存储器芯片202g之间。

在本发明一实施例中，多非易失性存储器封装储存系统200还包括数据传输连接接口以连接主机(未示出)，其中数据传输连接接口可为SD接口、PCI Express接口、IEEE 1394接口、SATA接口、MS接口、MMC接口、USB接口、CF接口、IDE接口或其它适合的数据传输接口。

图4是根据本发明实施例所绘示的存取方法的流程图。

请参考图4，当主机预期对多非易失性存储器封装储存系统200进行存取(即写入或指令)时，在步骤S401中微处理器会决定预期存取的非易失性存储器芯片。接着，在步骤S403中依据非易失性存储器芯片的配置判断是否执行多通道存取。

倘若在步骤S403中判断执行多通道存取(例如，同时存取第三非易失性存储器芯片202c与第四非易失性存储器芯片202d)时，则在步骤S405中会选择对应的芯片致能脚位(例如，芯片致能脚位CE1)并传送芯片致能讯号。之后在步骤S407中微处理器会对已致能的多个非易失性存储器芯片(例如，第三非易失性存储器芯片202c与第四非易失性存储器芯片202d)执行存取指令。最后，在步骤S409中经由多个I/O总线同时存取多个非易失性存储器芯片中的数据，例如经由第一I/O总线206a传递对第三非易失性存储器芯片202c所存取的数据且经由第二I/O总线206b传递对第四非易失性存储器202d所存取的数据。

倘若在步骤S403中判断非执行多通道存取(例如，仅对第一非易失性存储器芯片202a执行单通道存取)时，则在步骤S411中会选择对应的芯片致能接脚(例如芯片致能脚位CE0)并传送芯片致能讯号。之后在步骤S413中微处理器会仅对已致能且欲存取的非易失性存储器芯片执行存取指令，例如通过第一控制总线204a与第一I/O总线206a对第一非易失性存储器芯片202a执行存取指令。另外，对于已同时致能但不存取的非易失性存储器芯片则不作任何作动。最后，在步骤S415中经由对应I/O总线存取所欲存取的非易失性存储器芯片中的数据，例如经由第一I/O总线206a传递对第一非易失性存储器芯片202a所存取的数据。

值得一提是，在本实施例由于微处理器分别通过独立的控制与I/O总线来存取由同一芯片致能脚位所连接的不同非易失性存储器芯片，因此根据本发明实施例的存取方法可以多通道存取方式对不同非易失性存储器芯片的不同区块进行存取。

综上所述，本发明是在MCP封装下使用单一芯片致能脚位连接多个非易失性存储器芯片，以节省芯片致能脚位缩小非易失性存储器储存系统的体积。此外，微处理器作动多组控制与I/O总线对同时致能的非易失性存储器芯片执行相同的存取指令并存取以使得多非易失性存储器封装储存系统可进行多通道存取。再者，微处理器可仅作动其中一组控制与I/O总线对特定非易失性存储器芯片执行存取指令并存取以使得在单一芯片致能脚位连接多个非易失性存储器芯片的结构下也可执行单通道存取。

以上所述仅为本发明的较佳实施例，并非用以限定本发明。本领域技术人员，在不脱离本发明的精神和范围的前提下，可做若干更改与修饰。因此，本发明的保护范围应以本发明的权利要求为准。

Claims (14)

1.一种多非易失性存储器封装储存系统，包括：

一存储器模块，至少包括一第一非易失性存储器芯片与一第二非易失性存储器芯片，该第一非易失性存储器芯片与该第二非易失性存储器芯片会通过一第一芯片致能脚位同时接收一芯片致能讯号而致能；

一控制器，耦接至该存储器模块且用以输出该芯片致能讯号，其中该控制器堆栈在该存储器模块上并以一多芯片封装技术封装为一芯片；

第一与第二I/O总线，分别地耦接在该第一非易失性存储器芯片与该控制器之间以及该第二非易失性存储器芯片与该控制器之间；以及

第一与第二控制总线，分别耦接在该第一非易失性存储器芯片与该控制器之间以及该第二非易失性存储器芯片与该控制器之间，

其中当该控制器执行一多通道存取时，该控制器会经由该第一芯片致能脚位致能该第一非易失性存储器芯片与该第二非易失性存储器芯片后通过该第一控制总线与该第一I/O总线对该第一非易失性存储器芯片执行一存取指令并且通过该第一I/O总线传递所存取的数据，同时通过该第二控制总线与该第二I/O总线对该第二非易失性存储器芯片执行该存取指令并且通过该第二I/O总线传递所存取的数据，

其中当该控制器对该第一非易失性存储器芯片执行一单通道存取时，该控制器会经由该芯片致能脚位致能该第一非易失性存储器芯片与该第二非易失性存储器芯片后仅通过该第一控制总线与该第一I/O总线对该第一非易失性存储器芯片执行该存取指令，并且通过该第一I/O总线传递所存取的数据，

其中当该控制器对该第二非易失性存储器芯片执行该单通道存取时，该控制器会经由该芯片致能脚位致能该第一非易失性存储器芯片与该第二非易失性存储器芯片后仅通过该第二控制总线与该第二I/O总线对该第二非易失性存储器芯片执行该存取指令，并且通过该第二I/O总线传递所存取的数据。

2.如权利要求1所述的多非易失性存储器封装储存系统，其中该第一控制总线与该第一I/O总线和该第二控制总线与该第二I/O总线分别于该控制器的相邻两侧耦接至该第一非易失性存储器芯片与该第二非易失性存储器芯片。

3.如权利要求1所述的多非易失性存储器封装储存系统，其中该存取指令为一写入指令或一读取指令。

4.如权利要求1所述的多非易失性存储器封装储存系统，其中该存储器模块还包括：

第三、第五与第七非易失性存储器芯片，耦接于该第一I/O总线与该第一控制总线；以及

第四、第六与第八非易失性存储器芯片，耦接于该第二I/O总线与该第二控制总线，

其中该控制器通过一第二芯片致能脚位致能该第三与第四非易失性存储器芯片、通过一第三芯片致能脚位致能该第五与第六非易失性存储器芯片并且通过一第四芯片致能脚位致能该第七与第八非易失性存储器芯片。

5.如权利要求1所述的多非易失性存储器封装储存系统，其中该第一非易失性存储器芯片与该第二非易失性存储器芯片为SLC与非闪速存储器或MLC与非闪速存储器。

6.如权利要求1所述的多非易失性存储器芯片封装储存系统，还包括一数据传输连接接口，用以连接一主机。

7.如权利要求6所述的多非易失性存储器封装储存系统，其中该数据传输连接接口为PCI Express接口、USB接口、IEEE 1394接口、SATA接口、MS接口、MMC接口、SD接口、CF接口或IDE接口。

8.一种控制器，其适用控制一多非易失性存储器封装储存系统的一存储器模块，该存储器模块至少包括一第一非易失性存储器芯片与一第二非易失性存储器芯片，并且该第一非易失性存储器芯片与该第二非易失性存储器芯片会通过一芯片致能脚位同时接收一芯片致能讯号而致能，该控制器包括：

一存储器接口，用以存取该存储器模块；以及

一微处理器，耦接至该存储器接口且用以输出该芯片致能讯号，

其中当该微处理器执行一多通道存取时，该微处理器会经由该芯片致能脚位致能该第一非易失性存储器芯片与该第二非易失性存储器芯片后通过该多非易失性存储器封装储存系统的一第一控制总线与一第一I/O总线对该第一非易失性存储器芯片执行一存取指令并且通过该多非易失性存储器封装储存系统的该第一I/O总线传递所存取的数据，同时通过该多非易失性存储器封装储存系统的一第二控制总线与一第二I/O总线对该第二非易失性存储器芯片执行该存取指令并且通过该多非易失性存储器封装储存系统的该第二I/O总线传递所存取的数据，

其中当该微处理器对该第一非易失性存储器芯片执行一单通道存取时，该微处理器会经由该芯片致能脚位致能该第一非易失性存储器芯片与该第二非易失性存储器芯片后仅通过该第一控制总线与该第一I/O总线对该第一非易失性存储器芯片执行该存取指令，并且通过该第一I/O总线传递所存取的数据，

其中当该微处理器对该第二非易失性存储器芯片执行该单通道存取时，该微处理器会经由该芯片致能脚位致能该第一非易失性存储器芯片与该第二非易失性存储器芯片后仅通过该第二控制总线与该第二I/O总线对该第二非易失性存储器芯片执行该存取指令，并且通过该第二I/O总线传递所存取的数据，

其中该第一非易失性存储器芯片耦接于该第一控制总线与该第一I/O总线并且该第二非易失性存储器芯片耦接于该第二控制总线与该第二I/O总线。

9.如权利要求8所述的控制器，其中该存取指令为一写入指令或一读取指令。

10.如权利要求8所述的控制器，其中该存储器模块还包括：

第三、第五与第七非易失性存储器芯片，耦接于该第一I/O总线与该第一控制总线；以及

第四、第六与第八非易失性存储器芯片，耦接于该第二I/O总线与该第二控制总线，

其中该微处理器通过一第二芯片致能脚位致能该第三与第四非易失性存储器芯片、通过一第三芯片致能脚位致能该第五与第六非易失性存储器芯片并且通过一第四芯片致能脚位致能该第七与第八非易失性存储器芯片。

11.如权利要求8所述的控制器，其中该第一非易失性存储器芯片与该第二非易失性存储器芯片为SLC与非闪速存储器或MLC与非闪速存储器。

12.如权利要求8所述的控制器，其中该多非易失性存储器封装储存系统为一USB随身盘、一快闪存储卡或一固态硬盘。

13.一种存取方法，其适用存取一多非易失性存储器封装储存系统的一存储器模块，该存储器模块至少包括一第一非易失性存储器芯片与一第二非易失性存储器芯片，并且该第一非易失性存储器芯片与该第二非易失性存储器芯片会通过一芯片致能脚位同时接收一芯片致能讯号而致能，该第一非易失性存储器芯片耦接于一第一控制总线与一第一I/O总线并且该第二非易失性存储器芯片耦接于一第二控制总线与一第二I/O总线，该存取方法包括：

判断是否同时存取该第一非易失性存储器芯片与该第二非易失性存储器芯片或仅存取该第一非易失性存储器芯片或该第二非易失性存储器芯片；

当判断同时存取该第一非易失性存储器芯片与该第二非易失性存储器芯片时，以该芯片致能讯号致能该第一非易失性存储器芯片与该第二非易失性存储器芯片、通过该多非易失性存储器封装储存系统的该第一控制总线与该第一I/O总线对该第一非易失性存储器芯片执行一存取指令以及通过该第二控制总线与该第二I/O总线对该第二非易失性存储器芯片执行该存取指令，并且通过该多非易失性存储器封装储存系统的该第一I/O总线与该第二I/O总线分别地传递该第一非易失性存储器芯片与该第二非易失性存储器芯片的数据；

当判断仅存取该第一非易失性存储器芯片时，以该芯片致能讯号致能该第一非易失性存储器芯片与该第二非易失性存储器芯片、仅通过该第一控制总线与该第一I/O总线对该第一非易失性存储器芯片执行该存取指令且通过该第一I/O总线传递该第一非易失性存储器芯片的数据；以及

当判断仅存取该第二非易失性存储器芯片时，以该芯片致能讯号致能该第一非易失性存储器芯片与该第二非易失性存储器芯片、仅通过该第二控制总线与该第二I/O总线对该第二非易失性存储器芯片执行该存取指令且通过该第二I/O总线传递该第二非易失性存储器芯片的数据。

14.如权利要求13所述的存取方法，其中该存取指令为一写入指令或一读取指令。

Images