TWI553834B

TWI553834B - 快閃記憶體裝置以及執行同步操作之方法

Info

Publication number: TWI553834B
Application number: TW103123750A
Authority: TW
Inventors: 陳暉; 蘇騰
Original assignee: 華邦電子股份有限公司
Priority date: 2014-07-10
Filing date: 2014-07-10
Publication date: 2016-10-11
Also published as: TW201603242A

Description

快閃記憶體裝置以及執行同步操作之方法

本發明係有關一種快閃記憶體，特別係有關於利用堆疊之記憶體晶粒以及串列週邊介面之快閃記憶體裝置。

串列式快閃記憶體已成為傳統並列式快閃記憶體之熱門替代記憶體。串列式快閃記憶體提供許多優勢，包括封裝面積小、低接腳數、簡化印刷電路板佈局、低功率消耗、性能堪比並列式快閃記憶體、並且對應之裝置及系統層級的成本較低。串列週邊介面係廣泛地使用於串列式快閃記憶體，而可通過單位元或者多位元串列週邊介面(包括多位元指令和(或)位址輸入以及多位元資料輸出)進行裝置的配置，目前特別受到歡迎。串列週邊介面具有許多優點：單位元串列週邊介面允許廣泛的相容性，而多位元串列週邊介面與一些快閃記憶體結合時，在高時序速度下可允許快速的”代碼映射(code shadowing)”至隨機存取記憶體以及”原地執行(XIP)”等編碼儲存應用。

串列式快閃記憶體通常可提供512Kb至1Gb之容量。然而，對高密度串列式快閃記憶體而言，較低的每位元成本的需求係持續增加。其中，單一的高密度晶粒雖可行但其成本較高，因此可將相同類型的低密度晶粒堆疊組成高密度的串列式快閃記憶體裝置以作為一替代方案。舉例來說，可將密度為256Mb的兩個相同類型的串列式快閃記憶體晶粒堆疊以構成容量為512Mb(2x256Mb)之裝置，或者將密度為256Mb的四個相同類型的串列式快閃記憶體晶粒堆疊以構成容量為1Gb(4x256Mb)之裝置。

此外，可將不同類型之快閃記憶體晶粒堆疊以構成具有不同特性之單一記憶體裝置。快閃記憶體通常有NOR快閃記憶體以及NAND快閃記憶體，在NOR快閃記憶體中，每個記憶體單元係連接於位元線以及接地之間，而在NAND快閃記憶體中，數個記憶體單元係串聯連接於位元線以及接地之間。其中，NOR快閃記憶體一般具有低密度、高讀取速度、低寫入速度、低抹除速度以及隨機存取等特性，而NAND快閃記憶體一般具有高密度、中讀取速度、高頁面寫入速度、高抹除速度、以及間接的或者以I/O方式之存取等特性。NOR快閃記憶體因為可進行隨機存取，微處理器通常會使用NOR快閃記憶體進行快速的”代碼映射”至隨機存取記憶體以及”原地執行”等應用，而NAND快閃記憶體因其高速序列寫入能力以及高密度但低成本的特性，使其特別適用於資料儲存容量需求高的系統。此外，某些類型的NAND快閃記憶體目前已被改進以在代碼映射的應用中提供類似SPI-NOR快閃記憶體的特性。

具有堆疊晶粒的串列週邊介面快閃記憶體裝置的操作技術目前仍不完善。”Spansion Inc.,Data Sheet,S70FL256P 256-Mbit CMOS 3.0 Volt Flash Memory with 104-MHz SPI Multi I/O Bus,Revision 05,January 30,2013”揭露了將兩個完全相同的128Mb晶粒進行堆疊後，再將個別的/CS接腳焊至封裝上不同的對應接腳所構成的串列週邊介面快閃記憶體裝置。然而不利的是，其需要透過控制器以提供及管理多個/CS控制訊號，此外，多出的/CS接腳需求亦會使得該串列週邊介面快閃記憶體裝置無法進行八接腳的封裝。

“Micron Technology Inc.,N25Q512A 1.8V,Multiple I/O Serial Flash Memory,September 2013”揭露了將兩個相異的晶粒堆疊後，除了有關記憶體的讀取及抹除操作外，就使用者的角度可視為單一裝置的快閃記憶體裝置。然而，上述裝置雖可在八接腳封裝中，進行四元I/O串列週邊介面協定的操作，但其製造成本往往會因其複雜的特殊設計而較高。

本發明提供一種快閃記憶體裝置，其具有串列週邊介面(Serial Peripheral Interface,SPI)快閃記憶體之優點，以及較高的的資料儲存容量，並且，在一些實施例中可相容於原地執行以及代碼映射的應用。本發明係包括下列之示範實施例。

本發明一實施例提供一種快閃記憶體裝置，包括：一第一串列週邊介面快閃記憶體晶粒，具有一第一晶粒辨識符，以及第一串列週邊介面接腳組；一第二串列週邊介面快閃記憶體晶粒，具有一第二晶粒辨識符，以及第二串列週邊介面接腳組；以及一封裝，具有以一堆疊配置排列的第一串列週邊介面快閃記憶體晶粒以及第二串列週邊介面快閃記憶體晶粒，以及具有一串列週邊介面封裝接腳組，與第一串列週邊介面接腳組以及第二串列週邊介面接腳組平行耦接。

本發明另一實施例係提供一種於串列週邊介面快閃記憶體裝置中執行同步操作之方法，其中串列週邊介面快閃記憶體裝置具有包括一晶片選擇接腳之一串列週邊介面封裝接腳組。適用於上述方法中之串列週邊介面快閃記憶體裝置包括一第一串列週邊介面快閃記憶體晶粒，具有一第一晶粒辨識符以及第一串列週邊介面接腳組；以及一第二串列週邊介面快閃記憶體晶粒，具有一第二晶粒辨識符以及第二串列週邊介面接腳組；第一串列週邊介面快閃記憶體晶粒係與第二串列週邊介面快閃記憶體晶粒堆疊，以及第一串列週邊介面接腳組以及第二串列週邊介面接腳組係與串列週邊介面封裝接腳組平行耦接。方法包括於串列週邊介面快閃記憶體裝置之晶片選擇接腳接收第一晶片選擇主動訊號，第一晶片選擇主動訊號係與平行提供至第一串列週邊介面記憶體晶粒以及第二串列週邊介面記憶體晶粒；以及結合接收第一晶片選擇主動訊號之步驟，於第一串列週邊介面快閃記憶體晶粒以及第二串列週邊介面快閃記憶體晶粒上執行第一晶粒選擇指令以致能第一串列週邊介面快閃記憶體晶粒響應一串列週邊介面指令集，並致能上述第二串列週邊介面快閃記憶體晶粒僅響應一通用指令子集，通用指令子集係為串列週邊介面指令集之子集並包括晶粒選擇指令。方法更包括自串列週邊介面快閃記憶體裝置之晶片選擇接腳接收第一晶片選擇停止訊號以終止第一串列週邊介面快閃記憶體晶粒以及第二串列週邊介面快閃記憶體晶粒上之第一晶粒選擇指令之執行。方法更包括當第一串列週邊介面快閃記憶體晶粒被致能響應串列週邊介面指令集時，於串列週邊介面快閃記憶體裝置之晶片選擇接腳接收第二晶片選擇主動訊號，第二晶片選擇主動訊號係平行提供至第一串列週邊介面快閃記憶體晶粒以及第二串列週邊介面快閃記憶體晶粒；以及結合接收第二晶片選擇主動訊號之步驟，於第一串列週邊介面快閃記憶體晶粒上執行非通用指令的第一串列週邊介面指令，造成一內部自定時操作(internal self-timed operation)之執行。方法更包括於串列週邊介面快閃記憶體裝置之晶片選擇接腳接收第二晶片選擇停止訊號以於第一串列週邊介面快閃記憶體晶粒上終止第一串列週邊介面指令，但不終止內部自定時操作。方法更包括於串列週邊介面快閃記憶體裝置之晶片選擇接腳上接收第三晶片選擇主動訊號，第三晶片選擇主動訊號係平行提供至第一串列週邊介面快閃記憶體晶粒以及第二串列週邊介面快閃記憶體晶粒；以及結合接收第三晶片選擇主動訊號之步驟，於第一串列週邊介面快閃記憶體晶粒以及第二串列週邊介面快閃記憶體晶粒上執行第二晶粒選擇指令以致能第二串列週邊介面快閃記憶體晶粒響應上述串列週邊介面指令集，並致能第一串列週邊介面快閃記憶體晶粒響應通用指令子集。方法更包括於串列週邊介面快閃記憶體裝置之晶片選擇接腳接收第三晶片選擇停止訊號，以終止第一串列週邊介面快閃記憶體晶粒以及第二串列週邊介面快閃記憶體晶粒上第二晶粒選擇指令之執行。方法更包括當第二串列週邊介面快閃記憶體晶粒被致能響應串列週邊介面指令集時，於串列週邊介面快閃記憶體裝置之晶片選擇接腳接收第四晶片選擇主動訊號，第四晶片選擇主動訊號係平行提供至第一串列週邊介面快閃記憶體晶粒以及第二串列週邊介面快閃記憶體晶粒；以及結合接收上述第四晶片選擇主動訊號之步驟，於第二串列週邊介面快閃記憶體晶粒上執行第二串列週邊介面指令，同時於第一串列週邊介面記憶體晶粒上執行內部自定時操作。方法更包括於串列週邊介面記憶體裝置之晶片選擇接腳接收第四晶片選擇停止訊號以終止第二串列週邊介面指令。

10、20、70、90、100‧‧‧串列週邊介面快閃記憶體裝置

11、12、13、14、21、22、23、24、72、74、92、94、102、104‧‧‧串列週邊介面快閃記憶體晶粒

60、61、62、64、66、68‧‧‧步驟流程

71、91、101‧‧‧封裝本體

73‧‧‧隔體

75、95、105‧‧‧粘著劑

76、96、106‧‧‧散熱墊

77、78、97、107、108‧‧‧區域

81、82、83、84、98、99、111、112、113、114‧‧‧引線

93、103‧‧‧材料

第1圖係顯示根據本發明一實施例所述具有堆疊串列週邊介面快閃記憶體晶粒之串列週邊介面快閃記憶體裝置之方塊圖。

第2圖係顯示根據本發明另一實施例所述具有堆疊串列週邊介面快閃記憶體晶粒之串列週邊介面快閃記憶體裝置之方塊圖。

第3圖係顯示晶粒選擇指令之方塊圖。

第4圖係顯示於具有堆疊串列週邊介面快閃記憶體晶粒之串列週邊介面快閃記憶體裝置中執行同步操作指令序列之方塊圖。

第5圖係顯示另一於具有堆疊串列週邊介面快閃記憶體晶粒之串列週邊介面快閃記憶體裝置中執行同步操作指令序列之方塊圖。

第6圖係顯示響應晶粒選擇指令之串列週邊介面快閃記憶體晶粒之操作流程圖。

第7圖係顯示於晶粒之間利用墊片之一種晶粒堆疊技術之側平面圖。

第8圖係顯示利用晶粒交錯之一種晶粒堆疊技術之側平面圖。

第9圖係顯示利用大小不同之晶粒之一種晶粒堆疊技術之側平面圖。

於本文中，”串列週邊介面快閃記憶體晶粒”(下文簡稱快閃記憶體晶粒)係指包括任何型式之快閃記憶體陣列之積體電路晶粒，其配置有兼容於串列週邊介面協議之一組接腳。任何數量之快閃記憶體晶粒可透過利用任何所需之多晶片封裝技術進行堆疊以及封裝。其中，可以在製造期間，個別對封裝中堆疊的每一個快閃記憶體晶粒先指定一個唯一的晶粒辨識符(Die ID)，並在一般操作期間，透過對晶粒選擇指令(Die Select)指定不同的晶粒辨識符，以致能堆疊的快閃記憶體晶粒之一者響應串列週邊介面上的後續指令，並致能封裝中堆疊的其他快閃記憶體晶粒僅響應串列週邊介面上後續的某些通用指令(例如晶粒選擇指令)。

於本文中，”接腳”係指用以直接或間接外部電性連接至快閃記憶體晶粒之導電元件，包括無論是晶粒上之導電元件(例如焊盤(bonding pad))，或是嵌於封裝上或封裝中之導電元件(例如凹陷觸點(recessed contact)、平齊觸點(flush contact)、突出觸點(projecting contact))等等。

於本文中，”串列週邊介面接腳”以及”串列週邊界面封裝接腳”係指兼容於串列週邊介面協定之接腳。依據串列週邊介面協定，六接腳可配置為單一串列週邊介面(single SPI)、雙串列週邊介面(dual SPI)、四元串列週邊界面(quad SPI)、或是四元週邊介面(Quad Peripheral Interphase,QPI，亦稱為串列四元介面(Serial Quad Interface,SQI))，並可包括單一位元或者多位元指令和(或)位址輸入以及單一位元或者多位元資料輸入和(或)輸出，其可配置性可能包括上述結構中可預期的任何子集。六接腳係提供晶片選擇/CS、時序CLK、可配置接腳DI(IO₀)、可配置接腳DO(IO₁)、可配置接腳/WP(IO₂)、以及可配置接腳/HOLD(IO₃)。對單一位元串列週邊介面操作而言，可配置接腳係用以作為指令/位址/資料輸入DI、資料輸出DO、寫入保護/WP、以及保持/HOLD。對雙串列週邊介面SPI而言，可配置接腳係用以作為輸入/輸出IO₀、輸入/輸出IO₁、寫入保護/WP、以及保持/HOLD。對四元串列週邊介面SPI以及四元週邊介面QPI而言，可配置接腳係用以作為輸入/輸出IO0、輸入/輸出IO1、輸入/輸出IO2、以及輸入/輸出IO₃。

不引起匯流排存取衝突的操作可同時執行於不同的快閃記憶體晶粒上。許多操作係藉由將指令(具有或者不具有位址之操作碼)輸入串列週邊介面匯流排啟始，而後透過內部控制電路之控制進行自定時操作，其期間約持續毫秒至秒不等。上述操作例如是包括編程/抹除記憶體陣列、寫入狀態暫存器、以及編程/抹除安全暫存器。由於上述指令之執行所包含的內部操作不涉及任何匯流排存取，因此這些操作適合與其他類似之操作或是其他涉及匯流存取的操作同步運作。在發送指令後仍須涉及匯流存取的操作例如包括記憶體陣列讀取、狀態讀取、裝置辨識符讀取、SFDP讀取、安全暫存器讀取、快取載入(NAND)、以及記憶體編碼之初始部分(NOR)。

使用全部相同類型的快閃記憶體晶粒進行堆疊可實現的較高之記憶體密度。第1圖係顯示包括四個堆疊的相同快閃記憶體晶粒11、12、13以及14之串列週邊介面快閃記憶體裝置10。快閃記憶體晶粒11、12、13以及14各配置有六個串列週邊介面接腳，以及電源(Vcc)與接地(GND)等共計八個接腳。並且快閃記憶體晶粒11、12、13以及14例如可包括NOR、NAND、或任何合適的快閃記憶體晶粒。在本實施例中是利用四個快閃記憶體晶粒進行堆疊，但本發明不限於此。在其他實施例中，也可利用任意數量之快閃記憶體晶粒進行堆疊。

在本發明之另一實施例中，亦可選擇不同的快閃記憶體晶粒進行堆疊，藉由根據選擇不同之容量以及特性的快閃記憶體晶粒，可使快閃記憶體裝置提供足夠之容量及特性以符合某些特定的應用。第2圖係顯示具有堆疊的SPI-NOR快閃記憶體晶粒21與SPI-NAND快閃記憶體晶粒22、23以及24的串列週邊介面快閃記憶體裝置20。其中上述SPI-NOR快閃記憶體晶粒21特別適用於編碼之應用，例如原地執行以及代碼映射，而上述SPI-NAND快閃記憶體晶粒22、23以及24則特別適用於資料儲存，並且堆疊後可提供非常高的密度。快閃記憶體晶粒21、22、23以及24包括個別之晶粒辨識符、修正之命令與控制邏輯以響應晶粒選擇指令。若需要更快速之隨機存取記憶體，可將兩個SPI-NOR快閃記憶體晶粒與兩個SPI-NAND快閃記憶體晶粒進行堆疊，或者額外增加SPI-NOR快閃記憶體。適用於編碼儲存應用的SPI-NAND快閃記憶體晶粒(未顯示)亦可取代SPI-NOR快閃記憶體晶粒21，例如可參考美國專利公開號第US 2012/0084491所揭示SPI-NAND快閃記憶體。堆疊的每個快閃記憶體晶粒中的記憶體陣列大小可為相同或者不同，亦或是部分相同或者部分不同。舉例來說，第2圖所示的快閃記憶體裝置20中，SPI-NOR快閃記憶體晶粒21並不需要較大，對許多一般XIP以及代碼映射而言，例如16-32Mb即為足夠；而SPI-NAND快閃記憶體晶粒則可較大，例如1Gb，以提供許多一般之應用足夠的資料儲存。上述容量僅為大略之描述，其可能會因製造技術之發展而增加。

每一個快閃記憶體晶粒21、22、23以及24各配置有六個串列週邊介面接腳，以及電源(Vcc)與接地(GND)等共計八個接腳。並且快閃記憶體晶粒21、22、23以及24例如可包括NOR、NAND、或任何合適的快閃記憶體晶粒。

本發明所揭示的串列週邊介面快閃記憶體裝置可提供下列所述任意一個或者多個優點之結合，並可能還有其他優點：(a)多個堆疊的快閃記憶體晶粒僅需單一物理/CS接腳；(b)可執行所有串列週邊介面協定之八接腳封裝，包括四元串列週邊介面協定；(c)一些串列週邊介面操作可同步運行；(d)僅需要對現有的串列週邊介面快閃記憶體晶粒設計進行少部分修正；(e)適用於傳統的多晶片封裝技術；以及(f)可堆疊異質(heterogeneous)的快閃記憶體晶粒以達成多功能以及目標效能。

本發明所揭示的串列週邊介面快閃記憶體裝置係使用堆疊的快閃記憶體晶粒所構成，可與傳統的快閃記憶體指令集相容，並可透過”晶粒選擇”指令進行擴充。舉例來說，如第3圖所示，晶粒選擇指令可為兩個位元組的指令(例如C2十六進制晶粒選擇操作碼(hex opcode))，並接續有八位元的晶粒辨識符。其中，雖然晶粒辨識符所需的位元數係取決於串列週邊介面快閃記憶體裝置中可堆疊的快閃記憶體晶粒的最大數目，且其僅需要兩位元即可指定四個堆疊的快閃記憶體晶粒，但仍可保留八位元的晶粒辨識符長度，以使得指令的晶粒辨識符依一般慣例結束於位元組邊界。

晶粒選擇指令係以下述方式選擇多晶粒堆疊封裝中個別的任意快閃記憶體晶粒。晶粒選擇指令與欲存取的快閃記憶體晶粒的特定晶粒辨識符係由控制器(未顯示)一同發送到串列週邊介面快閃記憶體裝置。接著，堆疊的所有快閃記憶體晶粒皆會運行晶粒選擇指令，其中符合所述晶粒辨識符的快閃記憶體晶粒會被致能為響應所有串列週邊界面指令集(SPI instruction set)，而其他的快閃記憶體晶粒則會被致能為僅響應串列週邊介面指令集之一子集(此處係指一般指令子集，Universal instruction subset)，但不響應其他的串列週邊介面指令集。若欲支援同步操作時，非選擇晶粒的命令與控制邏輯可繼續執行任何目前正在進行之內部操作。此功能可被設計於每個堆疊的快閃記憶體晶粒的命令與控制邏輯中。

第4圖以及第5圖係為同步操作的一個例子，此處之示例為同步抹除以及讀取。為了清楚起見，係省略於指令序列期間常用之複數其他訊號。上述訊號包括/CS訊號，舉例來說，/CS訊號係在每個指令之前轉換為低以選擇裝置，並在當允許內部抹除、編碼、以及寫入狀態暫存器迴圈時轉換為高以完成指令。/CS訊號可藉由上述方式與晶粒選擇指令一起使用於本方法中。

第4圖所繪示的指令序列係開始於晶粒選擇操作碼DS，接著為晶粒辨識符0，接著為抹除操作碼ER(例如為一晶片抹除指令(Chip Erase instruction))，使得晶粒0在/CS訊號自低轉換至高時，執行內部自定時抹除操作。接下來之指令序列係為晶粒選擇操作碼DS，接著為晶粒辨識符1，接著為讀取操作碼RD、相關的位址位元ADR以及冗餘位元DMY，使得晶粒1執行讀取操作。其中，所述讀取操作係在/CS訊號自高轉換至低時啟始，並在/CS訊號自低轉換至高時完成。於此範例中，讀取操作之時間係長於抹除操作。接下來之指令序列係為晶粒選擇操作碼DS，接著為晶粒辨識符0，接著為讀取狀態暫存器操作碼RSR，用以讀取狀態暫存器中的資料(例如狀態暫存器1中之BUSY位元SO)，以確認抹除操作是否已經完成。舉例來說，當串列週邊介面快閃記憶體晶粒執行內部抹除、編碼或者寫入狀態暫存器迴圈時，BUSY位元為設定為1的唯讀位元。於此，晶粒0透過狀態暫存器中的資料進行響應以表示抹除操作已不再被執行，並且晶粒0已準備好執行其他操作。

第5圖所繪示的指令序列係開始於晶粒選擇操作碼DS，接著為晶粒辨識符0，接著為抹除操作碼ER，使得晶粒0在/CS訊號自低轉換至高時，執行內部自定時抹除操作。接下來之指令序列係為晶粒選擇操作碼DS，接著為晶粒辨識符1，接著為讀取操作碼RD、相關的位址位元ADR以及冗餘位元DMY，使得晶粒1執行讀取操作。其中，所述讀取操作係在/CS訊號自高轉換至低時啟始，並在/CS訊號自低轉換至高時完成。於此範例中，讀取操作之時間係短於抹除操作，以及於完成抹除操作前完成讀取操作。接下來之指令序列係為晶粒選擇操作碼DS，接著為晶粒辨識符0，接著為讀取狀態暫存器操作碼RSR，用以讀取狀態暫存器中之資料，以確認抹除操作是否完成。此時，雖然晶粒0的內部抹除指令仍在執行，但晶粒0因響應晶粒選擇指令而成為被選擇之晶粒，並透過狀態暫存器中的資料進行響應以表示抹除操作仍在執行。接下來之指令序列係為另一讀取狀態暫存器操作碼RSR，用以再次確認狀態暫存器中之資料。此時，晶粒0透過狀態暫存器中的資料進行響應以表示抹除操作已不再被執行，並且晶粒0已準備好執行其他操作。

第6圖係顯示晶粒選擇指令的執行流程圖。首先，接收晶粒選擇指令(方塊60)。同時，若有任何正在進行的內部自定時操作，則持續進行操作(方塊61)。接著，比較堆疊晶粒中各晶粒的晶粒辨識符是否符合接續於晶粒選擇指令的晶粒辨識符(方塊62)。若偵測到兩者符合，則將該快閃記憶體晶粒放入、或者保留在全串列週邊介面指令集執行模式中(方塊64)，上述全串列週邊介面指令集執行模式係為快閃記憶體晶粒可響應整個串列週邊介面指令集中所有指令的標準模式。若未偵測到兩者符合，則將快閃記憶體晶粒放入、或者保留於通用指令子集執行模式中(方塊66)。上述通用指令子集執行模式係為快閃記憶體晶粒僅響應通用指令的一新模式。本發明中所述”通用指令”係指串列週邊介面指令集的一子集，所述子集包括晶粒選擇指令以及某些標準指令(例如裝置重置)。其中，無論快閃記憶體晶粒是否能響應整個串列週邊介面指令集，其皆可響應所述子集。本執行流程可實施於任何期望之方法中，例如硬體、韌體、軟體、狀態機器、任意上述之結合，或者於任何其他方法中。

堆疊的快閃記憶體晶粒可進行許多不同類型之同步操作。由於快閃記憶體中的內部抹除、編程以及寫入操作的時間需求不同，使堆疊的快閃記憶體晶粒具有能分別執行不同指令的能力可有利地於一般操作期間增加資料通量(throughput)，以及於系統製造期間促進高效率的”編碼下載”。舉例來說，同步操作特別有利於”寫入時讀取(Read while Write)”(狀態暫存器寫入，無論是0至1或者1至0)，”編程/抹除時讀取”(不包括SPI-NOR編程指令之資料傳輸部分)，以及”多晶粒編程/抹除”(不包括SPI-NOR編程指令之資料傳輸部分)。雖然在此係以兩個同步操作進行說明，但本發明不限於此，同步操作的數量亦可與所堆疊的快閃記憶體晶粒的數量一樣多。每個堆疊的快閃記憶體晶粒可藉由晶粒選擇指令個別致能，並透過讀取狀態暫存器以確認其狀態，例如該晶粒正在執行寫入、編程或者抹除操作而無法接收新的指令，或是可接收新的指令。

於電源開啟時，可依需求將一特定晶粒(例如晶粒辨識符為”00”之晶粒)指定為主動晶粒。並在一般操作前，可使用SFDP(Serial Flash Discoverable Parameters)指令辨識串列週邊介面快閃記憶體裝置是否具有堆疊晶粒並支援”晶粒選擇”的功能。為了達到此一目的，可於主要SFDP表格附加一供應商專用SFDP之標頭(header)。

唯一的晶粒辨識符可在製造過程中透過任何技術指定給各堆疊的快閃記憶體晶粒。舉例來說，可依需求在暫存器中提供不同的晶粒辨識符位元，並在製造過程中將所述位元預先編程後再進行晶粒的堆疊。由於暫存器位元很小，因此不會有空間懲罰(space penalty)。然而需注意的是，在堆疊晶粒時必須小心堆疊中所有快閃記憶體晶粒的晶粒辨識符彼此並不重複，並且係以合適的順序進行堆疊。另外，亦可在快閃記憶體晶粒上提供晶粒辨識符接腳(Die ID pin)(例如是焊盤)，並以適當的方式將上述焊盤絲焊至VCC或者GND以對堆疊中的快閃記憶體晶粒建立個別的唯一晶粒辨識符。舉例來說，當具有兩個快閃記憶體晶粒時，可將第一快閃記憶體晶粒的晶粒辨識符接腳絲焊至GND以建立第一晶粒辨識符，並將第二快閃記憶體晶粒的晶粒辨識符接腳絲焊至Vcc以建立第二晶粒辨識符；當具有四個快閃記憶體晶粒時，可對各快閃記憶體晶粒提供二晶粒辨識符接腳，將第一快閃記憶體晶粒的二晶粒辨識符接腳絲焊至GND以建立第一晶粒辨識符，將第二快閃記憶體晶粒的二晶粒辨識符接腳分別絲焊至GND及Vcc以建立第二晶粒辨識符，將第三快閃記憶體晶粒的二晶粒辨識符接腳分別絲焊至Vcc及GND以建立第三晶粒辨識符，並將第四快閃記憶體晶粒的二晶粒辨識符接腳絲焊至Vcc以建立第四晶粒辨識符。當提供晶粒辨識符暫存器位元時，晶粒辨識符接腳可用以作為透過個別的傳輸閘極輸入至晶粒辨識符暫存器位元之邏輯輸入。雖然晶粒辨識符接腳會造成空間懲罰(特別是當其為焊墊時)，但有利地的是，透過這個方式錯誤地指定晶粒辨識符的風險很低。

雖然堆疊的快閃記憶體晶粒可能放置於多於八接腳的封裝中，並且本發明所揭露的技術可與其他額外接腳合併應用，但本發明所揭露之技術係可有利地使多個堆疊的快閃記憶體晶粒可適用於簡單且具有極小底面積的八接腳封裝。由於在系統印刷電路板的佈局僅佔極小的底面積，八接腳封裝(例如小外形積體電路封裝(Small Outline Intefrated Circuit,SOIC)與WSON(Very Very Thin Small Outline No Lead))仍普遍應用於串列式快閃記憶體裝置。

第7圖係示意性的繪示一包含兩個堆疊的快閃記憶體晶粒72以及74於封裝本體71中的八接腳WSON類型的串列週邊介面快閃記憶體裝置70的側視圖。雖然可使用任何適用之堆疊技術，但本實施例的串列週邊介面快閃記憶體裝置係示意性的使用隔體(spacer body)73以確保快閃記憶體晶粒72的底部與快閃記憶體晶粒74的頂部的引線以及對應的焊線(wire bond)(例如引線83、84以及對應的焊線)之間有足夠的空間。隔體73可為任何合適之類型，例如為具有頂部以及底部粘著面的材料之固體、較厚之黏性接著劑或者其他粘著材料。快閃記憶體晶粒74係使用任何適用之技術依附於散熱墊76上，例如是粘著劑75或者其他粘著材料。快閃記憶體晶粒72以及74係絲焊至導線架(lead frame)之複數導線上(例如透過引線81、82、83、84以及對應的焊線)。導線架之複數導線係露出於封裝本體71外(如區域77以及78)以提供焊盤連接至外部電路。

第8圖係示意性的繪示一包含兩個堆疊的快閃記憶體晶粒92以及94於封裝本體91中的八接腳WSON類型的串列週邊介面快閃記憶體裝置90的側視圖。串列週邊介面快閃記憶體裝置90使用堆疊偏移技術以避免介於快閃記憶體晶粒92底部以及快閃記憶體晶粒94頂部的引線以及對應的焊線(例如引線99以及對應的焊線)之間的干擾。快閃記憶體晶粒92以及94係利用任何適用之材料93固定於堆疊之中，例如是具有頂部以及底部粘著面之材料之固體或者粘著劑。快閃記憶體晶粒94係利用任何適用之技術依附至散熱墊96，例如是粘著劑95或者其他粘著材料。快閃記憶體晶粒92以及94係絲焊至導線架之複數導線上(例如透過引線98、99以及對應的焊線)。導線架之複數導線係露出於封裝本體91外(如區域97)以提供焊盤連接至外部電路。

第9圖係示意性的繪示一包含兩個堆疊的快閃記憶體晶粒102以及104於封裝本體101中的八接腳WSON類型的串列週邊介面快閃記憶體裝置100的側視圖。雖然可使用任何適用之堆疊技術，但本實施例的串列週邊介面快閃記憶體裝置100係使用不同大小或形狀的晶粒以避免快閃記憶體晶粒102的底部與快閃記憶體晶粒104的頂部的引線以及對應的焊線(例如引線113、114以及對應的焊線)之間的干擾。快閃記憶體晶粒102以及104係利用任何適用之材料103固定於堆疊之中，例如是具有頂部以及底部粘著面之材料之固體或者粘著劑。快閃記憶體晶粒104係利用任何適用之技術依附至散熱墊106，例如是粘著劑105或者其他粘著材料。快閃記憶體晶粒102以及104係絲焊至導線架之複數導線上(例如透過引線111、112、113、114以及對應的焊線)。導線架之複數導線係露出於封裝本體101外(如區域107以及108)以提供焊盤連接至外部電路。

於本發明中所述之堆疊技術以及其他堆疊技術並不需互相排斥，並且兩個或者多個上述技術可用於任何特定堆疊之製造。先前技術已揭露許多不同的堆疊技術，例如可參閱參閱美國專利公開號第US 2011/0195529號所揭之內容。雖然第7-9圖中係以絲焊的方式進行說明，但任何其他適用於晶粒以及封裝接腳之間的焊接技術(例如穿孔(via))，亦可用以取代或者與絲焊結合。

本說明書所揭露之實施例，是用以說明本發明之專利要求範圍，並非用以限定本發明之範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。本發明中所揭露之實施例之修改以及變化為可行的，且所屬技術領域具有通常知識者可透過閱讀本發明以實際替代實施例中所述之物件。此外，在此所述之特定值僅作為示範，以及可根據所需而改變。在不脫離本發明之精神以及範圍內，可對本發明所揭露之實施例作其他變化或者修改，亦包括實施例之複數元件之取代，而本發明之保護範圍僅藉由後附之申請專利範圍所界定。

10‧‧‧串列週邊介面快閃記憶體裝置

11、12、13、14‧‧‧串列週邊介面快閃記憶體晶粒

Claims

快閃記憶體裝置，包括：一第一串列週邊介面(“SPI”)快閃記憶體晶粒，具有一第一晶粒辨識符以及一第一串列週邊介面接腳組；一第二串列週邊介面快閃記憶體晶粒，具有一第二晶粒辨識符以及一第二串列週邊介面接腳組；以及一封裝，具有以一堆疊配置排列的上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒，以及具有一串列週邊介面封裝接腳組；其中，上述串列週邊介面封裝接腳組係分別平行耦接至上述第一串列週邊介面接腳組以及上述第二串列週邊介面接腳組。
如申請專利範圍第1項所述之快閃記憶體裝置，其中：上述第一串列週邊介面快閃記憶體晶粒包括一第一命令與控制邏輯，用以根據接續有上述第一晶粒辨識符的一晶粒選擇指令以致能上述第一串列週邊介面快閃記憶體晶粒響應一串列週邊介面指令集，並根據未接續有上述第一晶粒辨識符的上述晶粒選擇指令以致能上述第一串列週邊介面快閃記憶體晶粒僅響應上述串列週邊介面指令集之一通用指令子集；以及上述第二串列週邊介面快閃記憶體晶粒包括一第二命令與控制邏輯，用以根據接續有上述第二晶粒辨識符的上述晶粒選擇指令以致能上述第二串列週邊介面快閃記憶體晶粒響應上述串列週邊介面指令集，並根據未接續有上述第二晶粒辨識符的上述晶粒選擇指令以致能上述第二串列週邊介面快閃記憶體晶粒僅響應上述串列週邊介面指令集之上述通用指令子集。
如申請專利範圍第2項所述之快閃記憶體裝置，更包括：位於上述第一串列週邊介面快閃記憶體晶粒上之複數第一暫存器位元，用以儲存上述第一晶粒辨識符，上述第一命令與控制邏輯係耦接至上述第一暫存器位元；以及位於上述第二串列週邊介面快閃記憶體晶粒上之複數第二暫存器位元，用以儲存上述第二晶粒辨識符，上述第二命令與控制邏輯係耦接至上述第二暫存器位元。
如申請專利範圍第1項所述之快閃記憶體裝置，其中：上述第一串列週邊介面接腳組，包括一第一晶片選擇接腳、一第一時序接腳、以及四個第一可配置接腳；上述第二串列週邊介面接腳組，包括一第二晶片選擇接腳、一第二時序接腳、以及四個第二可配置接腳；以及上述串列週邊介面封裝接腳組，包括耦接至上述第一晶片選擇接腳以及上述第二晶片選擇接腳之一第三晶片選擇接腳、耦接至上述第一時序接腳以及上述第二時序接腳之一第三時序接腳、耦接至上述四個第一可配置接腳及上述四個第二可配置接腳的四個第三可配置接腳。
如申請專利範圍第1項所述之快閃記憶體裝置，其中：上述第一串列週邊介面快閃記憶體晶粒更包括至少一第一晶粒辨識符接腳，上述第一晶粒辨識符接腳係耦接至地以至少部分地建立上述第一晶粒辨識符；以及上述第二串列週邊介面快閃記憶體晶粒更包括至少一第二晶粒辨識符接腳，上述第二晶粒辨識符接腳係耦接至電源以至少部分地建立上述第二晶粒辨識符。
如申請專利範圍第3項所述之快閃記憶體裝置，其中：上述第一串列週邊介面快閃記憶體晶粒更包括至少一第一傳輸閘以及至少一第一晶粒辨識符接腳，上述第一晶粒辨識符接腳係透過上述第一傳輸閘耦接至上述第一暫存器位元之至少一者以至少部分地建立上述第一晶粒辨識符；以及上述第二串列週邊介面快閃記憶體晶粒更包括至少一第二傳輸閘以及至少一第二晶粒辨識符接腳，上述第二晶粒辨識符接腳係透過上述第二傳輸閘耦接至上述第二暫存器位元之至少一者以至少部分地建立上述第二晶粒辨識符。
如申請專利範圍第6項所述之快閃記憶體裝置，其中：上述第一晶粒辨識符接腳係耦接至地；以及上述第二晶粒辨識符接腳係耦接至電源。
如申請專利範圍第1項所述之快閃記憶體裝置，更包括：一第三串列週邊介面快閃記憶體晶粒，具有一第三晶粒辨識符以及一第三串列週邊介面接腳組；以及一第四串列週邊介面快閃記憶體晶粒，具有一第四晶粒辨識符以及一第四串列週邊介面接腳組；其中上述封裝更具有以上述堆疊配置排列的上述第三串列週邊介面快閃記憶體晶粒以及上述第四串列週邊介面快閃記憶體晶粒。
如申請專利範圍第8項所述之快閃記憶體裝置，其中：上述第一串列週邊介面快閃記憶體晶粒更具有兩個晶粒辨識符接腳，用以耦接至地以建立上述第一晶粒辨識符；上述第二串列週邊介面快閃記憶體晶粒更具有兩個晶粒辨識符接腳，用以分別耦接至地以及電源以建立上述第二晶粒辨識符；上述第三串列週邊介面快閃記憶體晶粒更具有兩個晶粒辨識符接腳，用以分別耦接至電源以及地以建立上述第三晶粒辨識符；以及上述第四串列週邊介面快閃記憶體晶粒更具有兩個晶粒辨識符接腳，用以耦接至電源以建立上述第四晶粒辨識符。
如申請專利範圍第1項所述之快閃記憶體裝置，其中：上述第一串列週邊介面快閃記憶體晶粒包括SPI-NOR快閃記憶體；以及上述第二串列週邊介面快閃記憶體晶粒包括SPI-NOR快閃記憶體。
如申請專利範圍第1項所述之快閃記憶體裝置，其中：上述第一串列週邊介面快閃記憶體晶粒包括SPI-NAND快閃記憶體；以及上述第二串列週邊介面快閃記憶體晶粒包括SPI-NAND快閃記憶體。
如申請專利範圍第1項所述之快閃記憶體裝置，其中：上述第一串列週邊介面快閃記憶體晶粒包括SPI-NOR快閃記憶體；以及上述第二串列週邊介面快閃記憶體晶粒包括SPI-NAND快閃記憶體。
一種執行同步操作之方法，適用於一串列週邊介面(“SPI”)快閃記憶體裝置，上述串列週邊介面快閃記憶體裝置具有包括一晶片選擇接腳之一串列週邊介面封裝接腳組，包括：於上述串列週邊介面快閃記憶體裝置之上述晶片選擇接腳接收一第一晶片選擇主動訊號，其中上述串列週邊介面快閃記憶體裝置包括：一第一串列週邊介面快閃記憶體晶粒，具有一第一晶粒辨識符以及一第一串列週邊介面接腳組；以及一第二串列週邊介面快閃記憶體晶粒，具有一第二晶粒辨識符以及一第二串列週邊介面接腳組；上述第一串列週邊介面快閃記憶體晶粒係與上述第二串列週邊介面快閃記憶體晶粒堆疊，以及上述第一串列週邊介面接腳組以及上述第二串列週邊介面接腳組係平行耦接至上述串列週邊介面封裝接腳組；以及上述第一晶片選擇主動訊號係平行提供至上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒；結合接收上述第一晶片選擇主動訊號之步驟，於上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒上執行一第一晶粒選擇指令，以致能上述第一串列週邊介面快閃記憶體晶粒響應一串列週邊介面指令集，並致能上述第二串列週邊介面快閃記憶體晶粒僅響應上述串列週邊介面指令集之一通用指令子集，其中上述第一晶粒選擇指令係指定一第一晶粒辨識符給上述串列週邊快閃記憶體裝置，以及上述通用指令子集包括晶粒選擇指令；於上述串列週邊介面快閃記憶體裝置之上述晶片選擇接腳接收一第一晶片選擇停止訊號，以於上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒上終止上述第一晶粒選擇指令之執行；當上述第一串列週邊介面快閃記憶體晶粒被致能響應上述串列週邊介面指令集時，於上述串列週邊介面快閃記憶體裝置之上述晶片選擇接腳接收一第二晶片選擇主動訊號，上述第二晶片選擇主動訊號係平行提供至上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒；結合接收上述第二晶片選擇主動訊號之步驟，於上述第一串列週邊介面快閃記憶體晶粒上執行非一通用指令的一第一串列週邊介面指令，所述第一串列週邊介面指令係造成一內部自定時操作之執行；於上述串列週邊介面快閃記憶體裝置之上述晶片選擇接腳接收一第二晶片選擇停止訊號，以於上述第一串列週邊介面快閃記憶體晶粒上終止上述第一串列週邊介面指令，但並不終止上述內部自定時操作；於上述串列週邊介面快閃記憶體裝置之上述晶片選擇接腳接收一第三晶片選擇主動訊號，上述第三晶片選擇主動訊號係平行提供至上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒；結合接收上述第三晶片選擇主動訊號之步驟，於上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒上執行一第二晶粒選擇指令，以致能上述第二串列週邊介面快閃記憶體晶粒響應上述串列週邊介面指令集，並致能上述第一串列週邊介面快閃記憶體晶粒僅響應上述通用指令子集，其中上述第二晶粒選擇指令係指定一第二晶粒辨識符給上述串列週邊快閃記憶體裝置；於上述串列週邊介面快閃記憶體裝置之上述晶片選擇接腳接收一第三晶片選擇停止訊號，以於上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒上終止上述第二晶粒選擇指令之執行；當上述第二串列週邊介面快閃記憶體晶粒被致能響應上述串列週邊介面指令集時，於上述串列週邊介面快閃記憶體裝置之上述晶片選擇接腳接收一第四晶片選擇主動訊號，上述第四晶片選擇主動訊號係平行提供至上述第一串列週邊介面快閃記憶體晶粒以及上述第二串列週邊介面快閃記憶體晶粒；結合接收上述第四晶片選擇主動訊號之步驟，於上述第二串列週邊介面快閃記憶體晶粒上執行一第二串列週邊介面指令，並同步於上述第一串列週邊介面快閃記憶體晶粒上執行上述內部自定時操作；以及於上述串列週邊介面快閃記憶體裝置之上述晶片選擇接腳接收一第四晶片選擇停止訊號，以終止上述第二串列週邊介面指令。