TWI640015B - Memory system - Google Patents

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TWI640015B
TWI640015B TW106102987A TW106102987A TWI640015B TW I640015 B TWI640015 B TW I640015B TW 106102987 A TW106102987 A TW 106102987A TW 106102987 A TW106102987 A TW 106102987A TW I640015 B TWI640015 B TW I640015B
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小寺俊輔
古山良雄
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東芝記憶體股份有限公司
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Abstract

本發明之實施形態，提供一種搭載了複數種類的介面電路之記憶體系統。
一實施形態之記憶體系統，具備：第1介面電路(2)、第2介面電路(3)、包含複數個記憶體單元之記憶體單元陣列(110)、及控制對於記憶體單元陣列(110)的寫入動作之控制電路(440)，第1及第2介面電路(2、3)，係其中一方選擇性地動作，控制電路(440)，當第1介面電路(2)受選擇的情形下，將第1介面電路(2)接收的資料寫入至記憶體單元陣列(110)，當第2介面電路(3)受選擇的情形下，將第2介面電路(3)接收的資料寫入至記憶體單元陣列(110)，第1及第2介面電路(2、3)、記憶體單元陣列(110)、及控制電路(440)，設於同一半導體基板上。

Description

記憶體系統
實施形態有關記憶體系統。
作為記憶裝置，NAND型快閃記憶體係廣為人知。
本發明之實施形態，提供一種搭載了複數種類的介面電路之記憶體系統。
實施形態之記憶體系統，具備：第1介面電路，從主機機器接收晶片選擇訊號，基於前述晶片選擇訊號被落實(assert)的時間點而將從前述主機機器接收的訊號辨識作為指令；及第2介面電路，從前述主機機器接收指令閂鎖賦能訊號，於前述指令閂鎖賦能訊號被落實的期間將接收的訊號辨識作為指令；及記憶體單元陣列，包含複數個記憶體單元；及控制電路，控制對於前述記憶體單元陣列的寫入動作；前述第1及第2介面電路，係其中一方選擇性地動作，前述控制電路，當前述第1介面電路受選擇的情形下，將前述第1介面電路接收的資料寫入至前述記憶體單 元陣列，當前述第2介面電路受選擇的情形下，將前述第2介面電路接收的資料寫入至前述記憶體單元陣列，前述第1及第2介面電路、前述記憶體單元陣列、及前述控制電路，設於同一半導體基板上。
1，1a‧‧‧記憶體系統
2‧‧‧串列介面電路
3‧‧‧NAND介面電路
4‧‧‧記憶體電路
5‧‧‧主機機器
6‧‧‧連接打線
7‧‧‧外部連接端子
8‧‧‧樹脂
9‧‧‧串列&NAND介面電路
110‧‧‧記憶體單元陣列
120‧‧‧列解碼器
130‧‧‧感測放大器
140‧‧‧資料暫存器
150‧‧‧行解碼器
160‧‧‧ROM
400‧‧‧ECC電路
410‧‧‧狀態暫存器
420‧‧‧位址暫存器
430‧‧‧指令暫存器
440，440a‧‧‧控制電路
450‧‧‧電壓產生電路
460‧‧‧資料暫存器
470‧‧‧第1邏輯電路
480‧‧‧第1輸出入控制電路
490‧‧‧第2邏輯電路
500‧‧‧第2輸出入控制電路
600‧‧‧端子
601‧‧‧多工器
圖1為第1實施形態之記憶體系統的概略構成圖。
圖2為第1實施形態之記憶體系統的詳細構成圖。
圖3為第1實施形態之記憶體系統於SPI下的資料寫入時之各種訊號的時序圖。
圖4為第1實施形態之記憶體系統於SPI下的資料寫入時之各種訊號的時序圖。
圖5為第1實施形態之記憶體系統於NAND介面下的資料寫入時之各種訊號的時序圖。
圖6為第1實施形態之記憶體系統的封裝例示意構成圖。
圖7為第1實施形態之記憶體系統的製造方法示意流程圖。
圖8為第2實施形態之記憶體系統的概略構成圖。
圖9為第2實施形態之記憶體系統的詳細構成圖。
圖10為第2實施形態之記憶體系統的製造方法示意流程圖。
以下參照圖面說明實施形態。另，以下說明中，針對具有同一功能及構成之構成要素，標註共通的參照符號。
1.第1實施形態
說明第1實施形態之記憶體系統。
1.1 記憶體系統的構成
1.1.1 記憶體系統的概略構成
首先，利用圖1說明本實施形態之記憶體系統的概略構成。圖1為本實施形態之記憶體系統的概略構成圖。
如圖示般，記憶體系統1，包含串列介面電路2、NAND介面電路3、及記憶體電路4。串列介面電路2、NAND介面電路3、及記憶體電路4設於同一半導體基板上。
串列介面電路2，符合SPI(Serial Peripheral Interface；串列周邊介面)。串列介面電路2，遵照身為SPI而訂定好的協定，與主機(host)裝置5進行通訊。NAND介面電路3，符合NAND型快閃記憶體的介面。NAND介面電路3，遵照身為NAND型快閃記憶體的介面而訂定好的協定，與主機裝置5進行通訊。記憶體電路4，包含具備複數個記憶體單元(cell)之記憶體單元陣列。
串列介面電路2與NAND介面電路3，係其中一方選擇性地動作。當串列介面電路2受選擇的情形下，由串列介面電路2與主機裝置5進行通訊，NAND介面電路3則 不進行與主機裝置5之通訊。反之，當NAND介面電路3受選擇的情形下，由NAND介面電路3與主機裝置5進行通訊，串列介面電路2則不進行與主機裝置5之通訊。例如主機裝置5對記憶體系統1發送寫入命令時，串列介面電路2與NAND介面電路3當中受選擇的電路會接收主機裝置5的寫入命令。此時，主機機器5發送的寫入命令，會對應於串列介面電路2與NAND介面電路3當中受選擇的電路的介面。也就是說，主機機器5，是在辨識出串列介面電路2與NAND介面電路3的哪一者會受選擇之前提下，以依照受選擇的電路的介面之協定來進行與記憶體系統1之通訊。如後述般，串列介面電路2與NAND介面電路3，僅有其中一方連接至記憶體系統1的外部連接端子。串列介面電路2與NAND介面電路3之選擇，是藉由對此外部連接端子之選擇性的打線接合(wire bonding)、及例如被寫入於ROM之設定資料來決定。
1.1.2 記憶體系統的詳細構成
圖2為本實施形態之記憶體系統的詳細構成圖。
記憶體電路4，具備記憶體單元陣列110、列(row)解碼器120、感測放大器130、資料暫存器140、行(column)解碼器150、ECC電路400、狀態暫存器410、位址暫存器420、指令暫存器430、控制電路440、電壓產生電路450、及資料暫存器460。
記憶體單元陣列110，具備和列及行建立對應之複數 個非揮發性的記憶體單元。又，位於同一行的記憶體單元連接至同一字元線，位於同一列的記憶體單元連接至同一位元線。資料的讀出及寫入，是對連接至同一字元線之複數個記憶體單元統一地進行。將此單位稱為頁(page)。1頁份的資料，包含淨資料與管理資料。淨資料，是以稱為區段(sector)之單位受到管理。例如本例中，1頁包含4個區段，各區段具有512位元組的資料尺寸。管理資料，例如包含用於錯誤訂正之ECC資料(同位(parity))。錯誤訂正係對每一區段進行。是故管理資料，包含對每一區段準備好的ECC資料。記憶體單元陣列110由複數個NAND串(string)所構成。各NAND串，由同一列的複數個記憶體單元被串聯連接而構成。NAND串的一端，透過選擇電晶體連接至相對應的位元線。此外，資料之消除，是以複數個頁單位統一進行。將此單位稱為區塊(block)。記憶體單元，可為1個記憶體單元中記憶1位元的資訊之SLC(Single Level Cell)，亦可為1個記憶體單元中記憶複數位元的資訊之MLC(Multi Level Cell)。
列解碼器120，將指定記憶體單元陣列110的列方向之列位址予以解碼。然後，因應解碼結果選擇字元線，而施加資料之寫入、讀出、及消除所必需的電壓。
感測放大器130，於資料之讀出時，感測從記憶體單元陣列110被讀出的資料，傳送至資料暫存器140。於資料之寫入時，將資料暫存器140內的資料傳送至記憶體單元陣列110。
資料暫存器140，將1頁份的寫入資料或讀出資料予以暫時性地保持。
行解碼器150，將指定記憶體單元陣列110的行方向之行位址予以解碼。然後因應解碼結果，於寫入時將資料傳送至資料暫存器，於讀出時從資料暫存器將資料讀出。
ROM160，係存儲用來將串列介面電路2與NAND介面電路3的僅其中一方予以活化(activate)之設定資料。
ECC電路400，進行錯誤檢測及錯誤訂正處理。更具體而言，於資料之寫入時，基於從主機機器5接收的資料，對每一區段生成同位。然後控制電路440將此同位與淨資料傳送至資料暫存器140。於資料之讀出時，基於從資料暫存器140傳送來的資料中包含之同位，對每一區段生成校正子(syndrome)，檢測有無錯誤。而當檢測出錯誤時，辨明其位元位置，訂正錯誤。針對1區段可訂正的錯誤位元數，本例中例如每1區段為8位元。此外，ECC電路400可將各區段中檢測出的錯誤位元數輸出至狀態暫存器410作為狀態資訊。
串列介面電路2，包含第1邏輯電路470、及第1輸出入控制電路480。
第1邏輯電路470，從主機機器5接收串列時脈訊號SCK、晶片選擇訊號/CS、控制訊號/HOLD、及控制訊號/WP。晶片選擇訊號/CS，為用來使記憶體系統1活化之訊號(換言之，為存取記憶體系統1時被活化之訊號)，於主機機器5對記憶體系統1輸入指令的時間點被落實 (assert)(“L”位準)。控制訊號/HOLD，於將主機機器5與記憶體系統1之間的通訊予以暫時性地停止時等會被落實(“L”位準)。控制訊號/WP為寫入保護訊號，於禁止對存儲記憶體系統1的資訊或設定資料之特徵表的特定位元的更新時被落實(“L”位準)。
第1輸出入控制電路480，從主機機器5接收串列資料SI。第1輸出入控制電路480，當串列資料SI為位址的情形下，令位址暫存器420保持它。此外當串列資料SI為指令的情形下，令指令暫存器430保持它。又當串列資料SI為資料的情形下，令資料暫存器460保持它。此外，第1輸出入控制電路480，對主機機器5發送串列資料SO。
NAND介面電路3，包含第2邏輯電路490、及第2輸出入控制電路500。
第2邏輯電路490，接收晶片賦能訊號/CE、指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、寫入賦能訊號/WE、讀出賦能訊號/RE、及寫入保護訊號/WP。訊號/CE以low位準被落實，為用來令記憶體系統1活化之訊號，於對記憶體系統1存取時被落實。訊號CLE及ALE，為將對於記憶體系統1的輸入訊號I/O各自為指令及位址乙事通知給記憶體系統1之訊號。訊號/WE以low位準被落實，為用來令記憶體系統1擷取輸入訊號I/O之訊號。訊號/RE亦以low位準被落實，為用來從記憶體系統1讀出輸出訊號I/O之訊號。就緒/忙碌訊號/RB，為示意記憶體 系統1為就緒狀態(能夠接收來自主機機器5的命令之狀態)、還是忙碌狀態(無法接收來自主機機器5的命令之狀態)之訊號，low位準表示忙碌狀態。
第2輸出入控制電路500，接收訊號IO〔n：0〕。又，第2輸出入控制電路500，當訊號IO為位址的情形下(ALE=“H”的情形下)，令位址暫存器420保持它。此外當訊號IO為指令的情形下(CLE=“H”的情形下)，令指令暫存器430保持它。又當訊號IO為資料的情形下(ALE=CLE=“L”的情形下)，令它被保持於資料暫存器460。
訊號SCK、/CS、/HOLD、/WP、SI、SO、/CE、CLE、ALE、/WE、/RE、/WP、IO，各自透過個別的端子從記憶體系統1的外部被供給。該些端子，和串列介面電路2、NAND介面電路3、及記憶體電路4設於同一半導體基板上。
狀態暫存器410，保持記憶體系統1的各種狀態資訊。狀態資訊中，包含從前述的ECC電路400給予的錯誤位元數、以及示意從控制電路440給予的寫入動作及消除動作成功(PASS)了或失敗(FAIL)了之資訊等。
控制電路440，基於被保持於指令暫存器430之指令、及被輸入至第1邏輯電路470或第2邏輯電路490之各種訊號，來控制記憶體系統1全體。此外，控制電路440，當NAND介面電路3受選擇時，產生就緒/忙碌訊號/RB而對主機機器5輸出。
電壓產生電路450，基於控制電路440的命令，生成 資料之寫入、讀出、及消除動作所必需的電壓，將其供給至記憶體單元陣列110、列解碼器120、及感測放大器130。
如圖2所示，記憶體電路4，係被串列介面電路2與NAND介面電路3共用，能夠處理串列介面電路2與NAND介面電路3雙方接收的主機機器5的命令。
1.2 SPI下的資料寫入動作
接著，針對本實施形態之記憶體系統於SPI下的資料寫入動作(當串列介面電路2受選擇的情形下的資料寫入動作)，著眼於在SPI匯流排受到收發送之訊號，以下簡單說明之。
圖3為SPI匯流排上的各種訊號的時間圖。如圖示般，主機機器5，係落實訊號/CS，並且將第1寫入指令CMD_WR1發出作為訊號SI，又輸入時鐘SCK。串列介面電路2，基於訊號/CS被落實的時間點，將從主機機器5接收的訊號SI辨識作為指令。具體而言，串列介面電路2，從訊號/CS被落實起算，和時鐘SCK同步而將最初接收到的訊號SI辨識作為指令。此指令，例如為跨8個時鐘週期輸入之8位元訊號。藉由接收到第1寫入指令CMD_WR1，控制電路440開始資料寫入序列。
緊接著主機機器5，例如跨4個時鐘週期將虛設位元DMY_BIT發送給串列介面電路2，其後例如跨12個週期將位址ADD發送給串列介面電路2。此位址ADD，為用 來指定資料暫存器460中的區域之位址，為指定記憶體單元陣列110中的頁內的行之位址。位址ADD，被保持於位址暫存器420。又，主機機器5，將寫入資料WR_DAT發送給串列介面電路2。此寫入資料WR_DAT，於資料暫存器460中，被保持於和先前接收到的ADD相對應之區域。然後於資料WR_DAT之發送後，主機機器5將訊號/CS解落實(de-assert)。
像這樣，接收到特定的指令時，其後怎樣的訊號會被輸入(指令序列)是事先訂定好的。串列介面電路2，藉由掌握此事先訂定好的指令序列，來判別指令接收後的哪個時鐘週期被輸入之訊號SI為哪種訊號，而將位址等各種訊號存儲於相對應之暫存器或緩衝區。也就是說串列介面電路2，例如當接收到第1寫入指令時，便掌握到其後的4個時鐘週期被輸入之訊號SI係為無意義的虛設資料，其後的12個時鐘週期被輸入之訊號SI則為實體的位址訊號。
接著，移至圖4。圖4，如同圖3般，為SPI匯流排上的各種訊號的時間圖，揭示於圖3所示訊號的收發送之後受到收發送之訊號。主機機器5，發送了第2寫入指令CMD_WR2後，例如跨8個時鐘週期發送8位元的虛設位元DMY_BIT，其後例如跨16個週期將16位元的位址ADD發送給串列介面電路2。此位址ADD，為指定記憶體單元陣列110中的區塊及頁之位址，被保持於位址暫存器420。然後於位址ADD之發送後，主機機器5將訊號 /CS解落實。其後，寫入資料WR_DAT被寫入至記憶體單元陣列110。
1.3 NAND介面下的資料寫入動作
接著，針對本實施形態之記憶體系統於NAND介面下的資料寫入動作(當NAND介面電路3受選擇的情形下的資料寫入動作)，著眼於在NAND匯流排受到收發送之訊號，以下簡單說明之。
圖5為NAND匯流排上的各種訊號的時間圖。主機機器5發出寫入指令“80h”，發送給NAND介面電路3。緊接著，例如跨5個週期將位址ADD發送給NAND介面電路3，又寫入資料DAT跨複數個週期被發送給NAND介面電路3，其後發出寫入指令“10h”，將其發送給NAND介面電路3。另，此位址ADD，包含示意圖3及圖4所示動作中被保持於位址暫存器290之區塊、頁、及行的位址。
響應指令“10h”，在記憶體系統1內，開始對於記憶體單元陣列110之資料寫入動作，記憶體系統1成為忙碌狀態(/RB=“L”)。
一旦資料對於記憶體單元陣列110之寫入完畢，記憶體系統1成為就緒狀態。響應此，主機機器5發出狀態讀出指令“70h”，令訊號/RE觸發(toggle)。如此，示意寫入動作為PASS或FAIL之狀態資料ST_DAT會和訊號/RE同步而被傳送至主機機器5。
1.4 第1實施形態之記憶體系統的封裝
圖6為第1實施形態之記憶體系統的封裝例示意構成圖。圖6揭示當串列介面電路2受選擇之情形。
串列介面電路2的訊號SCK、/CS、/HOLD、/WP、SI、SO的端子，各自透過連接打線6連接至外部連接端子7的一端。另一方面，NAND介面電路3的訊號/CE、CLE、ALE、/WE、/RE、/WP、IO的端子，未連接至外部連接端子7。
串列介面電路2、NAND介面電路3、記憶體電路4、及連接打線6，例如被樹脂8被覆。外部連接端子7的另一端從樹脂8露出，從主機機器5被輸入各種訊號。
圖6中，揭示了串列介面電路2受選擇之情形，但當NAND介面電路3受選擇的情形下，NAND介面電路3的訊號/CE、CLE、ALE、/WE、/RE、/WP、IO的端子會透過連接打線6連接至外部連接端子7的一端，串列介面電路2的訊號SCK、/CS、/HOLD、/WP、SI、SO的端子則未連接至外部連接端子7。
像這樣，藉由僅將串列介面電路2與NAND介面電路3的一方的端子連接至外部連接端子7，便將從主機機器5供訊號輸入之電路選擇成串列介面電路2與NAND介面電路3的一方。
此外，例如將設定資料存儲在ROM160，而基於設定資料將串列介面電路2與NAND介面電路3的僅一方予以活化。
1.5 第1實施形態之記憶體系統的製造方法
接著，說明第1實施形態之記憶體系統的製造方法。圖7為第1實施形態之記憶體系統的製造方法示意流程圖。
首先，藉由半導體製程，將串列介面電路2、NAND介面電路3、及記憶體電路4形成於半導體晶圓上(步驟S11)。
接著，決定將記憶體系統1的介面訂為SPI、或NAND介面(步驟S12)。當決定將記憶體系統1的介面訂為NAND介面的情形下，對ROM160寫入用來將NAND介面電路3活化之設定資料(步驟S13)。接著，進行半導體晶圓之切割，將半導體晶圓予以分片化(singulate)成各個半導體晶片(步驟S14)。然後，將分片化後的半導體晶片裝置在引線框等支撐材，藉由打線接合，將NAND介面電路3的端子透過連接打線6連接至外部連接端子7(步驟S15)。最後，將半導體晶片以樹脂8密封，完成圖6所示之記憶體系統1(步驟S16)。
另一方面，步驟S12中，當決定將記憶體系統1的介面訂為SPI的情形下，對ROM160寫入用來將串列介面電路2活化之設定資料(步驟S17)。接著，進行半導體晶圓之切割，將半導體晶圓予以分片化成各個半導體晶片(步驟S18)。此步驟S18如同步驟S14。然後，將分片化後的半導體晶片裝置在引線框等支撐材，藉由打線接合，將串列介面電路2的端子透過連接打線6連接至外部連接端子 7(步驟S19)。其後，進入步驟S16，進行半導體晶片之樹脂密封。
1.6 第1實施形態之效果
當將SPI與NAND介面之記憶體系統予以分別製造的情形下，無法將SPI與NAND介面相互變更。就這一點，本實施形態之記憶體系統，能夠任意選擇SPI與NAND介面。此外，串列介面電路2與NAND介面電路3係共用記憶體電路4，會抑制裝載SPI與NAND介面這2種類的介面電路下之電路規模的增大。又，本實施形態之記憶體系統，是在半導體晶片的製造工程當中處於後段的封裝工程中選擇SPI與NAND介面之一方，因此從介面選擇到製品出貨之時間短。因此，本實施形態之記憶體系統，可即時因應市場的需求變化而提供具備市場要求的介面之記憶體系統。
2.第2實施形態
說明第2實施形態之記憶體系統。
2.1 記憶體系統的構成
2.1.1 記憶體系統的概略構成
利用圖8說明本實施形態之記憶體系統的概略構成。圖8為本實施形態之記憶體系統的概略構成圖。
相較於第1實施形態之記憶體系統1，本實施形態之 記憶體系統1a中，圖1所示的串列介面電路2與NAND介面電路3之功能係由串列&NAND介面電路9來負責。此外，記憶體電路4a，除了圖1所示的記憶體電路4的功能外，還具有因應串列&NAND介面電路9從主機機器5接收到的指令，而將串列&NAND介面電路9的介面在SPI與NAND介面之間切換之功能。
2.1.2 記憶體系統的詳細構成
圖9為本實施形態之記憶體系統的詳細構成圖。此處，著眼於和圖2所示第1實施形態的構成相異之部分做說明。
串列&NAND介面電路9，如同圖2般，包含第1邏輯電路470、第1輸出入控制電路480、第2邏輯電路490、及第2輸出入控制電路500。作為SPI而動作之電路(第1邏輯電路470、及第1輸出入控制電路480)、及作為NAND介面而動作之電路(第2邏輯電路490、及第2輸出入控制電路500)的一方，係於記憶體系統1a的電源啟動時作為初始設定而受選擇。此受選擇的一方的電路，係從主機機器5接收用來將從受選擇的一方的介面切換成未受選擇的另一方的介面之指令SW，並將指令SW存儲於指令暫存器430。控制電路440a，基於指令暫存器430中存儲之指令SW，將第1邏輯電路470及第1輸出入控制電路480、與第2邏輯電路490及第2輸出入控制電路500當中受選擇的一方的電路予以去活化(deactivate)，而 將未受選擇的另一方的電路予以活化。
記憶體系統1a具有複數個端子600。端子600，和串列&NAND介面電路9、及記憶體電路4a設於同一半導體基板上。當SPI受選擇作為記憶體系統1a的介面時，對於端子600，會從主機機器5供給SPI上的訊號SCK、/CS、/HOLD、/WP、SI、SO。另一方面，當NAND介面受選擇作為記憶體系統1a的介面時，對於端子600，會從主機機器5供給NAND介面上的訊號/CE、CLE、ALE、/WE、/RE、/WP、IO。
串列&NAND介面電路9具有多工器601。在多工器601的輸入，透過端子600連接著從主機機器5供訊號輸入之複數個訊號線(以下稱為輸入訊號線群)。在多工器601的輸出，連接著將SPI上的訊號SCK、/CS、/HOLD、/WP、SI、SO傳輸至第1邏輯電路470、及第1輸出入控制電路480之複數個訊號線(以下稱為第1輸出訊號線群)。此外，在多工器601的輸出，連接著將NAND介面上的訊號/CE、CLE、ALE、/WE、/RE、/WP、IO傳輸至第2邏輯電路490、及第2輸出入控制電路500之複數個訊號線(以下稱為第2輸出訊號線群)。控制電路440a，響應指令SW而將選擇訊號SEL輸出至多工器601。多工器601，基於選擇訊號SEL，將輸入訊號線群的連接對象在第1輸出訊號線群與第2輸出訊號線群之間切換。具體而言，多工器601，當SPI受選擇時，將輸入訊號線群的至少一部份連接至第1輸出訊號線群。此時， 例如從主機機器5被供給至多工器601的訊號/CS，會透過第1輸出訊號線群的相對應之訊號線而被輸出至第1邏輯電路470作為訊號/CS。此外，多工器601，當NAND介面受選擇時，將輸入訊號線群的至少一部份連接至第2輸出訊號線群。此時，例如從主機機器5被供給至多工器601的訊號/CE，會透過第2輸出訊號線群的相對應之訊號線而被輸出至第2邏輯電路490作為訊號/CE。
此外，在端子600的至少一部份，供SPI上的訊號輸入之端子與供NAND介面上的訊號輸入之端子係共通。換言之，端子600當中，接收第1邏輯電路470及第1輸出入控制電路480透過多工器601而接收之SPI上的訊號之端子、與接收第2邏輯電路490及第2輸出入控制電路500透過多工器601而接收之NAND介面上的訊號之端子，係至少一部分的端子共通。
2.2 第2實施形態之記憶體系統的製造方法
接著，說明第2實施形態之記憶體系統的製造方法。圖10為第2實施形態之記憶體系統的製造方法示意流程圖。另，圖10例子中，說明記憶體系統1a的介面於電源起動時的初始設定為NAND介面之情形。
首先，藉由半導體製程，將串列&NAND介面電路9、及記憶體電路4a形成於半導體晶圓上(步驟S21)。接著，進行半導體晶圓之切割，將半導體晶圓予以分片化成各個半導體晶片(步驟S22)。然後，將個片化後的半導體 晶片裝置於引線框等支撐材，決定將記憶體系統1a的介面訂為SPI、或NAND介面(步驟S23)。當決定將記憶體系統1a的介面訂為SPI的情形下，將半導體晶片上的端子600當中使用於SPI上的訊號的傳送之端子與外部連接端子以打線接合予以連接(步驟S24)。接著，將半導體晶片以樹脂密封(步驟S25)。接著，主機機器5對記憶體系統1a，發出將記憶體系統1a的介面切換成SPI之指令SW(步驟S26)。記憶體系統1a，響應指令SW而將介面切換成SPI。
另一方面，步驟S23中，當決定將記憶體系統1a的介面訂為NAND介面的情形下，將半導體晶片上的端子600當中使用於NAND介面上的訊號的傳送之端子與外部連接端子以打線接合予以連接(步驟S27)。接著，將半導體晶片以樹脂密封(步驟S28)。當訂為SPI的情形下，步驟S26中藉由指令SW切換了記憶體系統1a的介面，但當為NAND介面的情形下，無需切換介面而維持初始設定即可，因此直接結束處理。
2.3 第2實施形態之效果
本實施形態之記憶體系統，如同第1實施形態般，能夠任意地選擇SPI與NAND介面。
又，本實施形態之記憶體系統，在端子600的至少一部份，供SPI上的訊號輸入之端子與供NAND介面上的訊號輸入之端子係共通。因此，能夠抑制具有SPI與NAND 介面這2種介面所造成之訊號輸入用的端子數增加。
3 變形例
以上已說明本發明的幾個實施形態，但該些實施形態僅是提出作為例子，並非意圖限定發明之範圍。該些實施形態，可以其他各種形態來實施，在不脫離發明要旨之範圍內，可進行種種省略、置換、變更。該些實施形態或其變形，均包含於發明之範圍或要旨中，同樣地包含於申請專利範圍所記載之發明及其均等範圍內。
例如，第1及第2實施形態之記憶體系統，雖具備ECC電路400，但亦可不具備ECC電路400。此外，第2實施形態中，說明了記憶體電路4a具有將串列&NAND介面電路9的介面在SPI與NAND介面之間予以切換之功能，但亦可由串列&NAND介面電路9來具備此功能。
此外，第2實施形態中，圖9中，舉例了身為SPI而動作之電路(第1邏輯電路470、及第1輸出入控制電路480)與身為NAND介面而動作之電路(第2邏輯電路490、及第2輸出入控制電路500)，係由物理上分離的電路所構成之情形。但，並不限定於此例。身為SPI而動作之電路與身為NAND介面而動作之電路，只要其一方選擇性地動作即可，兩者的一部份亦可藉由共通的電路來構成。另，以SPI上的訊號與NAND介面上的訊號來共用端子600時，若以訊號所具有的意義類似之訊號來共用端子，則容易將連接至該端子的後段之電路於SPI與NAND介面中共 通。作為像這樣意義類似之訊號，可舉出/CS與/CE、及SI與IO。
此外，第1實施形態之記憶體系統1中，是藉由打線接合與ROM160的設定資料來選擇SPI與NAND介面的一方，第2實施形態之記憶體系統1a中，是藉由來自主機機器的指令來選擇SPI與NAND介面的一方，但就選擇方法而言可考慮其他的種種方法。例如，亦可備妥和ROM160相異之非揮發性記憶體，而在該非揮發性記憶體存儲用來選擇介面之設定資料。此外，亦可設計成將半導體晶片上的端子藉由連接打線連接至例如電源配線而將電源電壓供給至端子，或是不將該端子連接至電源配線而不將電源電壓供給至端子，藉此來選擇介面。

Claims (5)

  1. 一種記憶體系統，其特徵為，具備：第1介面電路，符合Serial Peripheral Interface(串列周邊介面)，從主機機器接收晶片選擇訊號，基於前述晶片選擇訊號被落實(assert)的時間點而將從前述主機機器接收的訊號辨識作為指令；及第2介面電路，符合NAND型快閃記憶體的介面，從前述主機機器接收指令閂鎖賦能訊號，於前述指令閂鎖賦能訊號被落實的期間將接收的訊號辨識作為指令；及記憶電路，具有：記憶體單元陣列，包含複數個記憶體單元；以及控制電路，控制對於前述記憶體單元陣列的寫入動作；以及指令暫存器，將從前述第1或前述第2介面電路發送來的指令予以保持；及接收前述晶片選擇訊號之第1端子；及第2端子；及接收前述指令閂鎖賦能訊號之第3端子；及複數個第4端子；前述第1及第2介面電路，係其中一方選擇性地動作，當前述第1介面電路受選擇的情形下，前述第1介面電路，透過前述第1端子接收前述晶片選擇訊號，透過前述第2端子接收前述第1介面電路辨識作為指令之前述訊號，並將辨識出的指令發送至前述指令暫存器， 前述控制電路，將和被保持於前述指令暫存器的指令相對應之資料亦即前述第1介面電路接收的資料，寫入至前述記憶體單元陣列，當前述第2介面電路受選擇的情形下，前述第2介面電路，透過前述第3端子接收前述指令閂鎖賦能訊號，透過前述複數個第4端子接收前述第2介面電路辨識作為指令之前述訊號，並將辨識出的指令發送至前述指令暫存器，前述控制電路，將和被保持於前述指令暫存器的指令相對應之資料亦即前述第2介面電路接收的資料，寫入至前述記憶體單元陣列，前述第1及第2介面電路、前述記憶體單元陣列、及前述控制電路，設於同一半導體基板上。
  2. 如申請專利範圍第1項所述之記憶體系統，其中，更具備用來與前述主機機器電性連接之外部連接端子，當前述第1介面電路受選擇的情形下，前述外部連接端子與前述第1端子連接，當前述第2介面電路受選擇的情形下，前述外部連接端子與前述第3端子連接。
  3. 如申請專利範圍第1項所述之記憶體系統，其中，更具備設於前述同一半導體基板上之複數個端子，前述第1介面電路，透過前述複數個端子當中的第1端子群接收包含前述晶片選擇訊號在內之複數個第1訊 號，前述第2介面電路，透過前述複數個端子當中的第2端子群接收包含前述指令閂鎖賦能訊號在內之複數個第2訊號，前述第1端子群與前述第2端子群，係至少一部份的端子共通。
  4. 如申請專利範圍第3項所述之記憶體系統，其中，更具備從前述主機機器接收訊號之多工器，當前述第1介面電路受選擇的情形下，前述多工器將前述晶片選擇訊號輸出給前述第1端子，當前述第2介面電路受選擇的情形下，前述多工器將前述指令閂鎖賦能訊號輸出給前述第3端子。
  5. 如申請專利範圍第1項至第4項中任一項所述之記憶體系統，其中，藉由從前述主機機器接收的指令，選擇前述第1或第2介面電路的其中一方。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10140222B1 (en) 2017-07-06 2018-11-27 Micron Technology, Inc. Interface components
US11513976B2 (en) * 2020-03-31 2022-11-29 Western Digital Technologies, Inc. Advanced CE encoding for bus multiplexer grid for SSD
JP2021189785A (ja) 2020-05-29 2021-12-13 キオクシア株式会社 メモリシステム、メモリチップ、およびコントローラ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110242906A1 (en) * 2007-12-20 2011-10-06 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US9021182B2 (en) * 2010-10-03 2015-04-28 Winbond Electronics Corporation Flash memory for code and data storage

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20035072A0 (fi) 2003-05-22 2003-05-22 Nokia Corp Liitäntäväylä, elektroniikkalaite ja järjestelmä
US20050070157A1 (en) * 2003-09-30 2005-03-31 Lay Ling Neo Dual digital data connector
US7631245B2 (en) 2005-09-26 2009-12-08 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US8996782B2 (en) 2012-03-23 2015-03-31 Kabushiki Kaisha Toshiba Memory system and bank interleaving method
JP5925549B2 (ja) 2012-03-23 2016-05-25 株式会社東芝 メモリシステムおよびバンクインターリーブ方法
JP2018073438A (ja) * 2016-10-24 2018-05-10 東芝メモリ株式会社 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110242906A1 (en) * 2007-12-20 2011-10-06 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US9021182B2 (en) * 2010-10-03 2015-04-28 Winbond Electronics Corporation Flash memory for code and data storage

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