JP2021189785A - メモリシステム、メモリチップ、およびコントローラ - Google Patents

Abstract

【課題】２種類の入出力規格をサポートし、メモリシステムの性能を向上させるメモリシステムを提供する。【解決手段】メモリシステム１は、メモリチップ１００と、第１信号線４００と、第１信号線を介してメモリチップと接続されるコントローラ２００を備える。コントローラは、第１範囲で電圧が遷移する第１の電気信号を用いて第１信号線を介してメモリチップに第１コマンドを送信し、第１コマンドに対するメモリチップからの応答に応じて第１信号線を介したメモリチップとの通信に使用する第３の電気信号を第１の電気信号から第１範囲よりも狭い第２範囲で電圧が遷移する第２の電気信号に切り替える。【選択図】図１

Description

本実施形態は、メモリシステム、メモリチップ、およびコントローラに関する。

フラッシュメモリのメモリチップは、互いに互換性のない２種類の入出力規格（IO standard）の電気信号のいずれでも通信が可能なように構成される場合がある。

特開２０１８−２２３８３号公報

一つの実施形態は、メモリシステムの性能を向上させることを目的とする。

一つの実施形態によれば、メモリシステムは、メモリチップと、第１信号線と、前記第１信号線を介して前記メモリチップと接続され、第１範囲で電圧が遷移する第１の電気信号を用いて前記第１信号線を介して前記メモリチップに第１コマンドを送信し、前記第１コマンドに対する前記メモリチップからの応答に応じて前記第１信号線を介した前記メモリチップとの通信に使用する第３の電気信号を前記第１の電気信号から前記第１範囲よりも狭い第２範囲で電圧が遷移する第２の電気信号に切り替える、コントローラと、を備える。

図１は、第１の実施形態のメモリシステムの構成例を示す図である。 図２は、第１の実施形態の各メモリチップの構成例を示す図である。 図３は、第１の実施形態のコントローラおよびメモリチップのインタフェース回路の構成例を示す図である。 図４は、第１の実施形態のコントローラがサポートする２種類の入出力規格（Type #1とType #2）の電気信号の電圧の遷移範囲の一例を示す図である。 図５は、第１の実施形態のコントローラの動作の一例を示すフローチャートである。 図６は、第１の実施形態のメモリシステムにおいて、インタフェース識別コマンドおよび応答の送受信の際のＮＡＮＤバスの状態の遷移の一例を示すタイミングチャートである。 図７は、第２の実施形態のコントローラおよびメモリチップのインタフェース回路の構成例を示す図である。 図８は、第２の実施形態のコントローラの動作の一例を示すフローチャートである。 図９は、第２の実施形態のメモリシステムにおいて、インタフェース識別コマンドおよび応答の送受信の際のＮＡＮＤバスの状態の遷移の一例を示すタイミングチャートである。 図１０は、第３の実施形態のコントローラおよびメモリチップのインタフェース回路の構成例を示す図である。 図１１は、第３の実施形態のメモリシステムにおいて、インタフェース識別コマンドおよび応答の送受信の際のＮＡＮＤバスの状態の遷移の一例を示すタイミングチャートである。

以下に添付図面を参照して、実施形態のメモリシステム、メモリチップ、およびコントローラを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のメモリシステムの構成例を示す図である。図１に示されるように、メモリシステム１は、ホスト機器２と接続可能である。ホスト機器２は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置などが該当する。メモリシステム１は、ホスト機器２の外部記憶装置として機能する。ホスト機器２は、メモリシステム１に対して要求を発行することができる。要求は、リード要求およびライト要求を含む。

メモリシステム１は、１以上のメモリチップ１００、および１つのコントローラ２００を備える。ここでは、メモリシステム１は、１以上のメモリチップ１００として、メモリチップ１００＿０、１００＿１を備える。なお、メモリシステム１に具備されるメモリチップ１００の個数は、２つに限定されない。各メモリチップ１００は、ＮＡＮＤ型のフラッシュメモリである。

コントローラ２００は、ホスト機器２からの要求に基づいて、ホスト機器２と２つのメモリチップ１００との間のデータ転送などを実行する。コントローラ２００は、当該データ転送を実現するために、２つのメモリチップ１００に対して、リード処理、プログラム処理、およびイレース処理などを命令する。

コントローラ２００は、ホストインタフェース回路２０１、メモリ（ＲＡＭ）２０２、プロセッサ（ＣＰＵ）２０３、バッファメモリ２０４、ＮＡＮＤインタフェース回路２０５、およびＥＣＣ（error correction code）回路２０６を備える。なお、コントローラ２００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。コントローラ２００は、複数のチップによって構成されてもよい。コントローラ２００は、ＣＰＵ２０３に代えて、ＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）を備えていてもよい。つまり、コントローラ２００は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって構成され得る。

ホストインタフェース回路２０１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）規格、またはＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ（登録商標）規格などに準拠したバスを介してホスト機器２と接続され、コントローラ２００とホスト機器２との通信を司る。

ＮＡＮＤインタフェース回路２０５は、ＮＡＮＤバス４００を介して各メモリチップ１００と接続され、コントローラ２００とメモリチップ１００との通信を司る。

ＣＰＵ２０３は、コントローラ２００の動作を制御する。

ＲＡＭ２０２は、ＣＰＵ２０３の作業領域として使用される。ＲＡＭ２０２は、メモリチップ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。バッファメモリ２０４は、メモリチップ１００に送信されるデータ、およびメモリチップ１００から送信されたデータを一時的に保持する。ＲＡＭ２０２およびバッファメモリ２０４は、例えばＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、またはこれらの組み合わせなどによって構成され得る。なお、ＲＡＭ２０２およびバッファメモリ２０４を構成するメモリの種類は、これらに限定されない。

ＥＣＣ回路２０６は、誤り訂正符号を用いてデータの誤りを検出および訂正する。

各メモリチップ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。メモリチップ１００は、ＮＡＮＤバス４００によってコントローラ２００と接続され、コントローラ２００からの命令に基づいて動作する。各メモリチップ１００は、コントローラ２００と、例えば８ビットの入出力信号ＤＱ［７：０］の送受信を行う。入出力信号ＤＱ［７：０］は、例えばコマンド、アドレス、データである。また、メモリチップ１００は、コントローラ２００から送信された制御信号を受信する。

制御信号は、チップイネーブル信号／ＣＥ、一対のストローブ信号ＤＱＳ、／ＤＱＳ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、一対のリードイネーブル信号ＲＥ、／ＲＥ、およびライトプロテクト信号／ＷＰ等を含む。なお、「／」は負論理を意味する。

チップイネーブル信号／ＣＥは、対象となるメモリチップ１００をイネーブル状態とするための信号である。信号ＤＱ［７：０］、ＤＱＳ、／ＤＱＳ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰは、２つのメモリチップ１００＿１、１００＿２に共通入力される。チップイネーブル信号／ＣＥは、２つのメモリチップ１００＿１、１００＿２のそれぞれに個別に入力される。２つのメモリチップ１００＿１、１００＿２のうちのチップイネーブル信号／ＣＥによってイネーブル状態とされたメモリチップ１００が、信号ＤＱ［７：０］、ＤＱＳ、／ＤＱＳ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰに応じた動作を実行することができる。

一対のストローブ信号ＤＱＳ、／ＤＱＳは、入出力信号ＤＱ［７：０］のうちのデータを送り先に取り込むように指示する信号である。なお、一対のストローブ信号ＤＱＳ、／ＤＱＳは、コントローラ２００がメモリチップ１００に送信することもできるし、メモリチップ１００がコントローラ２００に送信することもできる。一対のストローブ信号ＤＱＳ、／ＤＱＳは、コントローラ２００およびメモリチップ１００のうちの、入出力信号ＤＱ［７：０］の送り元が送信することができる。

コマンドラッチイネーブル信号ＣＬＥは、入出力信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、入出力信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、入出力信号ＤＱ［７：０］のうちのコマンドをメモリチップ１００に取り込むように指示する信号である。一対のリードイネーブル信号ＲＥ、／ＲＥは、メモリチップ１００に入出力信号ＤＱ［７：０］を出力するように指示する信号である。ライトプロテクト信号／ＷＰは、メモリチップ１００にプログラム処理およびイレース処理の実行の禁止を命令する信号である。

ステータス信号は、メモリチップ１００の種々の状態を示し、レディービジー信号ＲｙＢｙを含む。レディービジー信号ＲｙＢｙは、メモリチップ１００がレディー状態（Ｒｙ）であるかビジー状態（Ｂｙ）であるかを示す信号である。レディー状態（Ｒｙ）は、コントローラ２００からコマンドを受信可能な状態であり、ビジー状態（Ｂｙ）は、コントローラ２００からコマンドを受信不可能な状態をいう。レディービジー信号ＲｙＢｙは、２つのメモリチップ１００＿１、１００＿２のそれぞれが個別にコントローラ２００に送信することができる。コントローラ２００は、ステータス信号やレディービジー信号ＲｙＢｙを受け取ることで、各メモリチップ１００の状態を知ることができる。

図２は、第１の実施形態の各メモリチップ１００の構成例を示す図である。

メモリチップ１００は、ＩＯ信号処理回路１０１、制御信号処理回路１０２、制御回路１０３、コマンドレジスタ１０４、アドレスレジスタ１０５、ステータスレジスタ１０６、電圧生成回路１０７、ＲｙＢｙ生成回路１０８、カラムバッファ１０９、カラムデコーダ１１０、データレジスタ１１１、センスアンプ１１２、メモリセルアレイ１１３、ロウアドレスバッファデコーダ１１４、およびロウアドレスデコーダ１１５を備える。

また、メモリチップ１００は、メモリシステム１に設けられた図示されない電源ＩＣ（integrated circuit）から電力が入力されるＶｃｃ端子と、接地電位が接続されるＶｓｓ端子と、を備えている。Ｖｃｃ端子に入力された電力は、メモリチップ１００内の各回路に供給される。

制御信号処理回路１０２は、制御信号を受信して、受け付けた制御信号に基づいて、ＩＯ信号処理回路１０１に送られてきたＩＯ信号がコマンド、アドレス、およびデータのいずれであるかを判断し、判断結果をＩＯ信号処理回路１０１に通知する。また、制御信号処理回路１０２は、受け付けた制御信号を制御回路１０３に転送する。

ＩＯ信号処理回路１０１は、コントローラ２００との間で入出力信号ＤＱ［７：０］を送受信するためのバッファ回路である。ＩＯ信号処理回路１０１は、入出力信号ＤＱ［７：０］として送られてきたデータを、一対のストローブ信号ＤＱＳ、／ＤＱＳに基づいて取り込むことができる。ＩＯ信号処理回路１０１は、入出力信号ＤＱ［７：０］として送られてきたコマンド、アドレス、データを、夫々、コマンドレジスタ１０４、アドレスレジスタ１０５、データレジスタ１１１に振り分けて格納する。

アドレスレジスタ１０５に格納されたアドレスは、ロウアドレスおよびカラムアドレスを含む。ロウアドレスはロウアドレスバッファデコーダ１１４に送られ、カラムアドレスはカラムバッファ１０９に送られる。

制御回路１０３は、制御信号処理回路１０２を介して受信する各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）である。制御回路１０３は、各種制御信号と、コマンドレジスタ１０４に格納されたコマンドと、に基づいてメモリチップ１００全体の動作を制御する。

また、制御回路１０３は、動作の制御の状態または動作の制御の結果などを示すステータス情報を生成して、ステータス情報をステータスレジスタ１０６に格納する。制御回路１０３は、ステータスレジスタ１０６に格納されたステータス情報を、コントローラ２００などからのステータスリードコマンドに応じてＩＯ信号処理回路１０１を介して出力することができる。

ＲｙＢｙ生成回路１０８は、制御回路１０３による制御の下でレディービジー信号ＲｙＢｙの状態をレディー状態（Ｒｙ）とビジー状態（Ｂｙ）との間で遷移させる。

メモリセルアレイ１１３は、複数のメモリセルトランジスタが配列された構成を有している。複数のメモリセルトランジスタのそれぞれは、ビット線ＢＬとワード線ＷＬとに接続されている。メモリセルアレイ１１３には、ホスト機器２から受信したデータが格納される。

電圧生成回路１０７は、Ｖｃｃ端子に入力された電力に基づいて、メモリセルアレイ１１３に対するアクセス（プログラム処理、リード処理、およびイレース処理）に必要な種々の電圧を生成する。そして、電圧生成回路１０７は、生成した電圧を、センスアンプ１１２、メモリセルアレイ１１３、およびロウアドレスデコーダ１１５のそれぞれに供給する。

ロウアドレスデコーダ１１５、カラムデコーダ１１０、センスアンプ１１２は、制御回路１０３による制御に基づいて、メモリセルアレイ１１３に対するアクセス（プログラム処理、リード処理、およびイレース処理）を実行する。

例えばプログラム処理の際には、カラムデコーダ１１０は、カラムバッファ１０９に格納されたカラムアドレスに対応したビット線ＢＬを選択する。制御回路１０３は、選択されたビット線の電圧をゼロとする。ロウアドレスデコーダ１１５は、ロウアドレスバッファデコーダ１１４に格納されたロウアドレスに対応したワード線を選択し、選択されたワード線に、電圧生成回路１０７が生成した高電圧のパルスを印加する。すると、選択されたビット線および選択されたワード線との交点に位置するメモリセルの電荷蓄積層に電子が注入され、その結果、メモリセルのしきい値電圧が上昇する。制御回路１０３は、メモリセルのしきい値電圧がデータレジスタ１１１に格納されたデータに対応した目標のステートに到達するまで、ロウアドレスデコーダ１１５にパルスの印加を継続させる。

リード処理の際には、センスアンプ１１２は、ビット線ＢＬに電圧Ｖｃｃをプリチャージする。ロウアドレスデコーダ１１５は、ロウアドレスバッファデコーダ１１４に格納されたロウアドレスに対応したワード線を選択する。ロウアドレスデコーダ１１５は、非選択のワード線に属するメモリセルを当該ワード線に電圧生成回路１０７が生成した所定の電圧Ｖｒｅａｄを印加することで導通状態にする。そして、ロウアドレスデコーダ１１５は、選択されたワード線に、リード対象のページの種類に対応する電圧生成回路１０７によって生成された複数種類の電圧を順次印加する。センスアンプ１１２は、プリチャージにより蓄えられた電荷のソース線への流出を引き起こした電圧を特定することによって、対象のメモリセルが属するステートを特定し、特定したステートに対応するデータを得る。センスアンプ１１２は、得られたデータをデータレジスタ１１１に格納する。データレジスタ１１１に格納されたデータは、データ線を通してＩＯ信号処理回路１０１に送られ、ＩＯ信号処理回路１０１からコントローラ２００へ転送される。

前述されたように、メモリチップは、互いに互換性のない２種類の入出力規格（IO standard）の電気信号のいずれでも通信が可能なように構成される場合がある。メモリチップが、互いに互換性のない２種類の入出力規格の電気信号のいずれでも通信が可能なように構成される技術を、比較例と表記する。

比較例によれば、メモリチップは、それぞれ異なる入出力規格の電気信号を送受信可能な２つのインタフェース回路を有しており、コントローラとメモリチップとの間の信号線（例えば入出力信号ＤＱ［７：０］の信号線）は、２つのインタフェース回路に共通に接続されている。そして、メモリチップがサポートする２種類の入出力規格のうちのコントローラとメモリチップとの間の通信に使われる入出力規格は、コントローラの仕様または設定によって選択される。

例えば、コントローラが２種類の入出力規格のうちの１つのみをサポートしている場合には、メモリチップがサポートする２種類の入出力規格のうちのコントローラがサポートする入出力規格が選択される。または、コントローラが２種類の入出力規格をともにサポートする場合には、コントローラに予め設定された情報に従って２種類の入出力規格のうちの１つが選択される。

選択されなかった入出力規格の電気信号を送受信するためのインタフェース回路は、信号線に電気的に接続されているにも関わらず使用されない。使用されないインタフェース回路が信号線に接続されている分、信号線の容量が無駄に増加する。信号線の容量の無駄な増加量は、信号線が例えば図１に示される入出力信号ＤＱ［７：０］の信号線のように複数のメモリチップに共通接続されている場合、信号線に共通接続されているメモリチップの数が多いほど大きくなる。信号線の容量が大きくなると、信号線を伝送されるデータの転送速度の低下とデータ転送の際に消費される電力の増加とが起こる。

そこで、第１の実施形態では、メモリチップが２種類の入出力規格のうちの１つのみをサポートする場合であってもコントローラとメモリチップとの通信が成立するように、コントローラが２種類の入出力規格をサポートする。これによって、使用されないインタフェース回路がメモリチップに具備されることによる信号線の容量の無駄な増加を抑制できるように、メモリシステムが構成される。

図３（Ａ）および図３（Ｂ）のそれぞれは、第１の実施形態のコントローラ２００およびメモリチップ１００のインタフェース回路の構成例を示す図である。なお、本図以降の説明では、２種類の入出力規格のうちの一をType #1、他をType #2と表記する。

図３（Ａ）に示される例および図３（Ｂ）に示される例では、コントローラ２００が備えるＮＡＮＤインタフェース回路２０５は、Type #1の電気信号を送受信することができるインタフェース回路２１０−１と、Type #2の電気信号を送受信することができるインタフェース回路２１０−２と、を備えている。インタフェース回路２１０−１とインタフェース回路２１０−２とは、ＮＡＮＤバス４００を構成する信号線群のうちの特定の信号線（第１信号線と表記する）ごとに設けられている。そして、各第１信号線には、インタフェース回路２１０−１とインタフェース回路２１０−２との対が共通に接続されている。なお、第１信号線は、例えば、入出力信号ＤＱ［７：０］を伝送する信号線、ストローブ信号ＤＱＳを伝送する信号線、およびストローブ信号／ＤＱＳを伝送する信号線、のそれぞれである。インタフェース回路２１０−１は、Type #1の電気信号を送信することができる送信回路ＴＸおよびType #1の電気信号を受信することができる受信回路ＲＸを備えている。また、インタフェース回路２１０−２は、Type #2の電気信号を送信することができる送信回路ＴＸおよびType #2の電気信号を受信することができる受信回路ＲＸを備えている。

そして、図３（Ａ）に示される例によれば、メモリチップ１００が備えるＩＯ信号処理回路１０１は、Type #1の電気信号を送受信することができるインタフェース回路１２０−１を、第１信号線毎に備え、第１信号線は、メモリチップ１００においてインタフェース回路１２０−１に接続されている。インタフェース回路１２０−１は、Type #1の電気信号を送信することができる送信回路ＴＸおよびType #1の電気信号を受信することができる受信回路ＲＸを備えている。ＩＯ信号処理回路１０１は、Type #2の電気信号を送受信することができるインタフェース回路を備えていない。

また、図３（Ｂ）に示される例によれば、メモリチップ１００が備えるＩＯ信号処理回路１０１は、Type #2の電気信号を送受信することができるインタフェース回路１２０−２を、第１信号線毎に備え、第１信号線は、メモリチップ１００においてインタフェース回路１２０−２に接続されている。インタフェース回路１２０−２は、Type #2の電気信号を送信することができる送信回路ＴＸおよびType #2の電気信号を受信することができる受信回路ＲＸを備えている。ＩＯ信号処理回路１０１は、Type #1の電気信号を送信することができるインタフェース回路を備えていない。

このように、第１の実施形態では、メモリチップ１００は、Type #1の電気信号を送受信することができるインタフェース回路１２０−１およびType #2の電気信号を送受信することができるインタフェース回路１２０−２の何れか１種類を具備する。そして、コントローラ２００は、メモリチップ１００がType #1およびType #2の何れをサポートしていてもメモリチップ１００との間で通信ができるように、Type #1の電気信号を送受信することができるインタフェース回路２１０−１およびType #2の電気信号を送受信することができるインタフェース回路２１０−２を備えている。

なお、第１信号線を共有するメモリチップ１００、即ちここでの例ではメモリチップ１００＿０とメモリチップ１００＿１は、同種の入出力規格をサポートし得る。つまり、メモリチップ１００＿０およびメモリチップ１００＿１は、両方とも図３（Ａ）に示された構成を備えるか、または両方とも図３（Ｂ）に示された構成を備える。

続いて、Type #1およびType #2の具体例について説明する。Type #1とType #2とでは、電気信号の電圧の遷移範囲（swinging range）などの点で互いに相違する。

図４は、第１の実施形態のコントローラ２００がサポートする２種類の入出力規格（Type #1とType #2）の電気信号の電圧の遷移範囲の一例を示す図である。ここでは一例として、Type #1は、ＳＳＴＬ（Stub Series Termination Logic）であり、Type #2は、ＬＶＳＴＬ（Low Voltage Swing Terminated Logic）であることとする。なお、Type #1およびType #2の例はこれらに限定されない。

本図に示されるように、Type #1によれば、電気信号の電圧は、０から電源電位Ｖｃｃまでの範囲で遷移する。よって、インタフェース回路２１０−１およびインタフェース回路１２０−１の送信回路ＴＸは、Ｈレベルの信号を送信する場合には、信号線の電圧を電源電位Ｖｃｃにする。インタフェース回路２１０−１およびインタフェース回路１２０−１の送信回路ＴＸは、Ｌレベルの信号を送信する場合には、信号線の電圧を０にする。この特性は、例えば、インタフェース回路２１０−１およびインタフェース回路１２０−１の送信回路ＴＸがＣＭＯＳ（complementary metal-oxide-semiconductor）によって構成されていることに起因する。

また、Type #1によれば、信号がＨレベルを示すがＬレベルを示すかを判定するための判定には、０と電源電位Ｖｃｃとの中間の電圧値Ｖｔ１が使用される。つまり、インタフェース回路２１０−１およびインタフェース回路１２０−１の受信回路ＲＸは、信号線の電圧が電圧値Ｖｔ１よりも高ければ、当該信号線から受信した信号のレベルはＨレベルである、と判定する。また、インタフェース回路２１０−１およびインタフェース回路１２０−１の受信回路ＲＸは、信号線の電圧が電圧値Ｖｔ１よりも低ければ、当該信号線から受信した信号のレベルはＬレベルである、と判定する。

これに対しType #2によれば、電気信号の電圧は、Type #1の電気信号よりも狭い範囲で遷移する。具体的には、図４の例では、電気信号の電圧は、０から電源電位Ｖｃｃよりも低い電位Ｖ１までの範囲で遷移する。インタフェース回路２１０−２およびインタフェース回路１２０−２の送信回路ＴＸは、Ｈレベルの信号を送信する場合には、信号線の電圧を電位Ｖ１にする。インタフェース回路２１０−２およびインタフェース回路１２０−２の送信回路ＴＸは、Ｌレベルの信号を送信する場合には、信号線の電圧を０にする。この特性は、例えば、インタフェース回路２１０−２およびインタフェース回路１２０−２の送信回路ＴＸがＮＭＯＳのみによって構成されていることに起因する。

また、Type #2によれば、信号がＨレベルを示すがＬレベルを示すかを判定するための判定には、０と電位Ｖ１との中間の電圧値Ｖｔ２が使用される。つまり、インタフェース回路２１０−２およびインタフェース回路１２０−２の受信回路ＲＸは、信号線の電圧が電圧値Ｖｔ２よりも高ければ、当該信号線から受信した信号のレベルはＨレベルである、と判定する。また、インタフェース回路２１０−２およびインタフェース回路１２０−２の受信回路ＲＸは、信号線の電圧が電圧値Ｖｔ２よりも低ければ、当該信号線から受信した信号のレベルはＬレベルである、と判定する。

このように、Type #2は、Type #1に比べて、電気信号の電圧が狭い範囲で遷移する。よって、Type #2によれば、Type #1に比べ、データの転送速度を速くすることができる。また、Type #2によれば、Type #1に比べ、少ない消費電力でデータを転送することができる。

なお、Type #1は、第１規格に相当する。Type #2は、第２規格に相当する。Type #1の電気信号は、第１の電気信号に相当する。Type #2の電気信号は、第２の電気信号に相当する。Type #1の電気信号の遷移範囲である０ボルトから電源電位Ｖｃｃまでの範囲は、第１範囲に相当する。Type #2の電気信号の遷移範囲である０ボルトからＶ１までの範囲は、第２範囲に相当する。Type #1の電気信号の遷移範囲の下限値であり、かつType #2の電気信号の遷移範囲の下限値でもある０ボルトは、第１値に相当する。Type #1の電気信号の遷移範囲の上限値である電源電位Ｖｃｃは第２値に相当する。Type #2の電気信号の遷移範囲の上限値であるＶ１は第３値に相当する。

前述されたように、コントローラ２００は、Type #1およびType #2の両方をサポートするが、メモリチップ１００は、Type #1およびType #2のうちの一方のみをサポートする。よって、コントローラ２００は、コントローラ２００とメモリチップ１００との間の通信を成立させるためには、自身が備えるインタフェース回路２１０−１，２１０−２のうちの、メモリチップ１００がサポートする入出力規格に対応したインタフェース回路を選択する必要がある。

そこで、コントローラ２００は、メモリチップ１００がType #1およびType #2の何れをサポートしているかを識別するためのコマンドをメモリチップ１００に送信する。このコマンドを、インタフェース識別コマンド（interface identify command）と表記する。なお、インタフェース識別コマンドは第１コマンドに相当する。

コントローラ２００は、メモリチップ１００との間で通信を開始する際に、インタフェース識別コマンドを送信する。インタフェース識別コマンドの送信先は、コントローラ２００に接続された全てのメモリチップ１００であってもよいし、コントローラ２００に接続されたメモリチップ１００のうちの一部であってもよい。例えば、インタフェース識別コマンドの送信先は、第１信号線を共有する複数のメモリチップのうちの一つのメモリチップであってもよい。コントローラ２００は、メモリシステム１の例えばパワーオン時に、メモリチップ１００にインタフェース識別コマンドを送信する。コントローラ２００は、インタフェース識別コマンドに対する応答を受信すると、以降は、インタフェース回路２１０−１，２１０−２のうちの、応答に応じたインタフェース回路を用いて２つのメモリチップ１００との間の通信を実行する。

コントローラ２００は、インタフェース識別コマンドの送信には、Type #1のインタフェース回路２１０−１を使用する。それは、次に説明する理由による。

Type #1の電気信号の電圧の遷移範囲は、Type #2の電気信号の電圧の遷移範囲よりも広い。したがって、Type #2の受信回路ＲＸは、Type #1の送信回路ＴＸから送信されたType #1の電気信号を正しく受信することができる。正しく受信できる、とは、Ｈレベルとして送信された信号を、Ｈレベルとして受信し、Ｌレベルとして送信された信号を、Ｌレベルとして受信することができることである。

これに対し、Type #1の受信回路ＲＸは、Type #2の送信回路ＴＸから送信されたType #2の電気信号を正しく受信することができない。例えば図４に示された例に従えば、Type #2の送信回路ＴＸによってＬレベルとして送信された信号およびＨレベルとして送信された信号は、ともに、Type #1の受信回路ＲＸではＬレベルとして受信されてしまう。

コントローラ２００は、インタフェース識別コマンドの送信の際に、Type #1の電気信号を送受信するためのインタフェース回路２１０−１を用いる。これによって、メモリチップ１００は、Type #1およびType #2の何れをサポートしている場合でもインタフェース識別コマンドを正しく受信することができる。

コントローラ２００は、インタフェース識別コマンドに対する応答をインタフェース回路２１０−１によって受信する。ここで、図４を用いてされた説明から明らかなように、Type #2では、Type #1の受信回路ＲＸによってＨレベルの信号として受信される信号を伝送できない。よって、コントローラ２００は、インタフェース回路２１０−１によってＨレベルの信号として応答を受信した場合、メモリチップ１００はType #1をサポートしており、インタフェース回路２１０−１によってＬレベルの信号として応答を受信した場合、メモリチップ１００はType #2をサポートしている、と判定する。

メモリチップ１００は、自身がType #1をサポートしている場合には、インタフェース識別コマンドに対する応答としてＨレベルの電気信号を送信する。つまり、インタフェース回路１２０−１は、信号線の電圧を電源電位Ｖｃｃにする。これによって、コントローラ２００のインタフェース回路２１０−１は、応答をＨレベルの信号として受信し、メモリチップ１００がType #1をサポートしていると判定することができる。

また、メモリチップ１００は、自身がType #2をサポートしている場合には、インタフェース識別コマンドに対する応答としてＬレベルの電気信号を送信する。つまり、インタフェース回路１２０−２は、信号線の電圧を０にする。これによって、コントローラ２００のインタフェース回路２１０−１は、応答をＬレベルの信号として受信し、メモリチップ１００がType #2をサポートしていると判定することができる。

続いて、第１の実施形態のメモリシステム１の動作を説明する。図５は、第１の実施形態のコントローラ２００の動作の一例を示すフローチャートである。

メモリシステム１のパワーオンがなされると、コントローラ２００およびメモリチップ１００のそれぞれは、初期リセットを行う。具体的には、コントローラ２００およびメモリチップ１００のそれぞれは、自身でパワーオンリセット信号を発行し、自身が備える各回路のリセットをパワーオンリセット信号に応じて行う。コントローラ２００は、ＮＡＮＤインタフェース回路２０５では、Type #1のインタフェース回路２１０−１を使用できるように、リセットを行う（Ｓ１０１）。

続いて、コントローラ２００は、Type #1のインタフェース回路２１０−１を用いてインタフェース識別コマンドを１つのメモリチップ１００に送信する（Ｓ１０２）。なお、インタフェース識別コマンドの送信先は、複数のメモリチップ１００であってもよい。

続いて、コントローラ２００では、Type #1のインタフェース回路２１０−１がインタフェース識別コマンドに対する応答を受信する。Type #1のインタフェース回路２１０−１が応答の電気信号をＨレベルの信号として受信した場合には（Ｓ１０３：Ｙｅｓ）、メモリチップ１００はType #1をサポートしていると判定し、以降もType #1のインタフェース回路２１０−１を使用すると決定する（Ｓ１０４）。

Type #1のインタフェース回路２１０−１が応答の電気信号をＬレベルの信号として受信した場合には（Ｓ１０３：Ｎｏ）、メモリチップ１００はType #2をサポートしていると判定し、以降に使用するインタフェース回路をType #1のインタフェース回路２１０−１からType #2のインタフェース回路２１０−２に切り替える（Ｓ１０５）。

Ｓ１０４およびＳ１０５によって、第１の実施形態のコントローラ２００の動作が終了する。以降、コントローラ２００は、Ｓ１０４またはＳ１０５によって決められたインタフェース回路を用いて２つのメモリチップ１００との間で通信を行う。

図６は、第１の実施形態のメモリシステム１において、インタフェース識別コマンドおよび応答の送受信の際のＮＡＮＤバス４００の状態の遷移の一例を示すタイミングチャートである。なお、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、および／ＲＥの電気信号の入出力規格の種類は、所定の種類（例えばType #1）で伝送されることとしている。なお、一対のリードイネーブル信号ＲＥ、／ＲＥが伝送される信号線は、第２信号線に相当する。

コントローラ２００は、インタフェース識別コマンドを送信する際には、送信先のメモリチップ１００をチップイネーブル信号／ＣＥによってイネーブル状態にする（Ｓ２０１）。つまり、送信先のメモリチップ１００へのチップイネーブル信号／ＣＥをＨレベルからＬレベルに遷移させる。続いて、コントローラ２００は、インタフェース識別コマンドを送る際には、コマンドラッチイネーブル信号ＣＬＥをＨレベルに維持することによって、入出力信号ＤＱ［７：０］としてコマンドを送ることを通知する（Ｓ２０２）。そして、チップイネーブル信号／ＣＥをＨレベルからＬレベルに遷移させてからおよそ時間ｔｃｓが経過したタイミングで、コントローラ２００は、入出力信号ＤＱ［７：０］としてインタフェース識別コマンドを送信する（Ｓ２０３）。インタフェース識別コマンドは、Type #1のインタフェース回路２１０−１を用いて送信される。

なお、インタフェース識別コマンドの送信の際に、コントローラ２００は、ライトイネーブル信号／ＷＥを一回トグルすることで、入出力信号ＤＱ［７：０］として送信されたインタフェース識別コマンドの取り込みをメモリチップ１００に指示する（Ｓ２０４）。図６では、ライトイネーブル信号／ＷＥの立ち上がりのタイミングで、インタフェース識別コマンドがメモリチップ１００に取り込まれる。

メモリチップ１００では、ＩＯ信号処理回路１０１は、Type #1のインタフェース回路１２０−１およびtype #2のインタフェース回路１２０−２のうちの自身が備えるインタフェース回路によって、インタフェース識別コマンドを取り込む。その後、所定の時間ｔ_ＷＨＲが経過するまでの間に、インタフェース識別コマンドに対する応答の準備を行う。具体的には、インタフェース識別コマンドは、コマンドラッチイネーブル信号ＣＬＥを受信した制御信号処理回路１０２からの指示によって、ＩＯ信号処理回路１０１からコマンドレジスタ１０４に送られる。コマンドレジスタ１０４内のインタフェース識別コマンドは、制御回路１０３に読み出される。制御回路１０３は、インタフェース識別コマンドに応じて、応答を生成し、生成した応答をステータスレジスタ１０６に格納する。例えば、自身を有するメモリチップ１００がType #1のインタフェース回路１２０−１を備えている場合には、制御回路１０３は、Ｈレベルに相当する情報をステータスレジスタ１０６に格納する。自身を有するメモリチップ１００がType #2のインタフェース回路１２０−２を備えている場合には、制御回路１０３は、Ｌレベルに相当する情報をステータスレジスタ１０６に格納する。

コントローラ２００は、インタフェース識別コマンドを送信してから時間ｔ_ＷＨＲが経過すると、一対のリードイネーブル信号ＲＥ、／ＲＥをトグルする（Ｓ２０５）。メモリチップ１００では、制御信号処理回路１０２は、一対のリードイネーブル信号ＲＥ、／ＲＥのトグルを検知すると、ＩＯ信号処理回路１０１に、ステータスレジスタ１０６に格納された情報に対応した電気信号を入出力信号ＤＱ［７：０］として出力させる。ＩＯ信号処理回路１０１は、自身がType #1のインタフェース回路１２０−１を備えている場合には、インタフェース回路１２０−１によって、入出力信号ＤＱ［７：０］としてＨレベルの信号を送信する。ＩＯ信号処理回路１０１は、自身がType #2のインタフェース回路１２０−２を備えている場合には、インタフェース回路１２０−２によって、入出力信号ＤＱ［７：０］としてＬレベルの信号を送信する。これによって、コントローラ２００は、インタフェース回路２１０−１によってＨレベルまたはＬレベルの応答を受信できる状態になる。

一対のリードイネーブル信号ＲＥ、／ＲＥのトグルの後からＩＯ信号処理回路１０１が応答の出力の開始までに要する時間ｔ_{ＤＱＳＲＥ}は、測定または計算などによって設計者によって取得されている。コントローラ２００は、一対のリードイネーブル信号ＲＥ、／ＲＥのトグルを実行してからｔ_{ＤＱＳＲＥ}よりも長い予め決められた時間が経過した後に、ＤＱ［７：０］のレベルをtype #1のインタフェース回路２１０−１によって取り込むことができる。入出力信号ＤＱ［７：０］のレベルの取り込みのタイミングは、コントローラ２００自身が決めることができる。例えば、コントローラ２００は、Ｓ２０５によって一対のリードイネーブル信号ＲＥ、／ＲＥのトグルを開始してから、時間ｔ_{ＤＱＳＲＥ}よりも長い所定の時間が経過したタイミングで、内部信号を発行し、内部信号を用いて入出力信号ＤＱ［７：０］のレベルの取り込みを行うことができる。

ＩＯ信号処理回路１０１は、入出力信号ＤＱ［７：０］によってデータを送信する場合には、通常、一対のストローブ信号ＤＱＳ、／ＤＱＳをトグルする。しかしながら、メモリチップ１００がType #2のインタフェース回路２１０−２を備える場合、Type #2のインタフェース回路２１０−２によって一対のストローブ信号ＤＱＳ、／ＤＱＳをトグルしたとしても、コントローラ２００においては、Type #1のインタフェース回路２１０−１が一対のストローブ信号ＤＱＳ、／ＤＱＳを正しく受信することができない。したがって、図６の例では、メモリチップ１００は、インタフェース識別コマンドに対する応答を送信する際には、一対のストローブ信号ＤＱＳ、／ＤＱＳのトグルを行わないように構成されている。そして、コントローラ２００は、応答の取り込みのタイミングの判定には、一対のストローブ信号ＤＱＳ、／ＤＱＳを使用するのではなく、一対のリードイネーブル信号ＲＥ、／ＲＥのトグルのタイミングを基準とした経過時間を使用し得る。例えば、上記されたように、コントローラ２００は、当該経過時間がｔ_{ＤＱＳＲＥ}よりも長い所定の時間に至ったタイミングで、応答の取り込みを行う。

なお、図５のＳ１０４またはＳ１０５の処理が終了して、コントローラ２００がインタフェース回路２１０−１およびインタフェース回路２１０−２のうちの通信に使用するインタフェース回路が決定された後は、メモリチップ１００は、入出力信号ＤＱ［７：０］によってデータを送信する際に一対のストローブ信号ＤＱＳ、／ＤＱＳをトグルする。そして、コントローラ２００は、メモリチップ１００から送られてくるＤＱ［７：０］を、一対のストローブ信号ＤＱＳ、／ＤＱＳの立ち上がりおよび立ち下がりのタイミングで取り込むことができる。

以上述べたように、第１の実施形態によれば、コントローラ２００は、第１信号線（例えば入出力信号ＤＱ［７：０］を伝送する信号線、ストローブ信号ＤＱＳを伝送する信号線、およびストローブ信号／ＤＱＳを伝送する信号線、のそれぞれ）を介してメモリチップ１００と接続されている。コントローラ２００は、第１コマンド（例えばインタフェース識別コマンド）を第１範囲（例えば図４に示された０ボルトから電源電位Ｖｃｃまでの範囲）で電圧が遷移する第１の電気信号（例えばType #1の電気信号）を用いて第１信号線を介してメモリチップ１００に送信する。コントローラ２００は、第１信号線を介したメモリチップ１００との間の通信に用いる電気信号を、第１の電気信号から第１範囲よりも狭い第２範囲（例えば図４に示された０ボルトからＶ１までの範囲）で電圧が遷移する第２の電気信号（例えばType #2の電気信号）に切り替える。

よって、メモリチップ１００が、２種類の入出力規格のインタフェース回路の両方を備えていなくても、コントローラ２００はメモリチップ１００との通信を行うことが可能である。つまり、２種類の入出力規格のインタフェース回路のうちの使用されない冗長なインタフェース回路をメモリチップ１００から省略できる。冗長なインタフェース回路をメモリチップ１００から省略することによって、第１信号線の容量の無駄な増加を抑制することができる。これによって、第１信号線を介したデータの転送の速度が向上し、当該転送に要する消費電力が低減される。換言すると、メモリシステムの性能が向上する。このメモリシステムの性能の向上の効果は、第１信号線に共通接続されたメモリチップ１００の数が多いほど大きくなる。

また、第１の実施形態によれば、コントローラ２００は、第１信号線を介して応答の電気信号を受信する。そして、応答の電気信号の電圧が第２値（例えば電源電位Ｖｃｃ）でない場合、コントローラ２００は、第１信号線を介したメモリチップ１００との間の通信に用いる電気信号を、第１の電気信号から第２の電気信号に切り替える。また、応答の電気信号の電圧が第２値である場合、特定の信号線を介したメモリチップ１００との間の通信に用いる電気信号の切り替えを実行しない。

第２の電気信号では、第２値（例えば電源電位Ｖｃｃ）の電圧を出力することができない。よって、メモリチップ１００は、上記のように構成されたことで、コントローラ２００は、２種類の入出力規格のインタフェース回路のうちの何れのインタフェース回路を備えているかを識別することが可能である。

また、第１の実施形態によれば、メモリチップ１００は、自身が第１の電気信号の送受信が可能な第１のインタフェース回路（例えばインタフェース回路１２０−１）を備えている場合には、第１信号線（例えば入出力信号ＤＱ［７：０］）の電圧を第２値（例えば電源電位Ｖｃｃ）にする。メモリチップ１００は、自身が第２の電気信号の送受信が可能な第２のインタフェース回路（例えばインタフェース回路１２０−２）を備えている場合には、第１信号線の電圧を第１値（例えば０ボルト）にする。

これによって、コントローラ２００は、メモリチップ１００が２種類の入出力規格のインタフェース回路のうちの何れのインタフェース回路を備えているかを識別することが可能である。

また、第１の実施形態によれば、メモリチップ１００とコントローラ２００とはリードイネーブル信号ＲＥ、／ＲＥを伝送可能な第２信号線で接続されている。メモリチップ１００は、第１コマンドを受信した後に第２信号線からリードイネーブル信号ＲＥ、／ＲＥ（より詳しくはリードイネーブル信号ＲＥ、／ＲＥのトグル）を受信すると、インタフェース回路１２０−１およびインタフェース回路１２０−２のうちの自身が備えるインタフェース回路によって第１信号線（例えば入出力信号ＤＱ［７：０］）の電圧を第１値（例えば０ボルト）または第２値（例えば電源電位Ｖｃｃ）にする。コントローラ２００は、第１コマンドを送信してからの経過時間が第４値（例えば時間ｔ_{ＤＱＳＲＥ}）に達した後のタイミングで第１信号線の信号を取り込む。

これによって、コントローラ２００は、一対のストローブ信号ＤＱＳ、／ＤＱＳ信号を使わないでメモリチップ１００からの応答を取り込むことが可能である。

また、第１の実施形態では、第１のインタフェース回路（例えばインタフェース回路１２０−１）の入出力規格はＳＳＴＬであり、第２のインタフェース回路（例えばインタフェース回路１２０−２）の入出力規格はＬＶＳＴＬである。

なお、各インタフェース回路の入出力規格はこれらに限定されない。

以上の説明では、第１の電気信号であるType #1の電気信号の電圧の遷移範囲は、０ボルトから電源電位Ｖｃｃまでの範囲であり、第２の電気信号であるType #2の電気信号の電圧の遷移範囲は、０ボルトから電源電位Ｖｃｃよりも小さいＶ１までの範囲であり、第１値は０ボルトであり、第２値は電源電位Ｖｃｃであり、第３値はＶ１である、とされた。各入出力規格による電気信号の電圧の遷移範囲、第１値、第２値、および第３値はこれらに限定されない。

例えば、第１の電気信号の電圧の遷移範囲である第１範囲は、０ボルトから電源電位Ｖｃｃまでの範囲であり、第２の電気信号の電圧の遷移範囲である第２範囲は、０ボルトよりも大きく電源電位Ｖｃｃよりも小さい電圧値（Ｖ２と表記する）から電源電位Ｖｃｃまでの範囲であってもよい。そして、第１範囲の上限値であり、かつ第２範囲の上限値である電源電位Ｖｃｃが第１値であり、第１範囲の下限値である０ボルトが第２値であり、第２範囲の下限値であるＶ２が第３値であってもよい。そのような構成においても、コントローラ２００は、応答の電気信号の電圧が第２値（つまり０ボルト）であるか否かによって、２種類の入出力規格のインタフェース回路のうちの何れのインタフェース回路を備えているかを識別することが可能である。

（第２の実施形態）
第１の実施形態では、メモリチップ１００からの応答は入出力信号ＤＱ［７：０］によってコントローラ２００に送信される、として説明した。応答の伝送に使用される信号は入出力信号［７：０］に限定されない。第２の実施形態では、応答の伝送に使用される信号の他の一例として、レディービジー信号ＲｙＢｙを挙げて説明する。なお、レディービジー信号ＲｙＢｙを伝送する信号線は、第３信号線に相当する。

第２の実施形態では、主に、第１の実施形態と異なる事項について説明する。第１の実施形態と同じ事項については簡略的に説明するかまたは説明を省略する。

図７（Ａ）および図７（Ｂ）のそれぞれは、第２の実施形態のコントローラ２００およびメモリチップ１００のインタフェース回路の構成例を示す図である。

図７（Ａ）に示される例および図７（Ｂ）に示される例では、コントローラ２００が備えるＮＡＮＤインタフェース回路２０５は、Type #1の電気信号を送受信することができるインタフェース回路２１０−１と、Type #2の電気信号を送受信することができるインタフェース回路２１０−２と、を備えている。インタフェース回路２１０−１とインタフェース回路２１０−２とは、ＮＡＮＤバス４００を構成する信号線群のうちの第１信号線ごとに設けられている。そして、各第１信号線には、インタフェース回路２１０−１とインタフェース回路２１０−２との対が共通に接続されている。なお、第１信号線は、例えば、ＤＱ［７：０］を伝送する信号線、ＤＱＳを伝送する信号線、および／ＤＱＳを伝送する信号線、のそれぞれである。

そして、図７（Ａ）に示される例によれば、メモリチップ１００が備えるＩＯ信号処理回路１０１は、Type #1の電気信号を送受信することができるインタフェース回路１２０−１を、第１信号線毎に備えている。各第１信号線は、メモリチップ１００においてインタフェース回路１２０−１に接続されている。ＩＯ信号処理回路１０１は、Type #2の電気信号を送受信することができるインタフェース回路を備えていない。

また、図７（Ｂ）に示される例によれば、メモリチップ１００が備えるＩＯ信号処理回路１０１は、Type #2の電気信号を送受信することができるインタフェース回路１２０−２を、第１信号線毎に備えている。各第１信号線は、メモリチップ１００においてインタフェース回路１２０−２に接続されている。ＩＯ信号処理回路１０１は、Type #1の電気信号を送信することができるインタフェース回路を備えていない。

また、図７（Ａ）に示される例および図７（Ｂ）に示される例では、コントローラ２００とメモリチップ１００とがレディービジー信号ＲｙＢｙで接続されている。メモリチップ１００は、このレディービジー信号ＲｙＢｙを用いてインタフェース識別コマンドに対する応答を送信することができる。レディービジー信号ＲｙＢｙの入出力規格は図７（Ａ）に示される例および図７（Ｂ）に示される例の両方において共通とされる。

レディービジー信号ＲｙＢｙが示し得る２つの状態、つまりレディー状態（Ｒｙ）およびビジー状態（Ｂｙ）、のうちの一方に、Type #1が対応付けられており、他方に、Type #2が対応付けられている。この対応付けの情報はＲＡＭ２０２に格納されている。メモリチップ１００は、応答を送信する際には、レディービジー信号ＲｙＢｙの状態を、自身が備えるインタフェース回路の入出力規格に対応した状態に遷移させる。コントローラ２００は、インタフェース識別コマンドを送信した後にレディービジー信号ＲｙＢｙを確認することで、メモリチップ１００が備えるインタフェース回路の入出力規格を特定することができる。

図８は、第２の実施形態のコントローラ２００の動作の一例を示すフローチャートである。

Ｓ３０１およびＳ３０２において、図５のＳ１０１およびＳ１０２と同じ処理が実行される。

Ｓ３０２に続いて、コントローラ２００は、レディービジー信号ＲｙＢｙがレディー状態（Ｒｙ）およびビジー状態（Ｂｙ）のうちの何れの状態を示しているかを確認する。そして、レディービジー信号ＲｙＢｙがType #1が対応付けられた状態を示している場合には（Ｓ３０３：Ｙｅｓ）、コントローラ２００は、以降もType #1のインタフェース回路２１０−１をすると決定する（Ｓ３０４）。レディービジー信号ＲｙＢｙがType #2が対応付けられた状態を示している場合には（Ｓ３０３：Ｎｏ）、コントローラ２００は、以降に使用するインタフェース回路をType #1のインタフェース回路２１０−１からType #2のインタフェース回路２１０−２に切り替える（Ｓ３０５）。

Ｓ３０４およびＳ３０５によって、第２の実施形態のコントローラ２００の動作が終了する。以降は、コントローラ２００は、Ｓ３０４またはＳ３０５によって決まったインタフェース回路を用いて２つのメモリチップ１００との間で通信を行う。

図９は、第２の実施形態のメモリシステム１において、インタフェース識別コマンドおよび応答の送受信の際のＮＡＮＤバス４００の状態の遷移の一例を示すタイミングチャートである。

Ｓ４０１からＳ４０４までは、図６を用いて説明されたＳ２０１からＳ２０４までの処理が実行される。

メモリチップ１００では、ＩＯ信号処理回路１０１は、Type #1のインタフェース回路１２０−１およびtype #2のインタフェース回路１２０−２のうちの自身が備えるインタフェース回路によって、インタフェース識別コマンドを取り込む。その後、所定の時間ｔ_ＷＢが経過するまでの間に、インタフェース識別コマンドに対する応答の準備を行う。具体的には、インタフェース識別コマンドは、コマンドラッチイネーブル信号ＣＬＥを受信した制御信号処理回路１０２からの指示によって、ＩＯ信号処理回路１０１からコマンドレジスタ１０４に送られる。コマンドレジスタ１０４内のインタフェース識別コマンドは、制御回路１０３に読み出される。制御回路１０３は、インタフェース識別コマンドに応じて、応答内容を決定し、ＲｙＢｙ生成回路１０８に、応答内容に対応したレディービジー信号ＲｙＢｙを出力させる（Ｓ４０５）。例えば、Type #1に対応する状態をレディー状態（Ｒｙ）、Type #2に対応する状態をビジー状態（Ｂｙ）と設定されている場合、自身を有するメモリチップ１００がType #1のインタフェース回路１２０−１を備えている場合には、制御回路１０３は、ＲｙＢｙ生成回路１０８に、レディー状態（Ｒｙ）状態を出力させる。自身を有するメモリチップ１００がType #2のインタフェース回路１２０−２を備えている場合には、制御回路１０３は、ＲｙＢｙ生成回路１０８に、ビジー状態（Ｂｙ）を出力させる。

コントローラ２００は、インタフェース識別コマンドを送信してからの経過時間が時間ｔ_ＷＢに達した後、レディービジー信号ＲｙＢｙをインタフェース識別コマンドに対する応答として受信することができる。

このように、第２の実施形態によれば、メモリチップ１００は、第１コマンド（例えばインタフェース識別コマンド）に対する応答を、レディービジー信号ＲｙＢｙを用いて送信できるように構成されている。

（第３の実施形態）
図４を用いて説明された２つの入出力規格の例に従えば、Type #2の送信回路ＴＸによってＬレベルとして送信された信号およびＨレベルとして送信された信号は、ともに、Type #1の受信回路ＲＸではＬレベルとして受信されてしまう。

第３の実施形態では、各第１信号線には、プルアップ抵抗が接続されている。そして、メモリシステム１は、各第１信号線に向けてType #2の送信回路ＴＸによってType #2の電気信号が送信されても、当該プルアップ抵抗によって、メモリコントローラ２００ではType #1の受信回路ＲＸが電気信号を正しく受信することができるように構成される。

例えばType #1およびType #2が図４を用いて説明された構成を備える場合において、Type #2のインタフェース回路によって例えばＶ１の電圧の電気信号が送信された場合、その電気信号の電圧は、プルアップ抵抗によって、Ｖ１から電源電位Ｖｃｃに向けてシフトされる。これによって、Type #1のインタフェース回路は、Type #2のインタフェース回路によって送信された電気信号を正しく受信することができる。

以降では、主に、第１の実施形態と異なる事項について説明する。第１の実施形態と同じ事項については簡略的に説明するかまたは説明を省略する。

図１０（Ａ）および図１０（Ｂ）のそれぞれは、第３の実施形態のコントローラ２００およびメモリチップ１００のインタフェース回路の構成例を示す図である。

図１０（Ａ）に示される例および図１０（Ｂ）に示される例では、コントローラ２００が備えるＮＡＮＤインタフェース回路２０５は、Type #1の電気信号を送受信することができるインタフェース回路２１０−１と、Type #2の電気信号を送受信することができるインタフェース回路２１０−２と、を備えている。インタフェース回路２１０−１とインタフェース回路２１０−２とは、ＮＡＮＤバス４００を構成する信号線群のうちの第１信号線ごとに設けられている。そして、各第１信号線には、インタフェース回路２１０−１とインタフェース回路２１０−２との対が共通に接続されている。

そして、図１０（Ａ）に示される例によれば、メモリチップ１００が備えるＩＯ信号処理回路１０１は、Type #1の電気信号を送受信することができるインタフェース回路１２０−１を、第１信号線毎に備えている。各第１信号線は、メモリチップ１００においてインタフェース回路１２０−１に接続されている。ＩＯ信号処理回路１０１は、Type #2の電気信号を送受信することができるインタフェース回路を備えていない。

また、図１０（Ｂ）に示される例によれば、メモリチップ１００が備えるＩＯ信号処理回路１０１は、Type #2の電気信号を送受信することができるインタフェース回路１２０−２を、第１信号線ごとに備えている。各第１信号線は、メモリチップ１００においてインタフェース回路１２０−２に接続されている。ＩＯ信号処理回路１０１は、Type #1の電気信号を送信することができるインタフェース回路を備えていない。

また、図１０（Ａ）に示される例および図１０（Ｂ）に示される例では、コントローラ２００は、第１信号線のそれぞれにプルアップ抵抗２２０が接続されている。コントローラ２００は、仮に第１信号線を介してType #2の電気信号が送られてきた場合であっても、プルアップ抵抗２２０によって、Type #2の電気信号をType #1の電気信号として受信することができる。なお、図１０（Ａ）および図１０（Ｂ）に示されるように、コントローラ２００は、プルアップ抵抗２２０の使用／不使用を切り替えるためのスイッチ２３０を備え得る。

なお、プルアップ抵抗は、メモリチップ１００に具備されてもよい。図１０（Ａ）に示される例および図１０（Ｂ）に示される例では、メモリチップ１００にも第１信号線毎にプルアップ抵抗１３０が具備されている。仮にType #2のインタフェース回路１２０−２が第１信号線にType #2の電気信号を送信した場合であっても、メモリチップ１００は、プルアップ抵抗１３０によって、Type #2の電気信号をType #1の電気信号に変換して送信することができる。なお、図１０（Ａ）および図１０（Ｂ）に示されるように、メモリチップ１００は、プルアップ抵抗１３０の使用／不使用を切り替えるためのスイッチ１４０を備え得る。

なお、プルアップ抵抗（プルアップ抵抗２２０またはプルアップ抵抗１３０）は、図１０（Ａ）および図１０（Ｂ）に示されるように、コントローラ２００とメモリチップ１００との両方に設けられてもよいし、コントローラ２００とメモリチップ１００とのどちらか一方に設けられてもよい。

図１１は、第３の実施形態のメモリシステム１において、インタフェース識別コマンドおよび応答の送受信の際のＮＡＮＤバス４００の状態の遷移の一例を示すタイミングチャートである。なお、ここでは、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、および／ＲＥの電気信号の入出力規格の種類は、所定の種類（例えばType #1）で伝送されることとしている。また、信号ＤＱ［７：０］、ＤＱＳ、および／ＤＱＳは、プルアップ抵抗２２０およびプルアップ抵抗１３０の働きによってType #1の電気信号で伝送されることとしている。

Ｓ５０１からＳ５０４までは、図６を用いて説明されたＳ２０１からＳ２０４までの処理が実行される。

コントローラ２００は、インタフェース識別コマンドを送信してから時間ｔ_ＷＨＲが経過すると、一対のリードイネーブル信号ＲＥ、／ＲＥをトグルする（Ｓ５０５）。メモリチップ１００では、制御信号処理回路１０２は、一対のリードイネーブル信号ＲＥ、／ＲＥのトグルを検知すると、ＩＯ信号処理回路１０１に、ステータスレジスタ１０６に格納された情報に対応した電気信号を入出力信号ＤＱ［７：０］を用いて出力させる。例えば、ＩＯ信号処理回路１０１は、自身がType #1のインタフェース回路１２０−１を備えている場合には、インタフェース回路１２０−１によって、入出力信号ＤＱ［７：０］としてＨレベルの信号を送信する。ＩＯ信号処理回路１０１は、自身がType #2のインタフェース回路１２０−２を備えている場合には、インタフェース回路１２０−２によって、入出力信号ＤＱ［７：０］としてＬレベルの信号を送信する。これによって、コントローラ２００は、インタフェース回路２１０−１によってＨレベルまたはＬレベルの応答を受信できる状態になる。

なお、第３の実施形態では、入出力信号ＤＱ［７：０］の信号のレベルと入出力規格との対応関係は上記された関係に限定されない。ＩＯ信号処理回路１０１がType #1のインタフェース回路１２０−１およびType #2のインタフェース回路１２０−２の何れを備える場合であっても、応答の電気信号は、入出力信号ＤＱ［７：０］の信号線に接続されたプルアップ抵抗（プルアップ抵抗２２０およびプルアップ抵抗１３０）によって、Type #1の電気信号として伝送されるからである。

一対のリードイネーブル信号ＲＥ、／ＲＥのトグルの後からＩＯ信号処理回路１０１が応答の送信の開始までに要する時間ｔ_{ＤＱＳＲＥ}が経過すると、ＩＯ信号処理回路１０１は、一対のストローブ信号ＤＱＳ、／ＤＱＳのトグルを実行する（Ｓ５０６）。

一対のストローブ信号ＤＱＳ、／ＤＱＳは、入出力信号ＤＱ［７：０］と同様に、プルアップ抵抗（プルアップ抵抗２２０およびプルアップ抵抗１３０）によって、Type #1の電気信号として伝送される。よって、コントローラ２００が備えるType #1のインタフェース回路２１０−１は、一対のストローブ信号ＤＱＳ、／ＤＱＳを正しく受信することができる。コントローラ２００は、入出力信号ＤＱ［７：０］を用いて出力された応答を、一対のストローブ信号ＤＱＳ、／ＤＱＳがトグルされたタイミングで取り込む（Ｓ５０７）。

なお、第３の実施形態では、図４に例示された２種類の入出力規格が適用された場合の例について説明した。メモリシステム１には、２種類の入出力規格の関係によってはプルアップ抵抗に替えてプルダウン抵抗が具備されてもよい。

例えば、第１の電気信号の電圧の遷移範囲である第１範囲は、０ボルトから電源電位Ｖｃｃまでの範囲であり、第２の電気信号の電圧の遷移範囲である第２範囲は、０ボルトよりも大きく電源電位Ｖｃｃよりも小さい電圧値（Ｖ２と表記する）から電源電位Ｖｃｃまでの範囲である場合には、電圧値Ｖ２を０ボルトに向けてシフトさせるプルダウン抵抗が、メモリシステム１に具備されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム、２ ホスト機器、１００，１００−１、１００−２ メモリチップ、１０１ ＩＯ信号処理回路、１０２ 制御信号処理回路、１０３ 制御回路、１０４ コマンドレジスタ、１０５ アドレスレジスタ、１０６ ステータスレジスタ、１０７ 電圧生成回路、１０８ ＲｙＢｙ生成回路、１０９ カラムバッファ、１１０ カラムデコーダ、１１１ データレジスタ、１１２ センスアンプ、１１３ メモリセルアレイ、１１４ ロウアドレスバッファデコーダ、１１５ ロウアドレスデコーダ、１２０，１２０−１，１２０−２ インタフェース回路、１３０ プルアップ抵抗、１４０ スイッチ、２００ コントローラ、２０１ ホストインタフェース回路、２０２ ＲＡＭ、２０３ ＣＰＵ、２０４ バッファメモリ、２０５ ＮＡＮＤインタフェース回路、２０６ ＥＣＣ回路、２１０，２１０−１，２１０−２ インタフェース回路、２２０ プルアップ抵抗、２３０ スイッチ、４００ ＮＡＮＤバス

Claims (14)

1. メモリチップと、
   第１信号線と、
   前記第１信号線を介して前記メモリチップと接続され、第１範囲で電圧が遷移する第１の電気信号を用いて前記第１信号線を介して前記メモリチップに第１コマンドを送信し、前記第１コマンドに対する前記メモリチップからの応答に応じて前記第１信号線を介した前記メモリチップとの通信に使用する第３の電気信号を前記第１の電気信号から前記第１範囲よりも狭い第２範囲で電圧が遷移する第２の電気信号に切り替える、コントローラと、
   を備えるメモリシステム。
2. 前記第１範囲は、第１値から第２値までの範囲であり、
   前記第２範囲は、前記第１値から第３値までの範囲である、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、
   前記第１信号線を介して前記応答の電気信号を受信し、前記応答の電気信号の電圧が前記第２値でない場合、前記第３の電気信号を前記第１の電気信号から前記第２の電気信号に切り替え、
   前記応答の電気信号の電圧が前記第２値である場合、前記第３の電気信号を前記第１の電気信号から前記第２の電気信号に切り替えない、
   請求項２に記載のメモリシステム。
4. 前記メモリチップは、
   前記第１の電気信号の送受信が可能な第１のインタフェース回路を前記メモリチップが備えている場合には、前記応答として前記第１のインタフェース回路によって前記第１信号線の電圧を前記第２値にし、
   前記第２の電気信号の送受信が可能な第２のインタフェース回路を前記メモリチップが備えている場合には、前記応答として前記第２のインタフェース回路によって前記第１信号線の電圧を前記第１値にする、
   請求項２または３に記載のメモリシステム。
5. 前記メモリチップと前記コントローラとは、リードイネーブル信号を伝送可能な第２信号線で接続され、
   前記メモリチップは、前記第１コマンドを受信した後に前記第２信号線から前記リードイネーブル信号を受信すると、第３のインタフェース回路によって前記第１信号線の電圧を前記第１値または前記第２値にし、
   前記第３のインタフェース回路は、前記第１のインタフェース回路および前記第２のインタフェース回路のうちの前記メモリチップが備えるインタフェース回路であり、
   前記コントローラは、前記第１コマンドを送信した後に前記リードイネーブル信号を送信し、前記リードイネーブル信号を送信からの経過時間が第４値を越えたタイミングで前記第１信号線の電気信号のレベルを取り込む、
   請求項４に記載のメモリシステム。
6. 前記メモリチップと前記コントローラとは、レディービジー信号を伝送可能な第３信号線で接続され、
   前記メモリチップは、前記レディービジー信号を用いて前記応答を前記コントローラに送信する、
   請求項１または２に記載のメモリシステム。
7. 前記メモリチップは、前記第１信号線を介して前記応答の電気信号を送信し、
   前記応答の電気信号の電圧が前記第３値である場合に前記応答の電気信号の電圧を前記第２値に向けてシフトする抵抗素子を備える、
   請求項２に記載のメモリシステム。
8. 前記第１のインタフェース回路の入出力規格はＳＳＴＬ（Stub Series Termination Logic）であり、
   前記第２のインタフェース回路の入出力規格はＬＶＳＴＬ（Low Voltage Swing Terminated Logic）である、
   請求項４に記載のメモリシステム。
9. 第１信号線を介してコントローラに接続されるインタフェース回路を備え、
   前記コントローラから前記第１信号線を介して第１コマンドを受信すると、前記インタフェース回路の入出力規格に応じた応答を前記コントローラに送信する、
   メモリチップ。
10. 前記入出力規格が第１値から第２値までの第１範囲で電圧が遷移する電気信号の送受信が可能な第１規格である場合には、前記応答として前記インタフェース回路によって前記第１信号線の電圧を前記第２値にし、
    前記入出力規格が前記第１値から第３値までの第２範囲であって前記第１範囲よりも狭い前記第２範囲で電圧が遷移する電気信号の送受信が可能な第２規格である場合には、前記応答として前記インタフェース回路によって前記第１信号線の電圧を前記第１値にする、
    請求項９に記載のメモリチップ。
11. 前記コントローラとレディービジー信号を伝送可能な第２信号線で接続され、
    前記入出力規格が第１値から第２値までの第１範囲で電圧が遷移する電気信号の送受信が可能な第１規格であるか前記第１値から第３値までの前記第１範囲よりも狭い第２範囲で電圧が遷移する電気信号の送受信が可能な第２規格であるかを示す前記応答を前記レディービジー信号を用いて送信する、
    請求項９に記載のメモリチップ。
12. 前記入出力規格が、第１値から第２値までの第１範囲で電圧が遷移する電気信号の送受信が可能な第１規格と、前記第１値から第３値までの前記第１範囲よりも狭い第２範囲で電圧が遷移する電気信号の送受信が可能な第２規格と、のうちの前記第２規格であり、
    前記インタフェース回路は、
    前記第１信号線を介して前記応答の電気信号を送信し、
    前記応答の電気信号の電圧が前記第３値である場合に前記応答の電気信号の電圧を前記第２値に向けてシフトする抵抗素子を備える、
    請求項９に記載のメモリチップ。
13. 前記第１規格はＳＳＴＬ（Stub Series Termination Logic）であり、
    前記第２規格はＬＶＳＴＬ（Low Voltage Swing Terminated Logic）である、
    請求項１０から１２の何れか一項に記載のメモリチップ。
14. 第１信号線を介してメモリチップに接続され、
    第１コマンドを第１範囲で電圧が遷移する第１の電気信号を用いて前記第１信号線を介して前記メモリチップに送信し、前記第１信号線を介した前記メモリチップとの通信に使用する第３の電気信号を前記第１コマンドに対する前記メモリチップからの応答に応じて前記第１の電気信号から前記第１範囲よりも狭い第２範囲で電圧が遷移する第２の電気信号に切り替える、
    コントローラ。

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