KR101822977B1 - 멀티-인터페이스 메모리 카드와 이의 동작 방법 - Google Patents

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Abstract

멀티-인터페이스 메모리 카드의 동작 방법이 개시된다. 상기 방법은 호스트로부터 입력된 전압 레벨을 검출하여 전압 레벨 정보를 생성하는 단계와, 상기 호스트로부터 입력된 리셋 신호에 응답하여 상기 전압 레벨 정보를 해석하는 단계와, 해석 결과에 따라 제1인터페이스와 제2인터페이스 중에서 어느 하나를 인에이블시키는 단계를 포함한다.

Description

멀티-인터페이스 메모리 카드와 이의 동작 방법{MULTI-INTERFACE MEMORY CARD AND OPERATION METHOD THEREOF}
본 발명의 개념에 따른 실시 예는 멀티-인터페이스 메모리 카드에 관한 것으로, 특히 호스트로부터 공급되는 전압 레벨과 리셋 신호에 따라 상기 호스트가 지원하는 데이터 전송 프로토콜을 판단할 수 있는 멀티-인터페이스 메모리 카드와 그 동작 방법에 관한 것이다.
IC 카드는 집적 회로가 내장된 카드이다. 상기 IC 카드와 호스트, 예컨대 PC(personal computer), 디지털 카메라, 이동 전화기, 또는 휴대용 멀티미디어 플레이어(portable multi-media player)가 접속되면, 상기 IC 카드는 상기 호스트와 통신할 수 있다.
IC 카드는 ISO(International Standards Organization)와 IEC (International Electronic Committee)의 JTC1(Joint Technical Committee 1)에서 정의하는 표준(standard)에 따라 호스트와 통신할 수 있다.
상기 IC 카드가 하나의 표준만을 사용할 때, 상기 IC 카드는 상기 IC 카드가 사용하는 표준과 서로 다른 표준을 사용하는 호스트와는 통신할 수 없다. 따라서 서로 다른 표준을 사용하는 다양한 호스트와 통신할 수 있는 멀티-인터페이스 IC 카드가 사용되고 있다.
본 발명이 이루고자 하는 기술적인 과제는 호스트로부터 출력된 전압 레벨과 리셋 신호의 유무에 따라 상기 호스트가 사용하는 데이터 전송 프로토콜을 용이하게 인식할 수 있는 멀티-인터페이스 메모리 카드와 상기 카드의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 멀티-인터페이스 메모리 카드의 동작 방법은 호스트로부터 입력된 전압 레벨을 검출하여 전압 레벨 정보를 생성하는 단계와, 상기 호스트로부터 입력된 리셋 신호에 응답하여 상기 전압 레벨 정보를 해석하는 단계와, 해석 결과에 따라 제1인터페이스와 제2인터페이스 중에서 어느 하나를 인에이블시키는 단계를 포함한다.
상기 전압 레벨 정보를 생성하는 단계는 VBUS 접속 단자를 통하여 입력된 상기 전압 레벨을 검출하고 검출 결과에 따라 상기 전압 레벨 정보를 생성하고, 상기 전압 레벨 정보를 해석하는 단계는 D+ 접속 단자를 통하여 입력된 상기 리셋 신호에 응답하여 상기 전압 레벨 정보와 기준 전압 레벨 정보를 비교한다.
상기 제1인터페이스는 USB(universal serial bus) 데이터 전송 프로토콜을 지원하는 인터페이스이고, 상기 제2인터페이스는 IC(InterChip) USB 데이터 전송 프로토콜을 지원하는 인터페이스이다.
실시 예에 따라 상기 멀티-인터페이스 메모리 카드는 신용 카드 형태(Credit Card Shape)의 IC 카드이고, 다른 실시 예에 따라 상기 멀티-인터페이스 메모리 카드는 SIM(Subscriber Identification Module) 카드이고, 또 다른 실시 예에 따라 상기 멀티-인터페이스 메모리 카드는 USIM(Universal Subscriber Identity Module) 카드이다.
본 발명의 다른 실시 예에 따른 멀티-인터페이스 메모리 카드의 동작 방법은 호스트로부터 입력된 전압 레벨을 검출하여 전압 레벨 정보를 생성하는 단계와, 클락 신호에 따라 일정 시간을 카운트하는 단계와, 상기 일정 시간 내에 상기 호스트로부터 리셋 신호가 입력되는지의 여부를 판단하는 단계와, 상기 일정 시간 내에 상기 리셋 신호가 입력되지 않을 때 제1인터페이스와 제2인터페이스를 디스에이블시키고, 상기 일정 시간 내에 상기 리셋 신호가 입력될 때 상기 리셋 신호에 응답하여 상기 전압 레벨 정보를 해석하고 해석 결과에 따라 상기 제1인터페이스와 상기 제2인터페이스 중에서 어느 하나를 인에이블시키는 단계를 포함한다.
상기 전압 레벨 정보를 생성하는 단계는 VBUS 접속 단자를 통하여 입력된 상기 전압 레벨을 검출하고 검출 결과에 따라 상기 전압 레벨 정보를 생성하고, 상기 어느 하나를 인에이블시키는 단계는 D+ 접속 단자를 통하여 입력된 상기 리셋 신호에 응답하여 상기 전압 레벨 정보와 기준 전압 레벨 정보를 비교하고 비교 결과에 따라 상기 제1인터페이스와 상기 제2인터페이스 중에서 어느 하나를 인에이블시킨다.
상기 카운트하는 단계는 상기 클락 신호에 응답하는 동작하는 타이머를 이용하여 상기 일정 시간을 카운트한다.
본 발명의 실시 예에 따른 멀티-인터페이스 메모리 카드는 제1데이터 전송 프로토콜을 지원하는 제1인터페이스와, 제2데이터 전송 프로토콜을 지원하는 제2인터페이스와, 호스트로부터 입력된 전압 레벨을 검출하여 전압 레벨 정보를 생성하기 위한 전압 레벨 검출기와, 상기 호스트로부터 입력된 리셋 신호를 검출하여 검출 신호를 생성하기 위한 리셋 신호 검출기와, 상기 검출 신호에 응답하여 상기 전압 레벨 정보와 기준 전압 레벨 정보를 비교하고 비교 결과에 따라 상기 제1인터페이스와 상기 제2인터페이스 중에서 어느 하나를 인에이블시키기 위한 CPU를 포함한다.
상기 전압 레벨 검출기는 VBUS 접속 단자를 통하여 상기 호스트로부터 입력된 상기 전압 레벨을 검출하여 상기 전압 레벨 정보를 생성하고, 상기 리셋 신호 검출기는 D+ 접속 단자를 통하여 상기 호스트로부터 입력된 상기 리셋 신호를 검출하여 상기 검출 신호를 생성한다.
상기 제1인터페이스는 USB(universal serial bus) 데이터 전송 프로토콜을 지원하는 인터페이스이고, 상기 제2인터페이스는 IC(InterChip) USB 데이터 전송 프로토콜을 지원하는 인터페이스이다.
상기 멀티-인터페이스 메모리 카드는 SIM(Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드이다.
상기 멀티-인터페이스 메모리 카드는 클락 신호에 따라 일정 시간을 카운트하기 위한 카운터를 포함하며, 상기 리셋 신호 검출기는 상기 일정 시간 내에 상기 리셋 신호가 입력되는지의 여부를 판단하여 상기 검출 신호를 생성하고, 상기 CPU는 상기 일정 시간 내에 상기 리셋 신호가 입력되지 않음을 지시하는 상기 검출 신호에 응답하여 상기 제1인터페이스와 상기 제2인터페이스를 디스에이블시킨다.
상기 멀티-인터페이스 메모리 카드는 상기 전압 레벨과 기준 전압 레벨을 비교하여 파워 온 리셋 신호를 생성하기 위한 파워 온 리셋 회로를 더 포함하며, 상기 CPU와 상기 카운터는 상기 파워 온 리셋 신호에 따라 초기화된다.
본 발명의 실시 예에 따른 멀티-인터페이스 메모리 카드는 호스트로부터 출력된 전압 레벨과 리셋 신호의 유무에 따라 상기 호스트가 지원하는 데이터 전송 프로토콜을 용이하게 판단하고 판단 결과에 따라 멀티-인터페이스들 중에서 어느 하나를 선택할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 통신 시스템의 블록도를 나타낸다.
도 2는 USB 사양 수정 2.0(Universal Serial Bus Specification Revision 2.0)에 따른 파워-온 및 접속 이벤트 타이밍(Power-on and Connection Event Timing)을 나타낸다.
도 3은 도 1에 도시된 USB 장치의 동작을 설명하기 위한 플로우차트이다.
도 4는 본 발명의 다른 실시 예에 따른 통신 시스템의 블록도를 나타낸다.
도 5는 도 4에 도시된 USB 장치의 동작을 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 통신 시스템의 블록도를 나타낸다.
도 1을 참조하면, 통신 시스템(10A)은 USB 호스트(20)와 USB 장치(30A)를 포함한다.
USB 호스트(20)와 USB 장치(30A)가 USB 버스 또는 USB 케이블을 통하여 서로 접속되면, USB 호스트(20)는 USB 장치(30A)와 동일한 데이터 전송 프로토콜을 이용하여 통신할 수 있다.
USB 장치(30A)는 IC 카드, 스마트 카드, SIM(Subscriber Identification Module) 카드, 또는 USIM(Universal Subscriber Identity Module) 카드로 구현될 수 있다.
멀티-인터페이스 메모리 카드로서 구현될 수 있는 USB 장치(30A)는 POR (power on reset) 회로(31), 제1인터페이스(32-1), 제2인터페이스(32-2), 전압 레벨 검출기(33), 풀-업/풀-다운 로직 회로(34), USB 코어(35A), 및 CPU(37)를 포함한다.
VBUS 접속 단자를 통하여 입력된 전압 레벨이 기준 전압 레벨 이상일 때, POR 회로(31)는 파워 온 리셋 신호(PORS)를 발생한다. 예컨대, 제1인터페이스(32-1), 제2인터페이스(32-2), 전압 레벨 검출기(33), 풀-업/풀-다운 로직 회로(34), USB 코어(35A), 및 CPU(37) 중에서 적어도 하나는 파워 온 리셋 신호(PORS)에 따라 초기화될 수 있다.
USB 호스트(20)가 제1프로토콜, 예컨대 USB(universal serial bus) 데이터 전송 프로토콜(data transfer protocol)을 지원할 때, USB 장치(30A)는 상기 제1프로토콜을 지원하는 제1인터페이스(32-1)를 통하여 USB 호스트(20)와 통신할 수 있다.
또한 USB 호스트(20)가 제2프로토콜, IC(InterChip) USB 데이터 전송 프로토콜을 지원할 때, USB 장치(30A)는 상기 제2프로토콜을 지원하는 제2인터페이스(31-2)를 통하여 USB 호스트(20)와 통신할 수 있다.
여기서, 인터페이스(interface)라 함은 데이터 전송 프로토콜에 따라 호스트 (20)와 데이터 통신을 위한 하드웨어, 상기 하드웨어를 동작시킬 수 있는 소프트웨어, 또는 데이터 전송 방식을 의미할 수 있다.
멀티-인터페이스 메모리 카드(30A)는 제1인터페이스(32-1)와 제2인터페이스 (32-2) 이외에 다양한 인터페이스들을 더 포함할 수 있으나, 이하에서는 설명의 편의를 위하여 제1인터페이스(32-1)와 제2인터페이스(32-2)를 포함하는 멀티-인터페이스 메모리 카드(30A)의 동작이 상세히 설명된다.
USB 호스트(20)와 멀티-인터페이스 메모리 카드(30A)가 다수의 와이어들(22-1~22-4)을 포함하는 USB 버스 또는 USB 케이블을 통하여 서로 접속되면, USB 호스트(20)로부터 출력된 전압은 VBUS 접속 단자를 통하여 POR 회로(31)와 전압 레벨 검출기(33)로 입력된다.
예컨대, USB 호스트(20)가 USB 데이터 전송 프로토콜을 지원하는 호스트일 때, USB 호스트(20)는 USB 1.x 사양 및 2.0 사양(specification)에서 규정된 전압 클래스 5V를 VBUS 접속 단자를 통하여 POR 회로(31)와 전압 레벨 검출기(33)로 출력한다.
또한, USB 호스트(20)가 IC-USB 데이터 전송 프로토콜을 지원하는 호스트일 때, USB 호스트(20)는 USB 2.0 사양의 부록(addendum)에서 규정된 전압 클래스 (voltage class), 예컨대 1.0V, 1.2V, 1.5V, 1.8V, 또는 3.0V를 VBUS 접속 단자를 통하여 POR 회로(31)와 전압 레벨 검출기(33)로 출력한다.
전압 레벨 검출기(33)는 VBUS 접속 단자를 통하여 입력된 전압 클래스(예컨대, 1.0V, 1.2V, 1.5V, 1.8V, 3.0V, 또는 5.0V)의 레벨을 검출하고, 검출 결과에 따라 전압 레벨 정보를 생성하고, 생성된 전압 레벨 정보를 저장한다.
예컨대, 전압 레벨 검출기(33)는 생성된 전압 레벨 정보를 저장하기 위한 래치(latch) 또는 메모리(memory)를 포함할 수 있다. 예컨대, 상기 래치 또는 상기 메모리에 저장된 전압 레벨 정보는 파워 온 리셋 신호(PORS)에 따라 초기화될 수 있다.
실시 예에 따라, 전압 레벨 검출기(33)는 전압 레벨 정보를 생성하기 위한 아날로그-디지털 변환기를 포함할 수 있다.
CPU(37)의 제어에 따라, 풀-업/풀-다운 로직 회로(34)는 USB 접속 시이퀀스 (attachment sequence) 또는 IC-USB 접속 시이퀀스를 수행하기 위하여 다수의 접속 단자들(D+과 D-) 중에서 어느 하나(예컨대, D+)를 제1전압(예컨대, 전원 전압)으로 풀-업시키고 다른 하나(예컨대, D-)를 제2전압(예컨대, 접지 전압)으로 풀-다운시킨다.
USB 코어(35A)는 리셋 신호 검출기(35-1), 메모리 컨트롤러(35-2), 및 메모리(35-3)를 포함한다. 실시 예에 따라 리셋 신호 검출기(35-1)는 USB 코어(35A) 이외의 다른 영역에 구현될 수 있다.
리셋 신호 검출기(35-1)는 D+ 접속 단자를 통하여 호스트(20)로부터 입력되는 리셋 신호를 검출하여 검출 신호(DET)를 생성한다. 리셋 시그널링(reset signaling)은 USB 사양 수정 2.0과 도 2를 참조한다.
실시 예에 따라, 리셋 신호 검출기(35-1)는 D+ 접속 단자를 통하여 직접 상기 리셋 신호를 수신할 수 있다. 다른 실시 예에 따라, 리셋 신호 검출기(35-1)는 제1인터페이스(32-1) 또는 제2인터페이스(32-2)를 통하여 상기 리셋 신호를 수신할 수 있다.
메모리 컨트롤러(35-2)는 제1인터페이스(32-1)와 제2인터페이스(32-2) 중에서 인에이블된 인터페이스를 통하여 입력된 명령(예컨대, 호스트(20)로부터 출력된 명령)에 따라 메모리(35-3)의 동작, 예컨대 프로그램 동작(또는 라이트 동작), 리드 동작, 또는 이레이즈(erase) 동작을 제어할 수 있다.
예컨대, 메모리 컨트롤러(35-2)는 호스트(20)와 메모리(35-3) 사이의 데이터 통신을 제어할 수 있다. 메모리(35-3)는 비휘발성 메모리, 예컨대 플래시 EEPROM, 저항성 메모리(resistive memory)로 구현될 수 있다.
CPU(37)는 USB 장치(30A)의 동작을 전반적으로 제어하고, 리셋 신호 검출기 (35-1)로부터 출력된 검출 신호(DET)에 응답하여 전압 레벨 검출기(33)에 의하여 생성된 전압 레벨 정보를 리드하고, 리드된 전압 레벨 정보를 해석하고 해석 결과에 따라 제1인터페이스(32-1)와 제2인터페이스(32-2) 중에서 어느 하나를 인에이블시킬 수 있다.
예컨대, CPU(37)는 제1인터페이스(32-1)와 제2인터페이스(32-2) 중에서 어느 하나를 선택적으로 인에이블시키기 위한 제어 신호를 생성할 수 있다.
도 2는 USB 사양 수정 2.0(Universal Serial Bus Specification Revision 2.0)에 따른 파워-온 및 접속 이벤트 타이밍(Power-on and Connection Event Timing)을 나타낸다.
따라서 본 명세서는 USB 사양 수정 2.0을 레퍼런스로 포함한다. 다만, 본 명세서에서 사용되는 리셋 신호는 USB 호스트(20)에 의하여 Δt5 동안 로우 레벨을 유지한다. 예컨대, USB 호스트(20)는 USB 장치(30A)를 리셋시키기 위하여 Δt5 동안 로우 레벨을 갖는 신호를 D+ 접속 단자로 공급할 수 있다. 그 후 USB 장치(30A)는 디폴트 상태를 유지한다.
도 3은 도 1에 도시된 USB 장치의 동작을 설명하기 위한 플로우차트이다.
USB 장치(30A)의 동작은 도 1부터 도 3을 참조하여 상세히 설명된다.
USB 장치(30A)가 USB 버스 또는 USB 케이블을 통하여 USB 호스트(20)에 접속 또는 삽입되면, USB 호스트(20)는 USB 장치(30A)로 VBUS 접속 단자를 통하여 전압을 공급한다(S10). 즉, USB 장치(30A)는 파워-온 된다(S10).
따라서 USB 사양 수정 2.0의 도 7-29와 도 2에 도시된 바와 같이, USB 장치 (30A)는 USB 접속 시이퀀스 또는 IC-USB 접속 시이퀀스를 수행한다(S20).
전압 레벨 검출기(33)는 VBUS 접속 단자를 통하여 입력된 전압 레벨을 검출하고 검출 결과에 따라 전압 레벨 정보를 생성한다(S30).
리셋 신호 검출기(35-1)는 D+ 접속 단자를 통하여 입력된 리셋 신호를 검출하고(S40), 검출 신호(DET)를 CPU(37)로 출력한다.
CPU(37)는 검출 신호(DET)에 따라 전압 레벨 검출기(33)에 의하여 생성된 전압 레벨 정보를 읽어와서 해석한다(S50).
예컨대, USB 호스트(20)가 USB 데이터 전송 프로토콜을 지원하는 호스트일 때, USB 호스트(20)는 USB 1.x 사양 및 2.0 사양(specification)에서 규정된 전압, 예컨대 5V를 VBUS 접속 단자를 통하여 전압 레벨 검출기(33)로 출력한다. 따라서, 전압 레벨 검출기(33)는 5V에 해당하는 전압 레벨 정보를 생성한다.
CPU(37)는 읽어온 전압 레벨 정보를 해석하여 VBUS 접속 단자를 통하여 입력된 전압의 레벨이 Class A, 즉 5V(예컨대, 기준 전압)에 해당하는지의 여부를 판단한다(S60).
VBUS 접속 단자를 통하여 입력된 전압의 레벨이 Class A, 즉 5V인 경우, CPU (37)는 USB 호스트(20)가 USB 데이터 전송 프로토콜을 지원하는 호스트임을 인식하고 인식 결과에 따라 제1인터페이스(32-1)를 인에이블시키고 제2인터페이스(32-2)를 디스에이블시키기 위한 제어 신호를 생성한다.
즉, USB 모드 시이퀀스(예컨대, USB 데이터 전송 프로토콜에 따라 데이터를 전송하기 위한 동작)가 CPU(37)에 의하여 선택되므로(S70), USB 호스트 (20)는 인에이블된 제1인터페이스(32-1)를 통하여 USB 코어(35A)를 액세스할 수 있다. 따라서, USB 호스트(20)는 제1인터페이스(32-1)와 메모리 컨트롤러(35-2)를 통하여 메모리(35-3)와 데이터를 주거나 받을 수 있다. 이때, 패킷 내의 데이터 전송은 D+ 접속 단자와 D-접속 단자를 통하여 차동 시그널링(differential signaling)으로 수행된다.
그러나, USB 호스트(20)가 IC-USB 데이터 전송 프로토콜을 지원하는 호스트일 때, USB 호스트(20)는 USB 2.0 사양의 부록에서 규정된 전압, 예컨대 1.0V, 1.2V, 1.5V, 1.8V, 또는 3.0V를 VBUS 접속 단자를 통하여 전압 레벨 검출기(33)로 출력한다. 따라서 전압 레벨 검출기(33)는 1.0V, 1.2V, 1.5V, 1.8V, 또는 3.0V에 해당하는 전압 레벨 정보를 생성한다.
CPU(37)는 읽어온 전압 레벨 정보를 해석하여 VBUS 접속 단자를 통하여 입력된 전압의 레벨이 Class A, 즉 5V에 해당하는지의 여부를 판단한다(S60). 예컨대, CPU(37)는 전압 레벨 정보와 기준 전압 레벨 정보(예컨대, 5V에 해당하는 정보)를 비교하고 비교 결과에 따른 제어 신호를 출력한다.
VBUS 접속 단자를 통하여 입력된 전압의 레벨이 Class A, 즉 5V가 아닐 경우, CPU(37)는 USB 호스트(20)가 IC-USB 데이터 전송 프로토콜을 지원하는 호스트임을 인식하고 인식 결과에 따라 제2인터페이스(32-1)를 디스에이블시키고 제2인터페이스(32-2)를 인에이블시키기 위한 제어 신호를 생성한다.
즉, IC-USB 모드 시이퀀스(예컨대, IC-USB 데이터 전송 프로토콜에 따라 데이터를 전송하기 위한 동작)가 CPU(37)에 의하여 선택되므로(S80), USB 호스트 (20)는 인에이블된 제2인터페이스(32-2)를 통하여 USB 코어(35A)를 액세스할 수 있다. 따라서, USB 호스트(20)는 제2인터페이스(32-2)와 메모리 컨트롤러(35-2)를 통하여 메모리(35-3)와 데이터를 주거나 받을 수 있다.
본 발명의 실시 예에 따른 USB 장치(30A)는 D+ 접속 단자를 통하여 리셋 신호가 입력되는지의 여부와 VBUS 접속 단자를 통하여 입력된 전압 레벨에 따라 제1인터페이스(32-1)와 제2인터페이스(32-2) 중에서 어느 하나를 인에이블시킬 수 있다.
따라서, USB 장치(30A)는 USB 호스트(20)가 사용하는 데이터 전송 프로토콜을 용이하게 식별하고, 식별 결과에 따라 멀티-인터페이스들 중에서 USB 호스트 (20)가 사용하는 데이터 전송 프로토콜에 적합한 인터페이스를 선택할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 통신 시스템의 블록도를 나타낸다.
도 4를 참조하면, 통신 시스템(10B)은 USB 호스트(20)와 USB 장치(30B)를 포함한다.
멀티-인터페이스 메모리 카드로서 구현될 수 있는 USB 장치(30B)는 POR 회로 (31), USB 데이터 전송 프로토콜을 지원하는 제1인터페이스(32-1), IC-USB 데이터 전송 프로토콜을 지원하는 제2인터페이스(32-2), 제3데이터 전송 프로토콜을 지원하는 제3인터페이스(32-3), 전압 레벨 검출기(33), 풀-업/풀-다운 로직 회로(34), USB 코어(35B), 타이머(36), 및 CPU(37)를 포함한다.
예컨대, 상기 제3데이터 전송 프로토콜은 ISO 7816 데이터 전송 프로토콜 또는 SWP(Single Wire Protocol) 데이터 전송 프로토콜일 수 있다.
도 4에 도시된 USB 장치(30B)의 구조는 USB 코어(35B)와 타이머(36)를 제외하면 도 1에 도시된 USB 장치(30A)의 구조와 실질적으로 동일하다.
타이머(36)는 POR 회로(31)로부터 출력된 파워 온 리셋 신호(PORS)에 따라 초기화될 수 있다. 예컨대, 제1인터페이스(32-1), 제2인터페이스(32-2), 제3인터페이스(32-3), 전압 레벨 검출기(33), 풀-업/풀-다운 로직 회로(34), USB 코어(35B), 타이머(36), 및 CPU(37) 중에서 적어도 하나는 파워 온 리셋 신호(PORS)에 따라 초기화될 수 있다.
타이머(36)는 리셋 신호를 검출할 수 있는 기준 시간을 제공하기 위하여 사용된다. 예컨대, 타이머(36)는 상기 기준 시간 동안에는 리셋 신호 발생기(35-4)를 인에이블시킬 수 있는 제어 신호(TCNT)를 발생할 수 있고 상기 기준 시간 경과 후에는 리셋 신호 발생기(35-4)를 디스인에이블시킬 수 있는 제어 신호(TCNT)를 발생할 수 있다.
리셋 신호 발생기(35-4)는 타이머(36)에 의하여 설정된 기준 시간 내에 리셋 신호가 검출되었는지의 여부에 따라 서로 다른 레벨을 갖는 검출 신호(DET)를 발생할 수 있다.
CPU(37)는 검출 신호(DET)의 레벨에 따라 USB 장치(30B)에 접속된 호스트 (20)가 USB 데이터 전송 프로토콜을 지원하는 호스트인지, IC-USB 데이터 전송 프로토콜을 지원하는 호스트인지, 또는 제3데이터 전송 프로토콜을 지원하는 호스트인지의 여부를 판단할 수 있다.
타이머(36)에 의하여 설정된 기준 시간의 시작 시점은 설계 사양에 따라 다양할 수 있다. 예컨대, 상기 시작 시점은 도 2에 도시된 Δt3의 시작 시점, Δt4의 시작 시점, 또는 Δt5의 시작 시점으로 설정될 수 있다.
타이머(36)는 클락 신호(CLK)에 따라 상기 시작 시점으로부터 일정 시간을 카운트하고 카운트 결과에 따라 리셋 신호 검출기(35-4)의 동작을 제어할 수 있는 제어 신호(TCNT)를 생성할 수 있다. 따라서 리셋 신호 검출기(35-4)는 제어 신호 (TCNT)에 따라 상기 일정 시간 내에 리셋 신호가 입력되었는지의 여부를 판단하고 판단 결과에 따라 서로 다른 레벨을 갖는 검출 신호(DET)를 출력할 수 있다.
이하에서는 설명의 편의를 위하여, 상기 시작 시점이 Δt5의 시작 시점으로 설정되었다고 가정한다.
도 5는 도 4에 도시된 USB 장치의 동작을 설명하기 위한 플로우차트이다.
멀티 인터페이스 메모리 카드(30B)는 제1인터페이스(32-1)와 제2인터페이스(32-2) 이외에 제3인터페이스(32-3)를 포함하므로, USB 장치(30B)와 접속된 호스트(20)가 제3데이터 전송 프로토콜을 지원하는 호스트임에도 불구하고 제1인터페이스(32-1)와 제2인터페이스(32-2)는 인에이블될 수 있다. 따라서 제1인터페이스(32-1)와 제2인터페이스(32-2)에 의하여 전력이 소모된다.
호스트(20)가 제3데이터 전송 프로토콜을 지원하는 호스트일 때, 멀티 인터페이스 메모리 카드(30B)는 제1인터페이스(32-1)와 제2인터페이스(32-2)를 디스에이블시켜야 한다.
도 2, 도 4, 및 도 5를 참조하면, USB 장치(30B)가 호스트(20)에 접속 또는 삽입되면, USB 호스트(20)는 USB 장치(30B)로 VBUS 접속 단자를 통하여 전압을 공급한다(S10). 즉, USB 장치(30B)는 파워-온 된다(S110).
POR 회로(31)에 의하여 파워 온 리셋 신호(PORS)가 발생하면(S115), USB 사양 수정 2.0의 도 7-29와 도 2에 도시된 바와 같이, USB 장치(30B)는 USB 접속 시이퀀스 또는 IC-USB 접속 시이퀀스를 수행한다(S120). 이때 타이머(36)는 클락 신호(CLK)에 따라 카운트 동작을 시작한다.
전압 레벨 검출기(33)는 VBUS 접속 단자를 통하여 입력된 전압 레벨을 검출하고 검출 결과에 따라 전압 레벨 정보를 생성한다(S125).
타이머(36)가 동작하는 일정 시간 동안, 리셋 신호 검출기(35-4)는 제어 신호(TCNT)에 따라 D+ 접속 단자를 통하여 리셋 신호가 입력되는지의 여부를 검출한다(S130).
예컨대, 호스트(20)가 제3데이터 전송 프로토콜을 사용하는 호스트일 때, 상기 일정 시간 동안 D+ 접속 단자를 통하여 입력되는 신호는 로우 레벨로 천이하지 않고 일정한 전압 레벨을 유지한다. 즉, 상기 일정 시간 동안, 리셋 신호가 입력되지 않으므로, 리셋 신호 검출기(35-4)는 제1레벨(예컨대, 하이 레벨과 로우 레벨 중에서 어느 하나)을 갖는 검출 신호(DET)를 CPU(37)로 출력한다.
CPU(37)는 상기 제1레벨을 갖는 검출 신호(DET)에 따라 제1인터페이스(32-1)와 제2인터페이스(32-2)를 디스에이블시키기 위한 제어 신호를 생성한다. 따라서, 제1인터페이스(32-1)와 제2인터페이스(32-2)가 디스에이블되므로, USB 모드 시이퀀스와 IC-USB 모드 시이퀀스는 종료된다(S135). 따라서 제1인터페이스(32-1)와 제2인터페이스(32-2)는 전력을 소모하지 않는다.
그러나, 호스트(20)가 USB 데이터 전송 프로토콜을 사용하는 호스트일 때, 상기 일정 시간 동안 D+ 접속 단자를 통하여 입력되는 신호는 도 2에 도시된 바와 같이 로우 레벨로 천이(transition)한다. 예컨대, 상기 일정 시간 동안, D+ 접속 단자를 통하여 리셋 신호가 입력되므로, 리셋 신호 검출기(35-4)는 제2레벨(예컨대, 하이 레벨과 로우 레벨 중에서 다른 하나)을 갖는 검출 신호(DET)를 CPU(37)로 출력한다.
CPU(37)는 상기 제2레벨을 갖는 검출 신호(DET)에 따라 전압 레벨 검출기 (33)에 의하여 생성된 전압 레벨 정보를 읽어와서 해석한다(S140).
CPU(37)는 5V에 해당하는 전압 레벨 정보에 따라 제1인터페이스(32-1)를 인에이블시키고 제2인터페이스(32-2)를 디스에이블시키기 위한 제어 신호를 생성한다(S150).
즉, USB 모드 시이퀀스가 CPU(37)에 의하여 선택되므로(S160), USB 호스트 (20)는 인에이블된 제1인터페이스(32-1)를 통하여 USB 코어(35B)를 액세스할 수 있다. 따라서, USB 호스트(20)는 제1인터페이스(32-1)와 메모리 컨트롤러(35-2)를 통하여 메모리(35-3)와 데이터를 주거나 받을 수 있다.
그러나, USB 호스트(20)가 IC-USB 데이터 전송 프로토콜을 지원하는 호스트일 때, 상기 일정 시간 동안 D+ 접속 단자를 통하여 입력되는 신호는 로우 레벨로 천이한다. 즉, 상기 일정 시간 동안, 리셋 신호가 입력되므로, 리셋 신호 검출기(35-4)는 제2레벨을 갖는 검출 신호 (DET)를 CPU(37)로 출력한다.
CPU(37)는 상기 제2레벨을 갖는 검출 신호(DET)에 따라 전압 레벨 검출기 (33)에 의하여 생성된 전압 레벨 정보를 읽어와서 해석한다(S140).
CPU(37)는 1.0V, 1.2V, 1.5V, 1.8V, 또는 3.0V에 해당하는 전압 레벨 정보에 따라 제1인터페이스(32-1)를 디스에이블시키고 제2인터페이스(32-2)를 인에이블시키기 위한 제어 신호를 생성한다(S150).
즉, IC-USB 모드 시이퀀스가 CPU(37)에 의하여 선택되므로(S170), USB 호스트(20)는 인에이블된 제2인터페이스(32-2)를 통하여 USB 코어(35B)를 액세스할 수 있다. 따라서, USB 호스트(20)는 제2인터페이스(32-2)와 메모리 컨트롤러(35-2)를 통하여 메모리(35-3)와 데이터를 주거나 받을 수 있다.
상술한 바와 같이, USB 장치(30B)는 일정 시간 내에 D+ 접속 단자를 통하여 리셋 신호가 입력되는지의 여부에 따라 제1인터페이스(32-1)와 제2인터페이스(32-2)를 디스에이블시킬 수 있다.
또한, USB 장치(30B)는 일정 시간 내에 D+ 접속 단자를 통하여 리셋 신호가 입력되는지의 여부와 VBUS 접속 단자를 통하여 입력된 전압의 레벨에 따라 제1인터페이스(32-1)와 제2인터페이스(32-2) 중에서 어느 하나를 인에이블시킬 수 있다.
따라서, USB 장치(30B)는 USB 호스트(20)가 사용하는 데이터 전송 프로토콜을 용이하게 식별하고 식별결과에 따라 멀티 인터페이스들 중에서 USB 호스트(20)가 사용하는 데이터 전송 프로토콜에 적합한 인터페이스를 선택할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
20: USB 호스트
30A, 30B: USB 장치
31: POR(power on reset) 회로
33: 전압 레벨 검출기
34: 풀-업/풀-다운 회로
35A, 35B: USB 코어
36: 타이머
37: CPU

Claims (18)

  1. 멀티-인터페이스 메모리 카드의 동작 방법에 있어서,
    호스트로부터 입력된 전압 레벨을 검출하여 전압 레벨 정보를 생성하는 단계;
    상기 호스트로부터 입력된 리셋 신호에 응답하여 상기 전압 레벨 정보를 해석하고 해석 결과를 제공하는 단계; 및
    상기 해석 결과에 따라, 상기 멀티-인터페이스 메모리 카드와 상기 호스트 사이의 통신을 제어하는 제1인터페이스와 제2인터페이스 중에서 어느 하나를 인에이블시키는 단계를 포함하는 멀티-인터페이스 메모리 카드의 동작 방법.
  2. 제1항에 있어서,
    상기 전압 레벨 정보를 생성하는 단계는 VBUS 접속 단자를 통하여 입력된 상기 전압 레벨을 검출하고 검출 결과에 따라 상기 전압 레벨 정보를 생성하고,
    상기 전압 레벨 정보를 해석하는 단계는 D+ 접속 단자를 통하여 입력된 상기 리셋 신호에 응답하여 상기 전압 레벨 정보와 기준 전압 레벨 정보를 비교하는 멀티-인터페이스 메모리 카드의 동작 방법.
  3. 호스트로부터 입력된 전압 레벨을 검출하여 전압 레벨 정보를 생성하는 단계;
    클락 신호에 따라 일정 시간을 카운트하는 단계;
    상기 일정 시간 내에 상기 호스트로부터 리셋 신호가 입력되는지의 여부를 판단하는 단계; 및
    상기 일정 시간 내에 상기 리셋 신호가 입력되지 않을 때 제1인터페이스와 제2인터페이스를 디스에이블시키고, 상기 일정 시간 내에 상기 리셋 신호가 입력될 때 상기 리셋 신호에 응답하여 상기 전압 레벨 정보를 해석하고 해석 결과에 따라 상기 제1인터페이스와 상기 제2인터페이스 중에서 어느 하나를 인에이블시키는 단계를 포함하는 멀티-인터페이스 메모리 카드의 동작 방법.
  4. 제3항에 있어서,
    상기 전압 레벨 정보를 생성하는 단계는 VBUS 접속 단자를 통하여 입력된 상기 전압 레벨을 검출하고 검출 결과에 따라 상기 전압 레벨 정보를 생성하고,
    상기 어느 하나를 인에이블시키는 단계는 D+ 접속 단자를 통하여 입력된 상기 리셋 신호에 응답하여 상기 전압 레벨 정보와 기준 전압 레벨 정보를 비교하고 비교 결과에 따라 상기 제1인터페이스와 상기 제2인터페이스 중에서 어느 하나를 인에이블시키는 멀티-인터페이스 메모리 카드의 동작 방법.
  5. 제1데이터 전송 프로토콜을 지원하는 제1인터페이스;
    제2데이터 전송 프로토콜을 지원하는 제2인터페이스;
    호스트로부터 입력된 전압 레벨을 검출하여 전압 레벨 정보를 생성하기 위한 전압 레벨 검출기;
    상기 호스트로부터 입력된 리셋 신호를 검출하여 검출 신호를 생성하기 위한 리셋 신호 검출기; 및
    상기 검출 신호에 응답하여 상기 전압 레벨 정보와 기준 전압 레벨 정보를 비교하고 비교 결과에 따라 상기 제1인터페이스와 상기 제2인터페이스 중에서 어느 하나를 인에이블시키기 위한 CPU를 포함하는 멀티-인터페이스 메모리 카드.
  6. 제5항에 있어서,
    상기 전압 레벨 검출기는 VBUS 접속 단자를 통하여 상기 호스트로부터 입력된 상기 전압 레벨을 검출하여 상기 전압 레벨 정보를 생성하고,
    상기 리셋 신호 검출기는 D+ 접속 단자를 통하여 상기 호스트로부터 입력된 상기 리셋 신호를 검출하여 상기 검출 신호를 생성하는 멀티-인터페이스 메모리 카드.
  7. 제5항에 있어서,
    상기 제1인터페이스는 USB(universal serial bus) 데이터 전송 프로토콜을 지원하는 인터페이스이고,
    상기 제2인터페이스는 IC(InterChip) USB 데이터 전송 프로토콜을 지원하는 인터페이스인 멀티-인터페이스 메모리 카드.
  8. 제5항에 있어서,
    상기 멀티-인터페이스 메모리 카드는 SIM(Subscriber Identification Module) 카드와 USIM(Universal Subscriber Identity Module) 카드 중에서 어느 하나인 멀티-인터페이스 메모리 카드.
  9. 제5항에 있어서, 상기 멀티-인터페이스 메모리 카드는,
    클락 신호에 따라 일정 시간을 카운트하기 위한 카운터를 포함하며,
    상기 리셋 신호 검출기는 상기 일정 시간 내에 상기 리셋 신호가 입력되는지의 여부를 판단하여 상기 검출 신호를 생성하고,
    상기 CPU는 상기 일정 시간 내에 상기 리셋 신호가 입력되지 않음을 지시하는 상기 검출 신호에 응답하여 상기 제1인터페이스와 상기 제2인터페이스를 디스에이블시키는 멀티-인터페이스 메모리 카드.
  10. 제9항에 있어서, 상기 멀티-인터페이스 메모리 카드는,
    상기 전압 레벨과 기준 전압 레벨을 비교하여 파워 온 리셋 신호를 생성하기 위한 파워 온 리셋 회로를 더 포함하며,
    상기 CPU와 상기 카운터는 상기 파워 온 리셋 신호에 따라 초기화되는 멀티-인터페이스 메모리 카드.
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