JP6022766B2 - マルチインターフェースメモリカードとその動作方法 - Google Patents

Description

本発明は、マルチインターフェースメモリカード(multi-interface memory card)に係り、特に、ホスト（ｈｏｓｔ）から供給される電圧レベルとリセット（ｒｅｓｅｔ）信号とによって、このホストが支援するデータ伝送プロトコル（ｐｒｏｔｏｃｏｌ）を判断することができるマルチインターフェースメモリカードとその動作方法とに関する。

ＩＣカード（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｃａｒｄ）は、集積回路が内蔵されたカードである。ＩＣカードとホスト、例えば、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、携帯電話機、または携帯用マルチメディアプレーヤ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉ−ｍｅｄｉａ ｐｌａｙｅｒ）とが接続されれば、ＩＣカードは、ホストと通信することができる。

ＩＣカードは、ＩＳＯ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄｓ Ｏｒｇａｎｉｚａｔｉｏｎ）とＩＥＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｍｉｔｔｅｅ）のＪＴＣ１（Ｊｏｉｎｔ Ｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｔｔｅｅ１）で定義する標準（ｓｔａｎｄａｒｄ）によってホストと通信することができる。

ＩＣカードが、一つの標準のみを使う時、ＩＣカードは、ＩＣカードの標準と異なる標準を使うホストとは通信できなくなる。したがって、相異なる標準を使う多様なホストと通信することができるマルチインターフェースＩＣカードが使われている。

韓国特許出願公開第２００９−００７６２３０号公報 韓国特許登録第１０−０７６４７４４号公報 韓国特許出願公開第２００７−００９２６８５号公報 特開２００５−２８４３２３号公報

本発明が解決しようとする技術的な課題は、ホストから出力された電圧レベルとリセット信号の有無によって、ホストが使うデータ伝送プロトコルを容易に認識することができるマルチインターフェースメモリカードとカードの動作方法とを提供することである。

本発明によるマルチインターフェースメモリカードの動作方法は、ホストから入力された電圧レベルを検出して電圧レベル情報を生成させる段階と、前記ホストから入力されたリセット信号に応答して、前記電圧レベル情報を解析する段階と、解析結果によって、第１インターフェースと第２インターフェースとのうち、何れか一つをイネーブルさせる段階と、を含む。

前記電圧レベル情報を生成させる段階は、Ｖ_ＢＵＳ接続端子を通じて入力された前記電圧レベルを検出し、該検出結果によって、前記電圧レベル情報を生成させ、前記電圧レベル情報を解析する段階は、Ｄ＋接続端子を通じて入力された前記リセット信号に応答して、前記電圧レベル情報と基準電圧レベル情報とを比較する。

前記第１インターフェースは、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）データ伝送プロトコルを支援するインターフェースであり、前記第２インターフェースは、ＩＣ（ＩｎｔｅｒＣｈｉｐ）ＵＳＢデータ伝送プロトコルを支援するインターフェースである。実施形態によって、前記マルチインターフェースメモリカードは、クレジットカード型（Ｃｒｅｄｉｔ Ｃａｒｄ Ｓｈａｐｅ）のＩＣカードであり、他の実施形態によって、前記マルチインターフェースメモリカードは、ＳＩＭ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｍｏｄｕｌｅ）カードであり、また他の実施形態によって、前記マルチインターフェースメモリカードは、ＵＳＩＭ（Ｕｎｉｖｅｒｓａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｔｙ Ｍｏｄｕｌｅ）カードである。

本発明の他の実施形態によるマルチインターフェースメモリカードの動作方法は、ホストから入力された電圧レベルを検出して電圧レベル情報を生成させる段階と、クロック信号によって一定時間をカウントする段階と、前記一定時間内に前記ホストからリセット信号が入力されたか否かを判断する段階と、前記一定時間内に前記リセット信号が入力されなければ、第１インターフェースと第２インターフェースとをディセーブルさせ、前記一定時間内に前記リセット信号が入力されれば、前記リセット信号に応答して、前記電圧レベル情報を解析し、該解析結果によって、前記第１インターフェースと前記第２インターフェースとのうち、何れか一つをイネーブルさせる段階と、を含む。

前記電圧レベル情報を生成させる段階は、Ｖ_ＢＵＳ接続端子を通じて入力された前記電圧レベルを検出し、該検出結果によって、前記電圧レベル情報を生成させ、前記何れか一つをイネーブルさせる段階は、Ｄ＋接続端子を通じて入力された前記リセット信号に応答して、前記電圧レベル情報と基準電圧レベル情報とを比較し、該比較結果によって、前記第１インターフェースと前記第２インターフェースとのうち、何れか一つをイネーブルさせる。

前記カウントする段階は、前記クロック信号に応答して動作するタイマを用いて、前記一定時間をカウントする。

本発明の実施形態によるマルチインターフェースメモリカードは、第１データ伝送プロトコルを支援する第１インターフェースと、第２データ伝送プロトコルを支援する第２インターフェースと、ホストから入力された電圧レベルを検出して電圧レベル情報を生成させるための電圧レベル検出器と、前記ホストから入力されたリセット信号を検出して検出信号を生成させるためのリセット信号検出器と、前記検出信号に応答して、前記電圧レベル情報と基準電圧レベル情報とを比較し、該比較結果によって、前記第１インターフェースと前記第２インターフェースとのうち、何れか一つをイネーブルさせるためのＣＰＵと、を含む。

前記電圧レベル検出器は、Ｖ_ＢＵＳ接続端子を通じて前記ホストから入力された前記電圧レベルを検出して、前記電圧レベル情報を生成させ、前記リセット信号検出器は、Ｄ＋接続端子を通じて前記ホストから入力された前記リセット信号を検出して、前記検出信号を生成させる。

前記第１インターフェースは、ＵＳＢデータ伝送プロトコルを支援するインターフェースであり、前記第２インターフェースは、ＩＣ−ＵＳＢデータ伝送プロトコルを支援するインターフェースである。前記マルチインターフェースメモリカードは、ＳＩＭカードまたはＵＳＩＭカードである。

前記マルチインターフェースメモリカードは、クロック信号によって一定時間をカウントするためのカウンタを含み、前記リセット信号検出器は、前記一定時間内に前記リセット信号が入力されたか否かを判断して、前記検出信号を生成させ、前記ＣＰＵは、前記一定時間内に前記リセット信号が入力されていないことを指示する前記検出信号に応答して、前記第１インターフェースと前記第２インターフェースとをディセーブルさせる。

前記マルチインターフェースメモリカードは、前記電圧レベルと基準電圧レベルとを比較して、パワーオンリセット信号を生成させるためのパワーオンリセット回路をさらに含み、前記ＣＰＵと前記カウンタは、前記パワーオンリセット信号によって初期化される。

本発明によるマルチインターフェースメモリカードは、ホストから出力された電圧レベルとリセット信号の有無によって、前記ホストが支援するデータ伝送プロトコルを容易に判断し、該判断結果によって、マルチインターフェースのうち、何れか一つを選択することができる。

本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の詳細な説明が提供される。

本発明の一実施形態による通信システムのブロック図。 ＵＳＢ仕様修正２．０（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖｉｓｉｏｎ ２．０）によるパワーオン及び接続イベントタイミング（Ｐｏｗｅｒ−ｏｎ ａｎｄ Ｃｏｎｎｅｃｔｉｏｎ Ｅｖｅｎｔ Ｔｉｍｉｎｇ）図。 図１に示されたＵＳＢ装置の動作を説明するためのフローチャート。 本発明の他の実施形態による通信システムのブロック図。 図４に示されたＵＳＢ装置の動作を説明するためのフローチャート。

以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。

図１は、本発明の一実施形態による通信システムのブロック図を示す。図１を参照すると、通信システム１０Ａは、ＵＳＢホスト２０とＵＳＢ装置３０Ａとを含む。

ＵＳＢホスト２０とＵＳＢ装置３０Ａとが、ＵＳＢバスまたはＵＳＢケーブル（ｃａｂｌｅ）を通じて互いに接続されれば、ＵＳＢホスト２０は、ＵＳＢ装置３０Ａと同じデータ伝送プロトコルを用いて通信することができる。ＵＳＢ装置３０Ａは、ＩＣカード、スマート（ｓｍａｒｔ）カード、ＳＩＭカード、またはＵＳＩＭカードとして具現可能である。

マルチインターフェースメモリカードとして具現可能なＵＳＢ装置３０Ａは、ＰＯＲ（ｐｏｗｅｒ ｏｎ ｒｅｓｅｔ）回路３１、第１インターフェース３２−１、第２インターフェース３２−２、電圧レベル検出器３３、プルアップ／プルダウンロジック（ｐｕｌｌ−ｕｐ／ｐｕｌｌ−ｄｏｗｎ ｌｏｇｉｃ）回路３４、ＵＳＢコア（ＵＳＢ ｃｏｒｅ）３５Ａ、及びＣＰＵ３７を含む。

Ｖ_ＢＵＳ接続端子を通じて入力された電圧レベルが、基準電圧レベル以上である時、ＰＯＲ回路３１は、パワーオンリセット（ｐｏｗｅｒ ｏｎ ｒｅｓｅｔ）信号ＰＯＲＳを発生させる。例えば、第１インターフェース３２−１、第２インターフェース３２−２、電圧レベル検出器３３、プルアップ／プルダウンロジック回路３４、ＵＳＢコア３５Ａ、及びＣＰＵ３７のうち、少なくとも一つは、パワーオンリセット信号ＰＯＲＳによって初期化されうる。

ＵＳＢホスト２０が、第１プロトコル、例えば、ＵＳＢデータ伝送プロトコル（ｄａｔａ ｔｒａｎｓｆｅｒ ｐｒｏｔｏｃｏｌ）を支援する時、ＵＳＢ装置３０Ａは、第１プロトコルを支援する第１インターフェース３２−１を通じてＵＳＢホスト２０と通信することができる。また、ＵＳＢホスト２０が、第２プロトコル、ＩＣ−ＵＳＢデータ伝送プロトコルを支援する時、ＵＳＢ装置３０Ａは、第２プロトコルを支援する第２インターフェース３１−２を通じてＵＳＢホスト２０と通信することができる。

ここで、インターフェース（ｉｎｔｅｒｆａｃｅ）とは、データ伝送プロトコルによってホスト２０とデータ通信のためのハードウェア、このハードウェアを動作させることができるソフトウェア、またはデータ伝送方式を意味する。

マルチインターフェースメモリカード３０Ａは、第１インターフェース３２−１と第２インターフェース３２−２以外に多様なインターフェースをさらに含みうるが、以下、説明の便宜上、第１インターフェース３２−１と第２インターフェース３２−２とを含むマルチインターフェースメモリカード３０Ａの動作を詳しく説明する。

ＵＳＢホスト２０とマルチインターフェースメモリカード３０Ａとが、複数のワイヤ（ｗｉｒｅｓ）２２−１〜２２−４を含むＵＳＢバスまたはＵＳＢケーブルを通じて互いに接続されれば、ＵＳＢホスト２０から出力された電圧は、Ｖ_ＢＵＳ接続端子を通じてＰＯＲ回路３１と電圧レベル検出器３３とに入力される。

例えば、ＵＳＢホスト２０が、ＵＳＢデータ伝送プロトコルを支援するホストである時、ＵＳＢホスト２０は、ＵＳＢ１．ｘ仕様及び２．０仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）で規定された電圧クラス５ＶをＶ_ＢＵＳ接続端子を通じてＰＯＲ回路３１と電圧レベル検出器３３とに出力する。

また、ＵＳＢホスト２０が、ＩＣ−ＵＳＢデータ伝送プロトコルを支援するホストである時、ＵＳＢホスト２０は、ＵＳＢ２．０仕様の付録（ａｄｄｅｎｄｕｍ）で規定された電圧クラス（ｖｏｌｔａｇｅ ｃｌａｓｓ）、例えば、１．０Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、または３．０ＶをＶ_ＢＵＳ接続端子を通じてＰＯＲ回路３１と電圧レベル検出器３３とに出力する。

電圧レベル検出器３３は、Ｖ_ＢＵＳ接続端子を通じて入力された電圧クラス（例えば、１．０Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、３．０Ｖ、または５．０Ｖ）のレベルを検出し、該検出結果によって、電圧レベル情報を生成させ、該生成された電圧レベル情報を保存する。

例えば、電圧レベル検出器３３は、生成された電圧レベル情報を保存するためのラッチ（ｌａｔｃｈ）またはメモリ（ｍｅｍｏｒｙ）を含みうる。例えば、前記ラッチまたは前記メモリに保存された電圧レベル情報は、パワーオンリセット信号ＰＯＲＳによって初期化されうる。

実施形態によって、電圧レベル検出器３３は、電圧レベル情報を生成させるためのアナログ−デジタル（ａｎａｌｏｇ−ｄｉｇｉｔａｌ）変換器を含みうる。

ＣＰＵ３７の制御によって、プルアップ／プルダウンロジック回路３４は、ＵＳＢ接続シーケンス（ａｔｔａｃｈｍｅｎｔ ｓｅｑｕｅｎｃｅ）またはＩＣ−ＵＳＢ接続シーケンスを行うために、複数の接続端子Ｄ＋とＤ−のうち、何れか一つ（例えば、Ｄ＋）を第１電圧（例えば、電源電圧）でプルアップ（ｐｕｌｌ−ｕｐ）させ、他の一つ（例えば、Ｄ−）を第２電圧（例えば、接地電圧）でプルダウン（ｐｕｌｌ−ｄｏｗｎ）させる。

ＵＳＢコア３５Ａは、リセット信号検出器３５−１、メモリコントローラ３５−２、及びメモリ３５−３を含む。実施形態によって、リセット信号検出器３５−１は、ＵＳＢコア３５Ａ以外の他の領域に具現可能である。

リセット信号検出器３５−１は、Ｄ＋接続端子を通じてホスト２０から入力されるリセット信号を検出して検出信号ＤＥＴを生成させる。リセットシグナリング（ｒｅｓｅｔ ｓｉｇｎａｌｉｎｇ）は、ＵＳＢ仕様修正２．０と図２とを参照する。実施形態によって、リセット信号検出器３５−１は、Ｄ＋接続端子を通じて直接リセット信号を受信することができる。他の実施形態によって、リセット信号検出器３５−１は、第１インターフェース３２−１または第２インターフェース３２−２を通じてリセット信号を受信することができる。

メモリコントローラ３５−２は、第１インターフェース３２−１と第２インターフェース３２−２とのうちからイネーブル（ｅｎａｂｌｅ）されたインターフェースを通じて入力された命令（例えば、ホスト２０から出力された命令）によってメモリ３５−３の動作、例えば、プログラム動作（または、ライト（ｗｒｉｔｅ）動作）、リード（ｒｅａｄ）動作、またはイレーズ（ｅｒａｓｅ）動作を制御することができる。例えば、メモリコントローラ３５−２は、ホスト２０とメモリ３５−３との間のデータ通信を制御することができる。メモリ３５−３は、不揮発性メモリ、例えば、フラッシュ（ｆｌａｓｈ）ＥＥＰＲＯＭ、抵抗性メモリ（ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ）として具現可能である。

ＣＰＵ３７は、ＵＳＢ装置３０Ａの動作を全般的に制御し、リセット信号検出器３５−１から出力された検出信号ＤＥＴに応答して、電圧レベル検出器３３によって生成された電圧レベル情報をリードし、該リードされた電圧レベル情報を解析し、該解析結果によって、第１インターフェース３２−１と第２インターフェース３２−２とのうち、何れか一つをイネーブルさせることができる。例えば、ＣＰＵ３７は、第１インターフェース３２−１と第２インターフェース３２−２とのうち、何れか一つを選択的にイネーブルさせるための制御信号を生成することができる。

図２は、ＵＳＢ仕様修正２．０によるパワーオン及び接続イベントタイミングを示す。
したがって、本明細書は、ＵＳＢ仕様修正２．０をレファレンス（ｒｅｆｅｒｅｎｃｅ）で含む。但し、本明細書で使われるリセット信号は、ＵＳＢホスト２０によってΔｔ５間にローレベル（ｌｏｗ ｌｅｖｅｌ）を保持する。例えば、ＵＳＢホスト２０は、ＵＳＢ装置３０Ａをリセットさせるために、Δｔ５間にローレベルを有する信号をＤ＋接続端子に供給することができる。次いで、ＵＳＢ装置３０Ａは、デフォルト（ｄｅｆａｕｌｔ）状態を保持する。

図３は、図１に示されたＵＳＢ装置の動作を説明するためのフローチャート（ｆｌｏｗｃｈａｒｔ）である。ＵＳＢ装置３０Ａの動作を、図１から図３を参照して詳しく説明する。

ＵＳＢ装置３０Ａが、ＵＳＢバス（ｂｕｓ）またはＵＳＢケーブル（ｃａｂｌｅ）を通じてＵＳＢホスト２０に接続または挿入されれば、ＵＳＢホスト２０は、ＵＳＢ装置３０ＡにＶ_ＢＵＳ接続端子を通じて電圧を供給する（ステップＳ１０）。すなわち、ＵＳＢ装置３０Ａは、パワーオン（ｐｏｗｅｒ−ｏｎ）になる（ステップＳ１０）。

したがって、ＵＳＢ仕様修正２．０の図７−２９と図２とに示されたように、ＵＳＢ装置３０Ａは、ＵＳＢ接続シーケンスまたはＩＣ−ＵＳＢ接続シーケンスを行う（ステップＳ２０）。電圧レベル検出器３３は、Ｖ_ＢＵＳ接続端子を通じて入力された電圧レベルを検出し、該検出結果によって、電圧レベル情報を生成する（ステップＳ３０）。リセット信号検出器３５−１は、Ｄ＋接続端子を通じて入力されたリセット信号を検出し（ステップＳ４０）、検出信号ＤＥＴをＣＰＵ３７に出力する。

ＣＰＵ３７は、検出信号ＤＥＴによって電圧レベル検出器３３によって生成された電圧レベル情報を読み取って解析する（ステップＳ５０）。例えば、ＵＳＢホスト２０が、ＵＳＢデータ伝送プロトコルを支援するホストである時、ＵＳＢホスト２０は、ＵＳＢ１．ｘ仕様及び２．０仕様で規定された電圧、例えば、５ＶをＶ_ＢＵＳ接続端子を通じて電圧レベル検出器３３に出力する。したがって、電圧レベル検出器３３は、５Ｖに該当する電圧レベル情報を生成する。

ＣＰＵ３７は、読み取った電圧レベル情報を解析して、Ｖ_ＢＵＳ接続端子を通じて入力された電圧のレベルが、Ｃｌａｓｓ Ａ、すなわち、５Ｖ（例えば、基準電圧）に該当するか否かを判断する（ステップＳ６０）。

Ｖ_ＢＵＳ接続端子を通じて入力された電圧のレベルが、Ｃｌａｓｓ Ａ、すなわち、５Ｖである場合、ＣＰＵ３７は、ＵＳＢホスト２０がＵＳＢデータ伝送プロトコルを支援するホストであることを認識し、該認識結果によって、第１インターフェース３２−１をイネーブルさせ、第２インターフェース３２−２をディセーブル（ｄｉｓａｂｌｅ）させるための制御信号を生成させる。

すなわち、ＵＳＢモード（ｍｏｄｅ）シーケンス（例えば、ＵＳＢデータ伝送プロトコルによってデータを伝送するための動作）が、ＣＰＵ３７によって選択されるので（ステップＳ７０）、ＵＳＢホスト２０は、イネーブルされた第１インターフェース３２−１を通じてＵＳＢコア３５Ａをアクセス（ａｃｃｅｓｓ）できる。したがって、ＵＳＢホスト２０は、第１インターフェース３２−１とメモリコントローラ３５−２とを通じてメモリ３５−３とデータを送受信することができる。この際、パケット（ｐａｃｋｅｔ）内のデータ伝送は、Ｄ＋接続端子とＤ−接続端子とを通じて差動シグナリング（ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）で行われる。

しかし、ＵＳＢホスト２０が、ＩＣ−ＵＳＢデータ伝送プロトコルを支援するホストである時、ＵＳＢホスト２０は、ＵＳＢ２．０仕様の付録で規定された電圧、例えば、１．０Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、または３．０ＶをＶ_ＢＵＳ接続端子を通じて電圧レベル検出器３３に出力する。したがって、電圧レベル検出器３３は、１．０Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、または３．０Ｖに該当する電圧レベル情報を生成させる。

ＣＰＵ３７は、読み取った電圧レベル情報を解析して、Ｖ_ＢＵＳ接続端子を通じて入力された電圧のレベルが、Ｃｌａｓｓ Ａ、すなわち、５Ｖに該当するか否かを判断する（ステップＳ６０）。例えば、ＣＰＵ３７は、電圧レベル情報と基準電圧レベル情報（例えば、５Ｖに該当する情報）とを比較し、該比較結果による制御信号を出力する。

Ｖ_ＢＵＳ接続端子を通じて入力された電圧のレベルが、Ｃｌａｓｓ Ａ、すなわち、５Ｖではない場合、ＣＰＵ３７は、ＵＳＢホスト２０がＩＣ−ＵＳＢデータ伝送プロトコルを支援するホストであることを認識し、該認識結果によって、第２インターフェース３２−１をディセーブルさせ、第２インターフェース３２−２をイネーブルさせるための制御信号を生成させる。

すなわち、ＩＣ−ＵＳＢモードシーケンス（例えば、ＩＣ−ＵＳＢデータ伝送プロトコルによってデータを伝送するための動作）が、ＣＰＵ３７によって選択されるので（ステップＳ８０）、ＵＳＢホスト２０は、イネーブルされた第２インターフェース３２−２を通じてＵＳＢコア３５Ａをアクセスできる。したがって、ＵＳＢホスト２０は、第２インターフェース３２−２とメモリコントローラ３５−２とを通じてメモリ３５−３とデータを送受信することができる。

本発明の実施形態によるＵＳＢ装置３０Ａは、Ｄ＋接続端子を通じてリセット信号の入力有無と、Ｖ_ＢＵＳ接続端子を通じて入力された電圧レベルとによって、第１インターフェース３２−１と第２インターフェース３２−２とのうち、何れか一つをイネーブルさせることができる。

したがって、ＵＳＢ装置３０Ａは、ＵＳＢホスト２０が使うデータ伝送プロトコルを容易に識別し、該識別結果によって、マルチインターフェースのうち、ＵＳＢホスト２０が使うデータ伝送プロトコルに適したインターフェースを選択することができる。

図４は、本発明の他の実施形態による通信システムのブロック図を示す。図４を参照すると、通信システム１０Ｂは、ＵＳＢホスト２０とＵＳＢ装置３０Ｂとを含む。

マルチインターフェースメモリカードとして具現可能なＵＳＢ装置３０Ｂは、ＰＯＲ回路３１、ＵＳＢデータ伝送プロトコルを支援する第１インターフェース３２−１、ＩＣ−ＵＳＢデータ伝送プロトコルを支援する第２インターフェース３２−２、第３データ伝送プロトコルを支援する第３インターフェース３２−３、電圧レベル検出器３３、プルアップ／プルダウンロジック回路３４、ＵＳＢコア３５Ｂ、タイマ（ｔｉｍｅｒ）３６、及びＣＰＵ３７を含む。

例えば、第３データ伝送プロトコルは、ＩＳＯ７８１６データ伝送プロトコルまたはＳＷＰ（Ｓｉｎｇｌｅ Ｗｉｒｅ Ｐｒｏｔｏｃｏｌ）データ伝送プロトコルであり得る。

図４に示されたＵＳＢ装置３０Ｂの構造は、ＵＳＢコア３５Ｂとタイマ３６とを除けば、図１に示されたＵＳＢ装置３０Ａの構造と実質的に同一である。

タイマ３６は、ＰＯＲ回路３１から出力されたパワーオンリセット信号ＰＯＲＳによって初期化されうる。例えば、第１インターフェース３２−１、第２インターフェース３２−２、第３インターフェース３２−３、電圧レベル検出器３３、プルアップ／プルダウンロジック回路３４、ＵＳＢコア３５Ｂ、タイマ３６、及びＣＰＵ３７のうち、少なくとも一つは、パワーオンリセット信号ＰＯＲＳによって初期化されうる。

タイマ３６は、リセット信号を検出することができる基準時間を提供するために使われる。例えば、タイマ３６は、基準時間の間にはリセット信号発生器３５−４をイネーブルさせる制御信号ＴＣＮＴを発生させ、基準時間経過後にはリセット信号発生器３５−４をディセーブルさせる制御信号ＴＣＮＴを発生させうる。

リセット信号発生器３５−４は、タイマ３６によって設定された基準時間内にリセット信号が検出されたか否かによって、互いに異なるレベルを有する検出信号ＤＥＴを発生させうる。

ＣＰＵ３７は、検出信号ＤＥＴのレベルによってＵＳＢ装置３０Ｂに接続されたホスト２０が、ＵＳＢデータ伝送プロトコルを支援するホストであるか、ＩＣ−ＵＳＢデータ伝送プロトコルを支援するホストであるか、または第３データ伝送プロトコルを支援するホストであるかを判断することができる。

タイマ３６によって設定された基準時間の開始時点は、設計仕様によって多様であり得る。例えば、前記開始時点は、図２に示されたΔｔ３の開始時点、Δｔ４の開始時点、またはΔｔ５の開始時点として設定しうる。

タイマ３６は、クロック（ｃｌｏｃｋ）信号ＣＬＫによって、開始時点から一定時間をカウント（ｃｏｕｎｔ）し、該カウント結果によって、リセット信号検出器３５−４の動作を制御することができる制御信号ＴＣＮＴを生成することができる。したがって、リセット信号検出器３５−４は、制御信号ＴＣＮＴによって、一定時間内にリセット信号が入力されたかを判断し、該判断結果によって、互いに異なるレベルを有する検出信号ＤＥＴを出力することができる。

以下、説明の便宜上、開始時点が、Δｔ５の開始時点として設定されたと仮定する。

図５は、図４に示されたＵＳＢ装置の動作を説明するためのフローチャートである。マルチインターフェースメモリカード３０Ｂは、第１インターフェース３２−１と第２インターフェース３２−２以外に第３インターフェース３２−３を含むので、ＵＳＢ装置３０Ｂと接続されたホスト２０が第３データ伝送プロトコルを支援するホストであるにもかかわらず、第１インターフェース３２−１と第２インターフェース３２−２とはイネーブルされうる。したがって、第１インターフェース３２−１と第２インターフェース３２−２とによって電力が消費される。

ホスト２０が、第３データ伝送プロトコルを支援するホストである時、マルチインターフェースメモリカード３０Ｂは、第１インターフェース３２−１と第２インターフェース３２−２とをディセーブルさせなければならない。

図２、図４、及び図５を参照すると、ＵＳＢ装置３０Ｂが、ホスト２０に接続または挿入されれば、ＵＳＢホスト２０は、ＵＳＢ装置３０ＢにＶ_ＢＵＳ接続端子を通じて電圧を供給する（ステップＳ１０）。すなわち、ＵＳＢ装置３０Ｂは、パワーオンになる（ステップＳ１１０）。

ＰＯＲ回路３１によってパワーオンリセット信号ＰＯＲＳが発生すれば（ステップＳ１１５）、ＵＳＢ仕様修正２．０の図７−２９と図２とに示されたように、ＵＳＢ装置３０Ｂは、ＵＳＢ接続シーケンスまたはＩＣ−ＵＳＢ接続シーケンスを行う（ステップＳ１２０）。この際、タイマ３６は、クロック信号ＣＬＫによってカウント動作を始める。

電圧レベル検出器３３は、Ｖ_ＢＵＳ接続端子を通じて入力された電圧レベルを検出し、該検出結果によって、電圧レベル情報を生成させる（ステップＳ１２５）。タイマ３６が動作する一定時間の間に、リセット信号検出器３５−４は、制御信号ＴＣＮＴによってＤ＋接続端子を通じてリセット信号が入力されたか否かを検出する（ステップＳ１３０）。

例えば、ホスト２０が、第３データ伝送プロトコルを使うホストである時、一定時間の間にＤ＋接続端子を通じて入力される信号は、ローレベルに遷移せず、一定の電圧レベルを保持する。すなわち、一定時間の間に、リセット信号が入力されないので、リセット信号検出器３５−４は、第１レベル（例えば、ハイレベルとローレベルとのうち、何れか一つ）を有する検出信号ＤＥＴをＣＰＵ３７に出力する。

ＣＰＵ３７は、第１レベルを有する検出信号ＤＥＴによって第１インターフェース３２−１と第２インターフェース３２−２とをディセーブルさせるための制御信号を生成する。したがって、第１インターフェース３２−１と第２インターフェース３２−２とがディセーブルされるので、ＵＳＢモードシーケンスとＩＣ−ＵＳＢモードシーケンスは終了する（ステップＳ１３５）。したがって、第１インターフェース３２−１と第２インターフェース３２−２とは、電力を消費しない。

しかし、ホスト２０が、ＵＳＢデータ伝送プロトコルを使うホストである時、一定時間の間にＤ＋接続端子を通じて入力される信号は、図２に示されたように、ローレベルに遷移（ｔｒａｎｓｉｔｉｏｎ）する。例えば、一定時間の間に、Ｄ＋接続端子を通じてリセット信号が入力されるので、リセット信号検出器３５−４は、第２レベル（例えば、ハイレベルとローレベルとのうち、他の一つ）を有する検出信号ＤＥＴをＣＰＵ３７に出力する。

ＣＰＵ３７は、第２レベルを有する検出信号ＤＥＴによって電圧レベル検出器３３によって生成された電圧レベル情報を読み取って解析する（ステップＳ１４０）。ＣＰＵ３７は、５Ｖに該当する電圧レベル情報に基づいて第１インターフェース３２−１をイネーブルさせ、第２インターフェース３２−２をディセーブルさせるための制御信号を生成させる（ステップＳ１５０）。

すなわち、ＵＳＢモードシーケンスが、ＣＰＵ３７によって選択されるので（ステップＳ１６０）、ＵＳＢホスト２０は、イネーブルされた第１インターフェース３２−１を通じてＵＳＢコア３５Ｂをアクセスできる。したがって、ＵＳＢホスト２０は、第１インターフェース３２−１とメモリコントローラ３５−２とを通じてメモリ３５−３とデータを送受信することができる。しかし、ＵＳＢホスト２０が、ＩＣ−ＵＳＢデータ伝送プロトコルを支援するホストである時、一定時間の間にＤ＋接続端子を通じて入力される信号は、ローレベルに遷移する。すなわち、一定時間の間に、リセット信号が入力されるので、リセット信号検出器３５−４は、第２レベルを有する検出信号ＤＥＴをＣＰＵ３７に出力する。

ＣＰＵ３７は、前記第２レベルを有する検出信号ＤＥＴによって電圧レベル検出器３３によって生成された電圧レベル情報を読み取って解析する（ステップＳ１４０）。ＣＰＵ３７は、１．０Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、または３．０Ｖに該当する電圧レベル情報に基づいて第１インターフェース３２−１をディセーブルさせ、第２インターフェース３２−２をイネーブルさせるための制御信号を生成させる（ステップＳ１５０）。

すなわち、ＩＣ−ＵＳＢモードシーケンスが、ＣＰＵ３７によって選択されるので（ステップＳ１７０）、ＵＳＢホスト２０は、イネーブルされた第２インターフェース３２−２を通じてＵＳＢコア３５Ｂをアクセスできる。したがって、ＵＳＢホスト２０は、第２インターフェース３２−２とメモリコントローラ３５−２とを通じてメモリ３５−３とデータを送受信することができる。

前述したように、ＵＳＢ装置３０Ｂは、一定時間内にＤ＋接続端子を通じてリセット信号が入力されるか否かによって第１インターフェース３２−１と第２インターフェース３２−２とをディセーブルさせることができる。また、ＵＳＢ装置３０Ｂは、一定時間内にＤ＋接続端子を通じてリセット信号の入力有無と、Ｖ_ＢＵＳ接続端子を通じて入力された電圧のレベルによって、第１インターフェース３２−１と第２インターフェース３２−２とのうち、何れか一つをイネーブルさせることができる。

したがって、ＵＳＢ装置３０Ｂは、ＵＳＢホスト２０が使うデータ伝送プロトコルを容易に識別し、該識別結果によって、マルチインターフェースのうちからＵＳＢホスト２０が使うデータ伝送プロトコルに適したインターフェースを選択することができる。

本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。

本発明は、マルチインターフェースメモリカードに使われる。

２０：ＵＳＢホスト
３０Ａ、３０Ｂ：ＵＳＢ装置
３１：ＰＯＲ回路
３３：電圧レベル検出器
３４：プルアップ／プルダウンロジック回路
３５Ａ、３５Ｂ：ＵＳＢコア
３６：タイマ
３７：ＣＰＵ

Claims (18)

1. 電圧レベル検出器を使用して、ホストから入力されたパワーオン電圧のレベルを検出し、電圧レベル情報を生成させ、生成された電圧レベル情報をメモリに保存する段階と、
   リセット信号検出器を使用して、前記ホストから入力されたリセット信号を検出し、検出信号をＣＰＵに出力する段階と、
   前記ＣＰＵを使用して、前記リセット信号検出器によって提供される前記検出信号に応答して前記メモリに保存された対応する前記電圧レベル情報を読み出す段階と、
   前記ＣＰＵを使用して、読み出した前記電圧レベル情報を解析する段階と、
   前記ＣＰＵを使用して、解析結果によって、マルチインターフェースメモリカードと前記ホストとの間の通信を制御する第１インターフェースと第２インターフェースとのうち、何れか一つをイネーブルさせる段階と、
   を含むことを特徴とするマルチインターフェースメモリカードの動作方法。
2. 前記電圧レベル情報の生成は、Ｖ_ＢＵＳ接続端子を通じて入力された電圧レベルを検出し、該検出結果によって、前記電圧レベル情報を生成させ、
   前記電圧レベル情報を解析する段階は、Ｄ＋接続端子を通じて入力された前記リセット信号に応答して、前記電圧レベル情報と基準電圧レベル情報とを比較することを特徴とする請求項１に記載のマルチインターフェースメモリカードの動作方法。
3. 前記第１インターフェースは、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）データ伝送プロトコルを支援するインターフェースであり、前記第２インターフェースは、ＩＣ（ＩｎｔｅｒＣｈｉｐ）ＵＳＢデータ伝送プロトコルを支援するインターフェースであることを特徴とする請求項１に記載のマルチインターフェースメモリカードの動作方法。
4. 前記マルチインターフェースメモリカードは、クレジットカード型（Ｃｒｅｄｉｔ Ｃａｒｄ Ｓｈａｐｅ）のＩＣカードであることを特徴とする請求項１に記載のマルチインターフェースメモリカードの動作方法。
5. 前記マルチインターフェースメモリカードは、ＳＩＭ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｍｏｄｕｌｅ）カードであることを特徴とする請求項１に記載のマルチインターフェースメモリカードの動作方法。
6. 前記マルチインターフェースメモリカードは、ＵＳＩＭ（Ｕｎｉｖｅｒｓａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｔｙ Ｍｏｄｕｌｅ）カードであることを特徴とする請求項１に記載のマルチインターフェースメモリカードの動作方法。
7. 前記マルチインターフェースメモリカードの動作方法は、イネーブルされたインターフェースを通じて前記ホストとメモリとがデータ通信する段階をさらに含むことを特徴とする請求項１に記載のマルチインターフェースメモリカードの動作方法。
8. ホストから入力された電圧レベルを検出して電圧レベル情報を生成させる段階と、
   クロック信号によって一定時間をカウントする段階と、
   前記一定時間内に前記ホストからリセット信号が入力されたか否かを判断する段階と、
   前記一定時間内に前記リセット信号が入力されなければ、第１インターフェースと第２インターフェースとをディセーブルさせ、前記一定時間内に前記リセット信号が入力されれば、前記リセット信号に応答して、前記電圧レベル情報を解析し、該解析結果によって、前記第１インターフェースと前記第２インターフェースとのうち、何れか一つをイネーブルさせる段階と、
   を含むことを特徴とするマルチインターフェースメモリカードの動作方法。
9. 前記電圧レベル情報を生成させる段階は、Ｖ_ＢＵＳ接続端子を通じて入力された前記電圧レベルを検出し、該検出結果によって、前記電圧レベル情報を生成させ、
   前記何れか一つをイネーブルさせる段階は、Ｄ＋接続端子を通じて入力された前記リセット信号に応答して、前記電圧レベル情報と基準電圧レベル情報とを比較し、該比較結果によって、前記第１インターフェースと前記第２インターフェースとのうち、何れか一つをイネーブルさせることを特徴とする請求項８に記載のマルチインターフェースメモリカードの動作方法。
10. 前記カウントする段階は、前記クロック信号に応答して動作するタイマを用いて、前記一定時間をカウントすることを特徴とする請求項８に記載のマルチインターフェースメモリカードの動作方法。
11. 前記第１インターフェースは、ＵＳＢデータ伝送プロトコルを支援するインターフェースであり、前記第２インターフェースは、ＩＣ−ＵＳＢデータ伝送プロトコルを支援するインターフェースであることを特徴とする請求項８に記載のマルチインターフェースメモリカードの動作方法。
12. 第１データ伝送プロトコルを支援する第１インターフェースと、
    第２データ伝送プロトコルを支援する第２インターフェースと、
    ホストからＵＳＢ接続を介して入力されたパワーオン電圧のレベルを検出し、対応する電圧レベル情報を生成させ、生成された前記対応する電圧レベル情報を内蔵するメモリに保存する電圧レベル検出器と、
    前記ホストから前記ＵＳＢ接続を介して入力されたリセット信号を検出して検出信号を生成させるリセット信号検出器と、
    前記リセット信号検出器から出力された前記検出信号に応答して、前記メモリに保存された前記電圧レベル情報を読み出し、読み出した前記電圧レベル情報を解析し、解析結果によって、前記第１インターフェースと前記第２インターフェースとのうち、何れか一つをイネーブルさせるためのＣＰＵと、
    を含むことを特徴とするマルチインターフェースメモリカード。
13. 前記電圧レベル検出器は、Ｖ_ＢＵＳ接続端子を通じて前記ホストから入力された電圧レベルを検出して、前記電圧レベル情報を生成させ、前記リセット信号検出器は、Ｄ＋接続端子を通じて前記ホストから入力された前記リセット信号を検出して、前記検出信号を生成させることを特徴とする請求項１２に記載のマルチインターフェースメモリカード。
14. 前記第１インターフェースは、ＵＳＢデータ伝送プロトコルを支援するインターフェースであり、前記第２インターフェースは、ＩＣ−ＵＳＢデータ伝送プロトコルを支援するインターフェースであることを特徴とする請求項１２に記載のマルチインターフェースメモリカード。
15. 前記マルチインターフェースメモリカードは、ＳＩＭカードであることを特徴とする請求項１２に記載のマルチインターフェースメモリカード。
16. 前記マルチインターフェースメモリカードは、ＵＳＩＭカードであることを特徴とする請求項１２に記載のマルチインターフェースメモリカード。
17. 前記マルチインターフェースメモリカードは、
    クロック信号によって一定時間をカウントするためのカウンタを含み、
    前記リセット信号検出器は、前記一定時間内に前記リセット信号が入力されたか否かを判断して、前記検出信号を生成させ、前記ＣＰＵは、前記一定時間内に前記リセット信号が入力されていないことを指示する前記検出信号に応答して、前記第１インターフェースと前記第２インターフェースとをディセーブルさせることを特徴とする請求項１２に記載のマルチインターフェースメモリカード。
18. 前記マルチインターフェースメモリカードは、
    前記ホストから入力された電圧レベルと基準電圧レベルとを比較して、パワーオンリセット信号を生成させるためのパワーオンリセット回路をさらに含み、前記ＣＰＵと前記カウンタは、前記パワーオンリセット信号によって初期化されることを特徴とする請求項１７に記載のマルチインターフェースメモリカード。

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