JP2018073438A - 半導体記憶装置 - Google Patents

Abstract

【課題】回路規模を低減した半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、第１インタフェース回路2と、第２インタフェース回路3と、複数のメモリセルを含むメモリセルアレイ110と、第２インタフェース回路3が認識したコマンドに基づいて半導体記憶装置の動作を制御する制御回路440とを具備し、第１インタフェース回路2は、第１インタフェース回路2が認識した少なくとも一のコマンドを第２インタフェース回路3が認識する少なくとも一のコマンドに変換し、コマンドラッチイネーブル信号をアサートするとともに当該変換後のコマンドを第２インタフェース回路3に送信する。【選択図】図２

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが広く知られている。

Toshiba Datasheet, TC58NVG0S3HTA00, 2012年8月31日 Toshiba Datasheet, TC58BVG0S3HTA00, 2012年8月31日

回路規模を低減した半導体記憶装置を提供する。

実施形態の半導体記憶装置は、ホスト機器からチップセレクト信号を受信する半導体記憶装置において、チップセレクト信号がアサートされたタイミングに基づいてホスト機器から受信した信号をコマンドとして認識する第１インタフェース回路と、コマンドラッチイネーブル信号を受信し、コマンドラッチイネーブル信号がアサートされている間に受信した信号をコマンドとして認識する第２インタフェース回路と、複数のメモリセルを含むメモリセルアレイと、第２インタフェース回路が認識したコマンドに基づいて半導体記憶装置の動作を制御する制御回路とを具備し、第１インタフェース回路は、コマンドラッチイネーブル信号を前記第２インタフェース回路に出力し、第１インタフェース回路は、第１インタフェース回路が認識した少なくとも一のコマンドを第２インタフェース回路が認識する少なくとも一のコマンドに変換し、コマンドラッチイネーブル信号をアサートするとともに当該変換後のコマンドを前記第２インタフェース回路に送信する。

図１は、第１実施形態に係る半導体記憶装置の概略構成図である。 図２は、第１実施形態に係る半導体記憶装置の詳細構成図である。 図３は、第１実施形態に係る半導体記憶装置のデータ書き込み時におけるＳＰＩバス上の各種信号のタイミングチャートである。 図４は、第１実施形態に係る半導体記憶装置のデータ書き込み時におけるＳＰＩバス上の各種信号のタイミングチャートである。 図５は、第１実施形態に係る半導体記憶装置のデータ書き込み時におけるＮＡＮＤバス上の各種信号のタイミングチャートである。 図６は、第２実施形態に係る半導体記憶装置の詳細構成図である。 図７は、第２実施形態に係る半導体記憶装置のパッケージ例を示す構成図である。 図８は、第２実施形態に係る半導体記憶装置の製造方法を示すフローチャートである。 図９は、第３実施形態に係る半導体記憶装置の詳細構成図である。 図１０は、第３実施形態に係る半導体記憶装置のパッケージ例を示す構成図である。 図１１は、第３実施形態に係る半導体記憶装置の製造方法を示すフローチャートである。 図１２は、第３実施形態に係る半導体記憶装置のパッケージの変形例を示す構成図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。

１．１ 半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について、図１及び図２を用いて説明する。図１は、本実施形態に係る半導体記憶装置の概略構成図である。

図示するように、半導体記憶装置１は、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４を含む。シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４は同一の半導体基板上に設けられる。

シリアルインタフェース回路２は、ＳＰＩ（Serial Peripheral Interface）に準拠している。シリアルインタフェース回路２は、ＳＰＩとして定められたプロトコルに従い、ホスト装置５と通信を行う。ＮＡＮＤインタフェース回路３は、ＮＡＮＤ型フラッシュメモリのインタフェース（以下、ＮＡＮＤインタフェース）に準拠している。メモリ回路４は、複数のメモリセルを備えたメモリセルアレイを含む。

図２は、本実施形態に係る半導体記憶装置の詳細構成図である。メモリ回路４は、メモリセルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、データレジスタ１４０、カラムデコーダ１５０、ＲＯＭ１６０、ＥＣＣ回路４００、ステータスレジスタ４１０、アドレスレジスタ４２０、コマンドレジスタ４３０、制御回路４４０、電圧発生回路４５０、及びデータレジスタ４６０を備えている。

メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを備えている。そして、同一行にあるメモリセルは同一のワード線に接続され、同一列にあるメモリセルは同一のビット線に接続される。データの読み出し及び書き込みは、同一のワード線に接続された複数のメモリセルに対して一括して行われる。この単位をページと呼ぶ。１ページ分のデータは、正味のデータと管理データとを含む。正味のデータは、セクタと呼ばれる単位で管理される。例えば本例では、１ページは４つのセクタを含み、各セクタは５１２バイトのデータサイズを有する。管理データは、例えばエラー訂正のためのＥＣＣデータ（パリティ）を含む。エラー訂正はセクタ毎に行われる。従って管理データは、セクタ毎に用意されたＥＣＣデータを含む。メモリセルアレイ１１０は、複数のＮＡＮＤストリングから構成される。各ＮＡＮＤストリングは、同一列の複数のメモリセルが直列に接続されて構成される。ＮＡＮＤストリングの一端は、選択トランジスタを介して対応するビット線に接続される。また、データの消去は、複数のページ単位で一括して行われる。この単位をブロックと呼ぶ。メモリセルは、１つのメモリセルに１ビットの情報を記憶するＳＬＣ（Single Level Cell）であってもよいし、１つのメモリセルに複数ビットの情報を記憶するＭＬＣ（Multi Level Cell）であってもよい。

ロウデコーダ１２０は、メモリセルアレイ１１０のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線を選択し、データの書き込み、読み出し、及び消去に必要な電圧を印加する。

センスアンプ１３０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、データレジスタ１４０に転送する。データの書き込み時には、データレジスタ１４０内のデータをメモリセルアレイ１１０に転送する。

データレジスタ１４０は、１ページ分の書き込みデータまたは読み出しデータを一時的に保持する。

カラムデコーダ１５０は、メモリセルアレイ１１０のカラム方向を指定するカラムアドレスをデコードする。そしてデコード結果に応じて、書き込み時にはデータをデータレジスタに転送し、読み出し時にはデータレジスタからデータを読み出す。

ＲＯＭ１６０は、各種設定データを格納する。

ＥＣＣ回路４００は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、ホスト機器５から受信したデータに基づいて、セクタ毎にパリティを生成する。そして制御回路４４０が、このパリティと正味のデータとをデータレジスタ１４０に転送する。データの読み出し時には、データレジスタ１４０から転送されたデータに含まれるパリティに基づき、セクタ毎にシンドロームを生成し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。１セクタにつき訂正可能なエラービット数は、本例では例えば１セクタあたり８ビットである。また、ＥＣＣ回路４００は、各セクタにおいて検出されたエラービット数を、ステータス情報としてステータスレジスタ４１０に出力可能である。

シリアルインタフェース回路２は、第１ロジック回路４７０、及び第１入出力制御回路４８０を含む。

第１ロジック回路４７０は、ホスト機器５からシリアルクロック信号ＳＣＫ、チップセレクト信号／ＣＳ、制御信号／ＨＯＬＤ、及び制御信号／ＷＰを受信する。チップセレクト信号／ＣＳは、半導体記憶装置１を活性化させるための信号（言い換えれば、半導体記憶装置１にアクセスする際に活性化される信号）であり、ホスト機器５が半導体記憶装置１にコマンドを入力するタイミングでアサート（“Ｌ”レベル）される。制御信号／ＨＯＬＤは、ホスト機器５と半導体記憶装置１との間の通信を一時的に停止する際などにアサート（“Ｌ”レベル）される。制御信号／ＷＰはライトプロテクト信号であり、半導体記憶装置１の情報や設定データを格納する特徴テーブルの特定ビットの更新を禁止する際にアサート（“Ｌ”レベル）される。

第１入出力制御回路４８０は、ホスト機器５からシリアルデータＳＩを受信する。第１入出力制御回路４８０は、シリアルデータＳＩがコマンドであった場合には、これＮＡＮＤインタフェース上のコマンドに変換し、変換後のコマンドを第２入出力制御回路５００に出力する。なお、このコマンド変換において、対応するＳＰＩ上のコマンドとＮＡＮＤインタフェース上のコマンドとの個数の関係は、一対一、一対複数、複数対一、及び複数対複数のいずれでもよい。つまり、第１入出力制御回路４８０は、一のＳＰＩ上のコマンドを当該一のＳＰＩ上のコマンドに対応する一または複数のＮＡＮＤインタフェース上のコマンドに変換してもよいし、複数のＳＰＩ上のコマンドを、当該複数のＳＰＩ上のコマンドに対応する一または複数のＮＡＮＤインタフェース上のコマンドに変換してもよい。

また、シリアルデータＳＩがアドレスであった場合には、これをＮＡＮＤインタフェース上のアドレスとして第２入出力制御回路５００に出力する。更に、シリアルデータＳＩがデータであった場合には、これをＮＡＮＤインタフェース上のデータとして第２入出力制御回路５００に出力する。また、第１入出力制御回路４８０は、ホスト機器５にシリアルデータＳＯを送信する。

ＮＡＮＤインタフェース回路３は、第２ロジック回路４９０、及び第２入出力制御回路５００を含む。

第１ロジック回路４７０は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰを第２ロジック回路４９０に送信する。

第２ロジック回路４９０は、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰを第１ロジック回路４７０から受信する。信号／ＣＥはlowレベルでアサートされ、メモリ回路４を活性化させるための信号である。信号ＣＬＥ及びＡＬＥは、第２入出力制御回路５００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを第２入出力制御回路５００に通知する信号である。信号／ＷＥはlowレベルでアサートされ、入力信号Ｉ／Ｏを第２入出力制御回路５００に取り込ませるための信号である。信号／ＲＥもlowレベルでアサートされ、第２入出力制御回路５００から第１入出力制御回路４８０に出力信号Ｉ／Ｏを読み出すための信号である。

また、第２ロジック回路４９０は、レディ・ビジー信号Ｒ／Ｂを第１ロジック回路４７０に送信する。信号Ｒ／Ｂは、メモリ回路４がレディ状態（ホスト機器５からの命令を受信出来る状態）であるか、それともビジー状態（ホスト機器５からの命令を受信出来ない状態）であるかを示す信号であり、lowレベルがビジー状態を示す。

第１ロジック回路４７０は、第２ロジック回路４９０にコマンドを出力するとき、信号ＣＬＥをアサートして第２入出力制御回路５００への入力信号Ｉ／ＯがコマンドであることをＮＡＮＤインタフェース回路３に通知する。また、第１ロジック回路４７０は、第２ロジック回路４９０にアドレスを出力するとき、信号ＡＬＥをアサートして第２入出力制御回路５００への入力信号Ｉ／ＯがアドレスであることをＮＡＮＤインタフェース回路３に通知する。

第２入出力制御回路５００は、信号ＩＯ［０−７］を受信する。そして第２入出力制御回路５００は、信号ＩＯがアドレスであった場合（ＡＬＥ＝“Ｈ”の場合）には、これをアドレスレジスタ４２０に保持させる。また、信号ＩＯがコマンドであった場合（ＣＬＥ＝“Ｈ”の場合）には、これをコマンドレジスタ４３０に保持させる。更に、信号ＩＯがデータであった場合（ＡＬＥ＝ＣＬＥ＝“Ｌ”の場合）には、これをデータレジスタ４６０に保持させる。

信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯは、それぞれ独立した第１端子６００を介してホスト機器５との間で転送される。第１端子６００は、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４と同一の半導体基板上に設けられる。一方、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＩＯには、ホスト機器５と通信するための端子は設けられていない。

ステータスレジスタ４１０は、半導体記憶装置１の各種ステータス情報を保持する。ステータス情報には、前述のＥＣＣ回路４００から与えられるエラービット数、また制御回路４４０から与えられる書き込み動作及び消去動作が成功（パス）したか失敗（フェイル）したかを示す情報等が含まれる。

制御回路４４０は、コマンドレジスタ４３０に保持されたコマンドと、第２ロジック回路４９０に入力された各種信号に基づいて、半導体記憶装置１全体を制御する。

電圧発生回路４５０は、制御回路４４０の命令に基づいて、データの書き込み、読み出し、及び消去動作に必要な電圧を生成し、これをメモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１３０に供給する。

１．２ データ書き込み動作について
次に、本実施形態に係る半導体記憶装置におけるデータ書き込み動作につき、以下簡単に説明する。

図３は、ホスト機器５とシリアルインタフェース回路２との間のＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５は、信号／ＣＳをアサートするとともに、第１書き込みコマンドＣＭＤ＿ＷＲ１を信号ＳＩとして発行し、更に、クロックＳＣＫを入力する。シリアルインタフェース回路２は、信号／ＣＳがアサートされたタイミングに基づいてホスト機器５から受信した信号ＳＩをコマンドとして認識する。具体的には、シリアルインタフェース回路２は、信号／ＣＳがアサートされてからクロックＳＣＫに同期して最初に受信した信号ＳＩをコマンドとして認識する。このコマンドは、例えば８クロックサイクルにわたって入力される８ビット信号である。

引き続きホスト機器５は、例えば４クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをシリアルインタフェース回路２へ送信し、その後例えば１２サイクルにわたってアドレスＡＤＤをシリアルインタフェース回路２へ送信する。このアドレスＡＤＤは、メモリセルアレイ１１０におけるページ内のカラムを指定するアドレスである。更に、ホスト機器５は、書き込みデータＷＲ＿ＤＡＴをシリアルインタフェース回路２へ送信する。そしてデータＷＲ＿ＤＡＴの送信後、ホスト機器５は信号／ＣＳをデアサートする。

このように、特定のコマンドを受信した際に、その後にどのような信号が入力されるか（コマンドシーケンス）は予め定められている。シリアルインタフェース回路２は、この予め定められたコマンドシーケンスを把握することで、コマンド受信後のどのクロックサイクルで入力される信号ＳＩがどの信号であるかを判別する。つまりシリアルインタフェース回路２は、例えば第１書き込みコマンドを受信した際には、その後の４クロックサイクルで入力される信号ＳＩは意味の無いダミーデータであり、その後の１２クロックサイクルで入力される信号ＳＩが、実体的なアドレス信号であることを把握している。

次に、図４に移る。図４は、図３と同様、ＳＰＩバス上の各種信号のタイムチャートであり、図３で示した信号の送受信の後に送受信される信号を示している。ホスト機器５は、第２書き込みコマンドＣＭＤ＿ＷＲ２を送信した後、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴを送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをシリアルインタフェース回路２へ送信する。このアドレスＡＤＤは、メモリセルアレイ１１０におけるブロック及びページを指定するアドレスである。そしてアドレスＡＤＤの送信後、ホスト機器５は信号／ＣＳをデアサートする。

第１入出力制御回路４８０は、第１書き込みコマンドＣＭＤ＿ＷＲ１と第２書き込みコマンドＣＭＤ＿ＷＲ２とをＮＡＮＤインタフェースに準拠した書き込みコマンド“８０ｈ”、及び書き込みコマンド“１０ｈ”に変換する。そして、第１入出力制御回路４８０は、コマンド“８０ｈ”、“１０ｈ”を第２入出力制御回路５００に送信する。また、第１入出力制御回路４８０は、ＳＰＩバスを介して受信したブロック、ページ、及びカラムを示すアドレスを、同一のブロック、ページ、及びカラムを示すＮＡＮＤインタフェース上のアドレスとして第２入出力制御回路５００に送信する。更に、第１入出力制御回路４８０は、ＳＰＩバスを介して受信したデータＷＲ＿ＤＡＴをＮＡＮＤインタフェース上のデータとして第２入出力制御回路５００に送信する。

次に、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３との間のＮＡＮＤバスで送受信される信号について、以下簡単に説明する。

図５は、ＮＡＮＤバス上の各種信号のタイムチャートである。シリアルインタフェース回路２が書き込みコマンド“８０ｈ”を発行し、ＮＡＮＤインタフェース回路３へ送信する。引き続き、例えば５サイクルにわたってアドレスＡＤＤをＮＡＮＤインタフェース回路３へ送信し、更に書き込みデータＤＡＴが複数サイクルにわたってＮＡＮＤインタフェース回路３へ送信され、その後書き込みコマンド“１０ｈ”を発行して、これをＮＡＮＤインタフェース回路３へ送信する。なお、このアドレスＡＤＤは、図３及び図４で示された動作においてシリアルインタフェース回路２が受信したブロック、ページ、及びカラムを示すアドレスを含む。

コマンド“１０ｈ”に応答して、半導体記憶装置１内では、メモリセルアレイ１１０へのデータの書き込み動作が開始され、半導体記憶装置１はビジー状態（／Ｒ／Ｂ＝“Ｌ”）となる。データのメモリセルアレイ１１０への書き込みが完了すると、半導体記憶装置１はレディ状態となる。

１．３ 第１実施形態に係る効果
図１乃至図５に示すように、シリアルインタフェース回路２は、ＳＰＩに準拠した信号をＮＡＮＤインタフェースに準拠した信号に変換する。このため、ＮＡＮＤインタフェース回路３、及びメモリ回路４には、従来のＮＡＮＤ型フラッシュメモリと実質的に同様の構成を採用することができる。よって、ＮＡＮＤ型フラッシュメモリを既に設計している場合に、シリアルインタフェース回路２とそれに関連する部分のみを新たに設計することで、従来の設計資産を有効に活用しながらＳＰＩに準拠した新規の半導体記憶装置を開発することができる。

２．第２実施形態
第２実施形態に係る半導体記憶装置について説明する。第１実施形態では、ＳＰＩ上の信号のみが半導体記憶装置の外部から供給可能であった。つまり、第１実施形態では、ホスト機器５との間の半導体記憶装置のインタフェースはＳＰＩのみであった。第２実施形態は、ＳＰＩ上の信号のみならず、ＮＡＮＤインタフェース上の信号も半導体記憶装置の外部から供給することが可能なように構成される。この結果、ホスト機器５との間の半導体記憶装置のインタフェースをＳＰＩとＮＡＮＤインタフェースとで選択することができる。

２．１ 半導体記憶装置の構成について
本実施形態に係る半導体記憶装置の構成について、図６を用いて説明する。図６は、本実施形態に係る半導体記憶装置の詳細構成図である。ここでは、図２で示した第１実施形態の構成と異なる部分に着目して説明する。

第１実施形態に係る半導体記憶装置１に比較して、本実施形態に係る半導体記憶装置１ａでは、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、Ｒ／Ｂ、ＩＯについても、半導体記憶装置１の外部から供給するための第２端子６０１が設けられている。ＳＰＩが選択された場合、シリアルインタフェース回路２がホスト装置５と第１端子６００を介して通信を行い、ＮＡＮＤインタフェース回路３はホスト装置５との直接の通信を行わずに、シリアルインタフェース回路２から受信した信号に基づいてメモリ回路４aに対する制御を行う。反対に、ＮＡＮＤインタフェースが選択された場合、ＮＡＮＤインタフェース回路３がホスト装置５と第２端子６０１を介して通信を行い、シリアルインタフェース回路２はホスト装置５との通信を行わない。例えばホスト装置５が半導体記憶装置１に対して書き込み命令を送信するとき、ホスト機器５が送信する書き込み命令は、ＳＰＩとＮＡＮＤインタフェースとのうち選択されたインタフェースに対応する。つまり、ホスト機器５は、ＳＰＩとＮＡＮＤインタフェースのどちらが選択されているかを認識した上で、選択されたインタフェースに則ったプロトコルで半導体記憶装置１との通信を行う。

メモリ回路４ａは、ＲＯＭ１６０ａと制御回路４４０ａとを備える。ＲＯＭ１６０ａは、ＮＡＮＤインタフェースが選択された場合に、シリアルインタフェース回路２を非活性化するための設定データを格納する。制御回路４４０ａは、ＮＡＮＤインタフェースが選択された場合、この設定データに従ってシリアルインタフェース回路２を非活性化する。

後述の通り、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３は、その一方のみが半導体記憶装置１の外部接続端子に接続される。シリアルインタフェース回路２とＮＡＮＤインタフェース回路３の選択は、この外部接続端子に対する選択的なワイヤボンディングと、ＲＯＭ１６０に格納された設定データとによって決定される。

２．２ 第２実施形態に係る半導体記憶装置のパッケージについて
図７は、第２実施形態に係る半導体記憶装置のパッケージ例を示す構成図である。図７は、シリアルインタフェース回路２が選択されている場合を示す。

シリアルインタフェース回路２の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯの第１端子６００は、それぞれ、接続ワイヤ６を介して外部接続端子７の一端に接続される。一方、ＮＡＮＤインタフェース回路３の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、Ｒ／Ｂ、ＩＯの第２端子６０１は、外部接続端子７に接続されない。

シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、メモリ回路４、及び接続ワイヤ６は、例えば樹脂８によって被覆される。外部接続端子７の他端は樹脂８から露出し、ホスト機器５から各種信号が入力される。

図７では、シリアルインタフェース回路２が選択されている場合を示したが、ＮＡＮＤインタフェース回路３が選択されている場合は、ＮＡＮＤインタフェース回路３の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、Ｒ／Ｂ、ＩＯの第２端子６０１が接続ワイヤ６を介して外部接続端子７の一端に接続され、シリアルインタフェース回路２の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯの第１端子６００は、外部接続端子７に接続されない。

このように、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３の一方の端子のみを外部接続端子７に接続することで、ホスト機器５から信号が入力される回路をシリアルインタフェース回路２とＮＡＮＤインタフェース回路３の一方に選択する。

２．３ 第２実施形態に係る半導体記憶装置の製造方法について
次に、第２実施形態に係る半導体記憶装置の製造方法について説明する。図８は、第２実施形態に係る半導体記憶装置の製造方法を示すフローチャートである。

まず、半導体プロセスにより、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４を半導体ウェハ上に形成する（ステップＳ１１）。

次に、半導体記憶装置１のインタフェースをＳＰＩとするか、ＮＡＮＤインタフェースとするかを決定する（ステップＳ１２）。半導体記憶装置１のインタフェースをＮＡＮＤインタフェースとすると決定した場合、ＲＯＭ１６０に、シリアルインタフェース回路２を非活性化するための設定データを書き込む（ステップＳ１３）。次に、半導体ウェハのダイシングを行い、半導体ウェハを個々の半導体チップに個片化する（ステップＳ１４）。そして、個片化された半導体チップをリードフレーム等の支持材にマウントし、ワイヤボンディングにより、ＮＡＮＤインタフェース回路３の第２端子６０１を外部接続端子７に接続ワイヤ６を介して接続する（ステップＳ１５）。最後に、半導体チップを樹脂８で封止して、図７に示した半導体記憶装置１を完成させる（ステップＳ１６）。

一方、ステップＳ１２において、半導体記憶装置１のインタフェースをＳＰＩにすると決定した場合、ＲＯＭ１６０に、シリアルインタフェース回路２を活性化するための設定データを書き込む（ステップＳ１７）。次に、半導体ウェハのダイシングを行い、半導体ウェハを個々の半導体チップに個片化する（ステップＳ１８）。このステップＳ１８は、ステップＳ１４と同様である。そして、個片化された半導体チップをリードフレーム等の支持材にマウントし、ワイヤボンディングにより、シリアルインタフェース回路２の第１端子６００を外部接続端子７に接続ワイヤ６を介して接続する（ステップＳ１９）。その後、ステップＳ１６に進み、半導体チップの樹脂封止が行われる。

２．４ 第２実施形態に係る効果
ＳＰＩとＮＡＮＤインタフェースの半導体記憶装置を別に製造した場合、ＳＰＩとＮＡＮＤインタフェースを相互に変更することができない。この点、本実施形態に係る半導体記憶装置は、ＳＰＩとＮＡＮＤインタフェースを任意に選択することができる。また、本実施形態に係る半導体記憶装置は、半導体チップの製造工程の中で後に位置するパッケージ工程においてＳＰＩとＮＡＮＤインタフェースの一方を選択するため、インタフェースの選択から製品の出荷までの時間が短い。このため、本実施形態に係る半導体記憶装置は、市場で求められるインタフェースを備えた半導体記憶装置を市場での需要の変化に即応して提供することが可能となる。

また、ＳＰＩとＮＡＮＤインタフェースを任意に選択するために、シリアルインタフェース回路とＮＡＮＤインタフェース回路とを別々に構成すると、回路規模が増加する。一方、本実施形態に係る半導体記憶装置は、ＳＰＩに準拠した信号をＮＡＮＤインタフェースに準拠した信号にシリアルインタフェース回路２が変換することで、ＳＰＩが選択された場合も、ＮＡＮＤインタフェース回路３を半導体記憶装置１ａの制御に用いている。例えばコマンドレジスタ４３０へのコマンドの格納は、ＮＡＮＤインタフェース回路３が行い、シリアルインタフェース回路２は行っていない。このように、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３とで共通する機能はＮＡＮＤインタフェース回路３のみに実装し、ＳＰＩが選択された場合もＮＡＮＤインタフェース回路３の機能を利用することで、シリアルインタフェース回路２とＮＡＮＤインタフェース回路３とで当該共通する機能を重複して実装することを避けている。このため、シリアルインタフェース回路とＮＡＮＤインタフェース回路とを別々に構成する場合に比較し、本実施形態に係る半導体記憶装置は、回路規模の増加を抑えることができる。

３．第３実施形態
第３実施形態に係る半導体記憶装置について説明する。第２実施形態では、ＳＰＩとＮＡＮＤインタフェースとの一方を外部接続端子へのワイヤボンディングにより選択した。第３実施形態では、ＳＰＩとＮＡＮＤインタフェースとの一方をコマンドにより選択することができる。

３．１ 半導体記憶装置の構成について
図９は、本実施形態に係る半導体記憶装置の詳細構成図である。ここでは、図２で示した第１実施形態の構成と異なる部分に着目して説明する。

シリアルインタフェース回路２とＮＡＮＤインタフェース回路３との一方は、半導体記憶装置１ｂの電源起動時に初期設定として選択される。ＮＡＮＤインタフェース回路３は、選択されている一方のインタフェースから選択されていない他方のインタフェースに切り替えるためのコマンドＳＷをホスト機器５から受信し、コマンドＳＷをコマンドレジスタ４３０に格納する。メモリ回路４ｂは、制御回路４４０ｂを備える。制御回路４４０ｂは、コマンドレジスタ４３０に格納されたコマンドＳＷに基づいて、ＳＰＩが選択されたとき、シリアルインタフェース回路２を非活性化する。

半導体記憶装置１ｂは、複数の第３端子６０２を有する。第３端子６０２は、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４ｂと同一の半導体基板上に設けられる。半導体記憶装置１ｂのインタフェースとしてＳＰＩが選択されているとき、第３端子６０２には、ＳＰＩ上の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯがホスト機器５から供給される。一方、半導体記憶装置１ｂのインタフェースとしてＮＡＮＤインタフェースが選択されているとき、第３端子６０２には、ＮＡＮＤインタフェース上の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＩＯがホスト機器５から供給される。

半導体記憶装置１ｂは、マルチプレクサ６０３を有する。マルチプレクサ６０３の入力には、第３端子６０２を介してホスト機器５から信号が入力される複数の信号線（以下、入力信号線群という）が接続される。マルチプレクサ６０３の出力には、ＳＰＩ上の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯを第１ロジック回路４７０、及び第１入出力制御回路４８０に伝播する複数の信号線（以下、第１出力信号線群という）が接続される。また、マルチプレクサ６０３の出力には、ＮＡＮＤインタフェース上の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、ＩＯを第２ロジック回路４９０、及び第２入出力制御回路５００に伝播する複数の信号線（以下、第２出力信号線群という）が接続される。制御回路４４０ｂは、コマンドＳＷに応答して選択信号ＳＥＬをマルチプレクサ６０３に出力する。マルチプレクサ６０３は、選択信号ＳＥＬに基づき、入力信号線群の接続先を第１出力信号線群と第２出力信号線群との間で切り替える。具体的には、マルチプレクサ６０３は、ＳＰＩが選択されているとき、入力信号線群の少なくとも一部を第１出力信号線群に接続する。このとき、例えばホスト機器５からマルチプレクサ６０３に供給された信号／ＣＳは、第１出力信号線群の対応する信号線を介して信号／ＣＳとして第１ロジック回路４７０に出力される。また、マルチプレクサ６０３は、ＮＡＮＤインタフェースが選択されているとき、入力信号線群の少なくとも一部を第２出力信号線群に接続する。このとき、例えばホスト機器５からマルチプレクサ６０３に供給された信号／ＣＥは、第２出力信号線群の対応する信号線を介して信号／ＣＥとして第２ロジック回路４９０に出力される。

また、第３端子６０２の少なくとも一部において、ＳＰＩ上の信号が入力される端子とＮＡＮＤインタフェース上の信号が入力される端子が共通している。換言すると、第３端子６０２のうち、第１ロジック回路４７０、及び第１入出力制御回路４８０がマルチプレクサ６０３を介して受信するＳＰＩ上の信号を受信する端子と、第２ロジック回路４９０、及び第２入出力制御回路５００がマルチプレクサ６０３を介して受信するＮＡＮＤインタフェース上の信号を受信する端子とは、少なくとも一部の端子が共通している。

３．２ 第３実施形態に係る半導体記憶装置のパッケージについて
図１０は、第３実施形態に係る半導体記憶装置のパッケージ例を示す構成図である。図１０は、シリアルインタフェース回路２が選択されている場合を示す。

第３端子６０２のうちＳＰＩ上の信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、／ＷＰ、ＳＩ、ＳＯを受信する端子が、それぞれ、接続ワイヤ６を介して外部接続端子７の一端に接続される。

マルチプレクサ６０３、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、メモリ回路４ｂ、及び接続ワイヤ６は、例えば樹脂８によって被覆される。外部接続端子７の他端は樹脂８から露出し、ホスト機器５から各種信号が入力される。

図１０では、シリアルインタフェース回路２が選択されている場合を示したが、ＮＡＮＤインタフェース回路３が選択されている場合は、第３端子６０２のうちＮＡＮＤインタフェース上の信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、Ｒ／Ｂ、ＩＯを受信する端子が、それぞれ、接続ワイヤ６を介して外部接続端子７の一端に接続される。

３．３ 第３実施形態に係る半導体記憶装置の製造方法について
次に、第３実施形態に係る半導体記憶装置の製造方法について説明する。図１１は、第３実施形態に係る半導体記憶装置の製造方法を示すフローチャートである。なお、図１１の例では、半導体記憶装置１ｂのインタフェースの電源起動時の初期設定がＮＡＮＤインタフェースである場合を説明する。

まず、半導体プロセスにより、マルチプレクサ６０３、シリアルインタフェース回路２、ＮＡＮＤインタフェース回路３、及びメモリ回路４ｂを半導体ウェハ上に形成する（ステップＳ２１）。次に、半導体ウェハのダイシングを行い、半導体ウェハを個々の半導体チップに個片化する（ステップＳ２２）。そして、個片化された半導体チップをリードフレーム等の支持材にマウントし、半導体記憶装置１ｂのインタフェースをＳＰＩとするか、ＮＡＮＤインタフェースとするかを決定する（ステップＳ２３）。半導体記憶装置１ｂのインタフェースをＳＰＩにすると決定した場合、半導体チップ上の第３端子６０２のうちＳＰＩ上の信号の転送に使用される端子と外部接続端子７とをワイヤボンディングで接続する（ステップＳ２４）。次に、半導体チップを樹脂８で封止する（ステップＳ２５）。次に、ホスト機器５は半導体記憶装置１ｂに対して、半導体記憶装置１ｂのインタフェースをＳＰＩに切り替えるコマンドＳＷを発行する（ステップＳ２６）。半導体記憶装置１ｂは、コマンドＳＷに応答してインタフェースをＳＰＩに切り替える。

一方、ステップＳ２３において、半導体記憶装置１ｂのインタフェースをＮＡＮＤインタフェースにすると決定した場合は、半導体チップ上の第３端子６０２のうちＮＡＮＤインタフェース上の信号の転送に使用される端子と外部接続端子７とをワイヤボンディングで接続する（ステップＳ２７）。次に、半導体チップを樹脂８で封止する（ステップＳ２８）。ＳＰＩにする場合はステップＳ２６においてコマンドＳＷで半導体記憶装置１ｂのインタフェースを切り替えたが、ＮＡＮＤインタフェースの場合は、インタフェースを切り替える必要はなく初期設定のままでよいため、そのまま処理を終了する。

３．４ 第３実施形態に係る効果
本実施形態に係る半導体記憶装置は、第２実施形態と同様、ＳＰＩとＮＡＮＤインタフェースを任意に選択することができる。また、本実施形態に係る半導体記憶装置は、第２実施形態と同様、シリアルインタフェース回路とＮＡＮＤインタフェース回路とを別々に構成する場合に比較し、回路規模の増加を抑えることができる。

更に、本実施形態に係る半導体記憶装置は、第３端子６０２の少なくとも一部において、ＳＰＩ上の信号が入力される端子とＮＡＮＤインタフェース上の信号が入力される端子が共通している。このため、ＳＰＩとＮＡＮＤインタフェースの２つのインタフェースを持つことによる信号入力用の端子数の増加を抑えることができる。

４ 変形例
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

例えば、第１乃至第３実施形態に係る半導体記憶装置は、ＥＣＣ回路４００を備えているが、ＥＣＣ回路４００は備えていなくてもよい。

また、第２実施形態に係る半導体記憶装置１ａでは、ワイヤボンディングとＲＯＭ１６０の設定データによりＳＰＩとＮＡＮＤインタフェースの一方を選択し、第３実施形態に係る半導体記憶装置１ｂでは、ホスト機器からのコマンドによりＳＰＩとＮＡＮＤインタフェースの一方を選択したが、選択の方法としては他の種々の方法が考えられる。例えば、ＲＯＭ１６０とは異なる不揮発性メモリを用意し、その不揮発性メモリにインタフェースを選択するための設定データを格納してもよい。また、半導体チップ上の端子を接続ワイヤによって例えば電源配線に接続して電源電圧を端子に供給するか、当該端子を電源配線に接続せずに電源電圧を端子に供給しないかによって、インタフェースを選択するようにしてもよい。

更に、第３実施形態に係る半導体記憶装置１ｂでは、マルチプレクサ６０３を設け、第３端子６０２の少なくとも一部において、ＳＰＩ上の信号が入力される端子とＮＡＮＤインタフェース上の信号が入力される端子とを共通化したが、第２実施形態と同様、ＳＰＩ上の信号が入力される端子とＮＡＮＤインタフェース上の信号が入力される端子とを独立させてもよい。

更に、第３実施形態に係る半導体記憶装置１ｂでは、例えば半導体記憶装置１ｂのインタフェースとしてＳＰＩを選択する場合、図１０で示した通り、ＳＰＩ上の信号を転送するために必要な数だけの外部接続端子７を設け、第３端子６０２のうちＳＰＩ上の信号を転送する端子のみを外部接続端子７に接続した。しかし、第３端子６０２のすべての端子をパッケージの外部接続端子に接続してもよい。図１２は、第３実施形態に係る半導体記憶装置のパッケージの変形例を示す構成図である。第３端子６０２の数と同数の外部接続端子７ａが設けられ、第３端子６０２のすべての端子が接続ワイヤ６ａを介して外部接続端子７ａに接続されている。図１０のように、選択したインタフェースに必要な数の外部接続端子のみをパッケージに設けると、外部接続端子の数の増加による半導体記憶装置のサイズの増大を抑えることができる。一方、図１０の場合、パッケージングを行った後、半導体記憶装置のユーザが半導体記憶装置のインタフェースを変更することができない。これに対して、図１２で示した変形例の場合、ＳＰＩ上の信号とＮＡＮＤインタフェース上の信号との両方を転送する端子が外部接続端子７ａに接続されているため、パッケージング後であっても半導体記憶装置のユーザが半導体記憶装置のインタフェースを変更することができる。

１，１ａ，１ｂ…半導体記憶装置、２…シリアルインタフェース回路、３…ＮＡＮＤインタフェース回路、４，４ａ，４ｂ…メモリ回路、５…ホスト機器、６，６ａ…接続ワイヤ、７，７ａ…外部接続端子、８…樹脂、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…センスアンプ、１４０…データレジスタ、１５０…カラムデコーダ、１６０，１６０ａ…ＲＯＭ、４００…ＥＣＣ回路、４１０…ステータスレジスタ、４２０…アドレスレジスタ、４３０…コマンドレジスタ、４４０，４４０ａ，４４０ｂ…制御回路、４５０…電圧発生回路、４６０…データレジスタ、４７０…第１ロジック回路、４８０…第１入出力制御回路、４９０…第２ロジック回路、５００…第２入出力制御回路、６００…第１端子、６０１…第２端子、６０２…第３端子、６０３…マルチプレクサ

Claims (6)

1. ホスト機器からチップセレクト信号を受信する半導体記憶装置において、
   前記チップセレクト信号がアサートされたタイミングに基づいて前記ホスト機器から受信した信号をコマンドとして認識する第１インタフェース回路と、
   コマンドラッチイネーブル信号を受信し、前記コマンドラッチイネーブル信号がアサートされている間に受信した信号をコマンドとして認識する第２インタフェース回路と、
   複数のメモリセルを含むメモリセルアレイと、
   前記第２インタフェース回路が認識したコマンドに基づいて前記半導体記憶装置の動作を制御する制御回路とを具備し、
   前記第１インタフェース回路は、前記コマンドラッチイネーブル信号を前記第２インタフェース回路に出力し、
   前記第１インタフェース回路は、前記第１インタフェース回路が認識した少なくとも一のコマンドを前記第２インタフェース回路が認識する少なくとも一のコマンドに変換し、前記コマンドラッチイネーブル信号をアサートするとともに当該変換後のコマンドを前記第２インタフェース回路に送信する
   ことを特徴とする半導体記憶装置。
2. 前記半導体記憶装置のインタフェースとして前記第１インタフェース回路のインタフェースと前記第２インタフェース回路のインタフェースとの一方が選択可能である
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ホスト機器から前記チップセレクト信号を受信する第１端子と、
   第２端子と、
   前記ホスト機器から前記コマンドラッチイネーブル信号を受信する第３端子と、
   複数の第４端子とを更に具備し、
   前記第１インタフェース回路は、前記第１端子を介して前記チップセレクト信号を受信し、前記第１インタフェース回路がコマンドとして認識する前記信号を前記第２端子を介して受信し、
   前記第２インタフェース回路は、前記第３端子を介して前記コマンドラッチイネーブル信号を受信し、前記第２インタフェース回路がコマンドとして認識する前記信号を前記複数の第４端子を介して受信し、
   前記第１乃至第４端子は、前記同一の半導体基板上に設けられる
   ことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記同一の半導体基板上に設けられた複数の端子を更に具備し、
   前記第１インタフェース回路は、前記チップセレクト信号を含む複数の第１信号を前記複数の端子のうちの第１端子群を介して受信し、
   前記第２インタフェース回路は、前記コマンドラッチイネーブル信号を含む複数の第２信号を前記複数の端子のうちの第２端子群を介して受信し、
   前記第１端子群と前記第２端子群とは、少なくとも一部の端子が共通している
   ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記ホスト機器から受信したコマンドによって、前記半導体記憶装置のインタフェースとして前記第１インタフェース回路のインタフェースと前記第２インタフェース回路のインタフェースとの一方を選択する
   ことを特徴とする請求項２に記載の半導体記憶装置。
6. 前記第１インタフェース回路のインタフェースは、Serial Peripheral Interfaceであり、
   前記第２インタフェース回路のインタフェースは、ＮＡＮＤ型フラッメモリのインタフェースである
   ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。

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