JP2020154584A - メモリシステム - Google Patents

メモリシステム Download PDF

Info

Publication number
JP2020154584A
JP2020154584A JP2019051428A JP2019051428A JP2020154584A JP 2020154584 A JP2020154584 A JP 2020154584A JP 2019051428 A JP2019051428 A JP 2019051428A JP 2019051428 A JP2019051428 A JP 2019051428A JP 2020154584 A JP2020154584 A JP 2020154584A
Authority
JP
Japan
Prior art keywords
information
data
size
controller
dat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019051428A
Other languages
English (en)
Inventor
寛八 白倉
Kampachi Shirokura
寛八 白倉
杏子 庄司
Kyoko Shoji
杏子 庄司
武田　慎也
Shinya Takeda
慎也 武田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019051428A priority Critical patent/JP2020154584A/ja
Priority to TW108125427A priority patent/TWI780348B/zh
Priority to US16/556,052 priority patent/US10884668B2/en
Publication of JP2020154584A publication Critical patent/JP2020154584A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Iron Core Of Rotating Electric Machines (AREA)
  • Soundproofing, Sound Blocking, And Sound Damping (AREA)
  • Vehicle Body Suspensions (AREA)

Abstract

【課題】ＩＤ読出コマンドに対する応答情報の大きさを柔軟に設定することができるメモリシステムを提供する。【解決手段】一つの実施形態に係るメモリシステムは、コントローラと、ＮＡＮＤ型フラッシュメモリとを備える。前記コントローラは、ＳＰＩに準拠したバスによりホスト機器と接続可能である。前記ＮＡＮＤ型フラッシュメモリは、ＩＤ読出コマンドを認識した前記コントローラが出力する情報の大きさを示す第１の情報と、製造元ＩＤを示す第２の情報と、デバイスＩＤを示す第３の情報と、第４の情報と、を記憶する。前記コントローラは、前記ＩＤ読出コマンドを認識した場合に、前記第１の情報に示された大きさを有するとともに、前記第２の情報及び前記第３の情報と、前記第２の情報、前記第３の情報、及び前記第４の情報と、のいずれか一群を含む応答情報を前記ホスト機器に出力する。【選択図】図８

Description

本発明の実施形態は、メモリシステムに関する。
ＮＡＮＤ型フラッシュメモリとして、Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ（ＳＰＩ）に準拠したものが知られている。このようなＮＡＮＤ型フラッシュメモリのコントローラは、例えば、ホスト機器からＩＤ読出（Ｒｅａｄ ＩＤ）コマンドを受信すると、製造元ＩＤコード及びデバイスＩＤコードを出力する。
特開２０１８−０７３４３８号公報
ＩＤ読出コマンドを受信したコントローラが出力するデータサイズは、固定的に設定されている。しかし、コントローラが出力するデータサイズを柔軟に設定することができれば、ＩＤ読出コマンドに対し、製造元ＩＤコード及びデバイスＩＤコードに加え、他のコードを出力することも可能となる。
一つの実施形態に係るメモリシステムは、コントローラと、ＮＡＮＤ型フラッシュメモリとを備える。前記コントローラは、Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅに準拠したバスによりホスト機器と接続可能であって、当該ホスト機器からのチップセレクト信号の受信直後に受信される信号をコマンドとして認識する。前記ＮＡＮＤ型フラッシュメモリは、ＩＤ読出コマンドを認識した前記コントローラが出力する情報の大きさを示す第１の情報と、製造元ＩＤを示す第２の情報と、デバイスＩＤを示す第３の情報と、第４の情報と、を記憶する。前記コントローラは、当該コントローラが認識したコマンドが前記ＩＤ読出コマンドである場合に、前記第１の情報に示された大きさを有するとともに、前記第２の情報及び前記第３の情報と、前記第２の情報、前記第３の情報、及び前記第４の情報と、のいずれか一群を含む応答情報を前記ホスト機器に出力する。
図１は、一つの実施形態におけるメモリシステムを概略的に示す例示的な平面図である。 図２は、実施形態におけるメモリシステムを図１のＦ２−Ｆ２線に沿って概略的に示す例示的な断面図である。 図３は、実施形態における各ピンの機能の一例を示す表である。 図４は、実施形態における他の例のメモリシステムを概略的に示す例示的な平面図である。 図５は、実施形態の図４の例における各ピンの機能の一例を示す表である。 図６は、実施形態のメモリシステムの内部構成を概略的に示す例示的な機能ブロック図である。 図７は、実施形態のＮＡＮＤ型フラッシュメモリの内部構成を概略的に示す例示的な機能ブロック図である。 図８は、実施形態におけるＩＤページの構成の一例を示す模式図である。 図９は、実施形態におけるオーガニゼーション情報の一例を示す表である。 図１０は、実施形態のＩＤページ読出動作時におけるホスト機器、コントローラ、及びＮＡＮＤ型フラッシュメモリの動作の一例を示すフローチャートである。 図１１は、実施形態のＩＤページ読出動作時におけるＮＡＮＤバス上の各種信号の例示的なタイムチャートである。 図１２は、実施形態のＩＤ読出動作におけるホスト機器、コントローラ、及びＮＡＮＤ型フラッシュメモリの動作の一例を示すフローチャートである。 図１３は、実施形態のＩＤ読出動作時におけるＳＰＩバス上の各種信号の例示的なタイムチャートである。 図１４は、実施形態のＮＡＮＤ型フラッシュメモリとコントローラとがワンチップで形成される場合のメモリシステムの内部構成を概略的に示す例示的な機能ブロック図である。 図１５は、実施形態の、アプリケーションを起動するために用いられるメモリシステムを示す例示的な模式図である。 図１６は、実施形態の、ＮＯＲ型フラッシュメモリが省略された、アプリケーションを起動するために用いられるメモリシステムを示す例示的な模式図である。
以下に、一つの実施形態について、図１乃至図１６を参照して説明する。なお、本明細書において、実施形態に係る構成要素及び当該要素の説明が、複数の表現で記載されることがある。構成要素及びその説明は、一例であり、本明細書の表現によって限定されない。構成要素は、本明細書におけるものとは異なる名称で特定され得る。また、構成要素は、本明細書の表現とは異なる表現によって説明され得る。
図１は、本実施形態におけるメモリシステム１を概略的に示す例示的な平面図である。図２は、本実施形態におけるメモリシステム１を図１のＦ２−Ｆ２線に沿って概略的に示す例示的な断面図である。
図１及び図２に示すように、メモリシステム１は、半導体チップであるメモリチップ１００及びコントローラチップ２００を有する。メモリチップ１００は、ＮＡＮＤ型フラッシュメモリの一例である。コントローラチップ２００は、コントローラの一例である。
メモリチップ１００はＮＡＮＤ型フラッシュメモリのような半導体メモリを含む。コントローラチップ２００は、メモリチップ１００を制御するコントローラを含む。メモリチップ１００及びコントローラチップ２００は、リードフレーム３００に実装されるとともに、樹脂３５０によって封止されてパッケージングされている。
具体的には、図２に示すように、メモリチップ１００は、リードフレーム３００のダイパッド３１０上に搭載される。コントローラチップ２００は、メモリチップ１００の上に載置される。コントローラチップ２００は、例えばボンディングワイヤ３４０により、リードフレーム３００のインナーリード３２０に接続される。さらに、コントローラチップ２００は、ボンディングワイヤによりメモリチップ１００とも接続されている。メモリチップ１００、コントローラチップ２００、ダイパッド３１０、インナーリード３２０、及びボンディングワイヤ３４０が、樹脂３５０によって封止されている。
インナーリード３２０は、樹脂３５０の外部に露出されたアウターリード３３０に接続されている。そしてアウターリード３３０は、メモリシステム１の外部接続端子（外部接続ピン）として機能する。
図１の例において、第１ピンから第１６ピンまでの１６個の外部接続端子が用意されている。メモリシステム１は、第１乃至第１６ピンを介して、メモリチップにアクセスしてメモリシステム１を制御するホスト機器と通信する。
図３は、本実施形態における各ピンの機能の一例を示す表である。図３に示すように、第１ピンは、制御信号／ＨＯＬＤの入力用、又はシリアルデータＳＯ３の出力用に用いられる。制御信号／ＨＯＬＤは、ホスト機器とメモリシステム１との間の通信を一時的に停止する際にアサート（“Ｌ”レベル）される。第２ピンは、電源電圧Ｖｃｃを受信する。第３ピン乃至第６ピン、及び第１１ピン乃至第１４ピンは未使用ピンであり、例えば将来的に何らかの信号やデータの送受信が必要になった際に使用することができる。第７ピンは、チップセレクト信号／ＣＳを受信する。チップセレクト信号／ＣＳは、メモリチップ１００及びコントローラチップ２００を活性化させるための信号（メモリシステム１にアクセスする際に活性化される信号）であり、例えばホスト機器がメモリシステム１にコマンドを入力するタイミングでアサート（“Ｌ”レベル）される。第８ピンは、シリアルデータ（ＳＯ又はＳＯ１）の出力用に用いられる。第９ピンは、制御信号／ＷＰの入力用、又はシリアルデータ（ＳＯ２）の出力用に用いられる。制御信号／ＷＰはライトプロテクト設定信号であり、メモリチップへの書き込みの禁止設定を抑止する際にアサート（“Ｌ”レベル）される。第１０ピンは、基準電位Ｖｓｓを受信する。第１５ピンは、シリアルデータ（ＳＩ）の入力用、又はシリアルデータ（ＳＯ０）の出力用に用いられる。第１６ピンは、シリアルクロック信号ＳＣＫを受信する。
上記ピン構成は、Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ（ＳＰＩ）に準拠している。そして、第１ピン、第８ピン、第９ピン、及び第１５ピンをシリアルデータ出力用として任意に選択することで、一倍速、二倍速、又は四倍速でデータをホスト機器へ出力することが出来る。
図４は、本実施形態における他の例のメモリシステム１を概略的に示す例示的な平面図である。図４の例では、第１ピン乃至第８ピンまでの８個の外部接続端子が設けられている。図５は、本実施形態の図４の例における各ピンの機能の一例を示す表である。
図５に示すように、第１ピンはチップセレクト信号／ＣＳを受信し、第２ピンはシリアルデータＳＯ，ＳＯ１を出力し、第３ピンはライトプロテクト信号／ＷＰを受信、又はシリアルデータＳＯ２を出力し、第４ピンは基準電位Ｖｓｓを受信し、第５ピンはシリアルデータＳＩを受信、又はシリアルデータＳＯ０を出力し、第６ピンはシリアルクロックＳＣＫを受信し、第７ピンは制御信号／ＨＯＬＤを受信、又はシリアルデータＳＯ３を出力し、第８ピンは電源電圧Ｖｃｃを受信する。図５の例でも、ピン構成はＳＰＩに準拠している。
図６は、本実施形態のメモリシステム１の内部構成を概略的に示す例示的な機能ブロック図である。以下では、メモリチップ１００をＮＡＮＤ型フラッシュメモリ１００と称し、コントローラチップ２００を単にコントローラ２００と称する。
図６に示すように、メモリシステム１はＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ＳＰＩに準拠したＳＰＩバスによってホスト機器５００に接続される。コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００へのアクセスを制御する。
ＳＰＩバスは、図３及び図５で説明した通りである。一方、ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、レディ・ビジー信号／ＲＢ、入出力信号Ｉ／Ｏ、及びライトプロテクト信号／ＷＰである。
信号／ＣＥはｌｏｗレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００を活性化させるための信号であり、ＮＡＮＤ型フラッシュメモリ１００にアクセスする際にアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号／ＷＥはｌｏｗレベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。信号／ＲＥもｌｏｗレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号／ＲＢは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受信できる状態）であるか、それともビジー状態（コントローラ２００からの命令を受信できない状態）であるかを示す信号であり、ｌｏｗレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビット（ｎ＝８）の信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。信号／ＷＰは、ＮＡＮＤ型フラッシュメモリ１００への書き込みを禁止するための信号である。
次に、コントローラ２００の構成の詳細について説明する。図６に示すように、コントローラ２００は、ホスト入出力回路２１０、ホストインターフェース回路２２０、ＮＡＮＤインターフェース回路２３０、ＮＡＮＤ入出力回路２４０、シーケンサ（ステートマシン）２５０、データバッファ２６０，２７０、レジスタ２８０、及び周辺回路６００を備えている。レジスタ２８０は、記憶領域の一例である。なお、記憶領域はレジスタ２８０に限らず、例えば、ＲＡＭのような他の記憶装置又は他の記憶領域が記憶領域の一例であってもよい。
ホスト入出力回路２１０は、ホスト機器５００との間で送受信される信号のバッファとして機能する。信号ＳＣＫ、ＳＩ、／ＣＳ、／ＨＯＬＤ、及び／ＷＰはまずホスト入出力回路２１０で受信され、その後、ホストインターフェース回路２２０に出力される。
ホストインターフェース回路２２０は、信号ＳＣＫに同期して信号ＳＩを内部に取り込む。またホストインターフェース回路２２０は、信号ＳＣＫに同期して出力される信号ＳＯを、ホスト入出力回路２１０を介してホスト機器５００へ送信する。
ホストインターフェース回路２２０は、ホスト入出力回路２１０を介したホスト機器５００との間の信号の送受信制御を司る。またホストインターフェース回路２２０は、シリアル／パラレル変換器及びパラレル／シリアル変換器として機能する。例えば、ホスト機器５００からの入力信号ＳＩをシリアル信号からパラレル信号に変換し、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをパラレル信号からシリアル信号に変換する。さらにホストインターフェース回路２２０は、入力信号ＳＩがコマンドであった場合にコマンドデコーダとして機能し、受信したコマンドをデコードする。そしてデコード結果を例えばシーケンサ２５０に出力する。
データバッファ２６０，２７０は、ホスト機器５００から受信した書き込みデータを、ホストインターフェース回路２２０を介して一時的に保持する。さらに、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを、ＮＡＮＤインターフェース回路２３０を介して一時的に保持する。
レジスタ２８０は、例えば、ステータスレジスタ及びアドレスレジスタのような、種々のレジスタを含む。ステータスレジスタは、特徴テーブルのような、メモリシステム１の種々のステータス情報を保持する。アドレスレジスタは、ホスト機器５００から受信したアドレスを、ホストインターフェース回路２２０を介して保持する。
ＮＡＮＤインターフェース回路２３０は、ＮＡＮＤ入出力回路２４０を介したＮＡＮＤ型フラッシュメモリ１００との間の信号の送受信制御を司る。そしてＮＡＮＤインターフェース回路２３０は、シーケンサ２５０の命令に従って、ＮＡＮＤインターフェースに準拠した各種コマンドを発行し、アドレスレジスタ内のアドレスと共にＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ出力する。
データの書き込み時には、ＮＡＮＤインターフェース回路２３０は、データバッファ２６０及び／又は２７０内のデータを、ＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ出力する。さらにデータの読み出し時には、ＮＡＮＤインターフェース回路２３０は、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを、データバッファ２６０及び／又は２７０に転送する。
ＮＡＮＤ入出力回路２４０は、ＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号のバッファとして機能する。また、ＮＡＮＤインターフェース回路２３０の命令に従って、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰをアサート又はデアサートする。さらに、データの読み出し時には、信号ＩＯ（読み出しデータ）を一時的に保持し、ＮＡＮＤインターフェース回路２３０へ転送し、書き込み時には信号ＩＯ（書き込みデータ）を一時的に保持し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。また、ＮＡＮＤ型フラッシュメモリ１００からレディ・ビジー信号／ＲＢを受信し、これをＮＡＮＤインターフェース回路２３０へ転送する。
シーケンサ２５０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器５００からデータの読み出し要求があった際には、ＮＡＮＤインターフェース回路２３０に対して読み出し動作を実行するためのシーケンスを実行するよう命令する。またホスト機器５００からデータの書き込み要求があった際には、ＮＡＮＤインターフェース回路２３０に対して読み出し動作を実行するためのシーケンスを実行するよう命令する。さらに、ＮＡＮＤ型フラッシュメモリ１００から受信したステータス情報に従って、ステータスレジスタ内の特徴テーブルを更新する。
周辺回路６００は、外部から電源電圧Ｖｃｃを受信し、各回路ブロックへ転送すると共に、コントローラ２００の動作に必要なその他の制御を行う。
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について、図７を用いて説明する。図７は、本実施形態のＮＡＮＤ型フラッシュメモリ１００の内部構成を概略的に示す例示的な機能ブロック図である。
図７に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、データレジスタ１４０、カラムデコーダ１５０、ＥＣＣ回路４００、ステータスレジスタ４１０、アドレスレジスタ４２０、コマンドレジスタ４３０、制御回路４４０、電圧発生回路４５０、入出力制御回路４６０、ロジック回路４７０、及びデータレジスタ４８０を備えている。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを備えている。そして、同一行にあるメモリセルは同一のワード線に接続され、同一列にあるメモリセルは同一のビット線に接続される。データの読み出し及び書き込みは、同一のワード線に接続された複数のメモリセルに対して一括して行われる。この単位をページと呼ぶ。１ページ分のデータは、正味のデータと管理データとを含む。正味のデータは、セクタと呼ばれる単位で管理される。例えば、１ページは４つのセクタを含み、各セクタは５１２バイトのデータサイズを有する。管理データは、例えばエラー訂正のためのＥＣＣデータ（パリティ）を含む。エラー訂正はセクタ毎に行われる。従って管理データは、セクタ毎に用意されたＥＣＣデータを含む。また、データの消去は、複数のページ単位で一括して行われる。この単位をブロックと呼ぶ。
ロウデコーダ１２０は、メモリセルアレイ１１０のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線を選択し、データの書き込み、読み出し、及び消去に必要な電圧を印加する。
センスアンプ１３０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、データレジスタ１４０に転送する。データの書き込み時には、データレジスタ１４０内のデータをメモリセルアレイ１１０に転送する。
データレジスタ１４０は、１ページ分の書き込みデータ又は読み出しデータを一時的に保持する。
カラムデコーダ１５０は、メモリセルアレイ１１０のカラム方向を指定するカラムアドレスをデコードする。そしてデコード結果に応じて、書き込み時にはデータをデータレジスタ１４０に転送し、読み出し時にはデータレジスタ１４０からデータを読み出す。
ＥＣＣ回路４００は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、コントローラ２００から受信したデータに基づいて、セクタ毎にパリティを生成し、このパリティと正味のデータとをデータレジスタ１４０に転送する。データの読み出し時には、データレジスタ１４０から転送されたデータに含まれるパリティに基づき、セクタ毎にシンドロームを生成し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。１セクタにつき訂正可能なエラービット数は、例えば、１セクタあたり８ビットである。またＥＣＣ回路４００は、各セクタにおいて検出されたエラービット数を、ステータス情報としてステータスレジスタ４１０に出力可能である。
ロジック回路４７０は、コントローラ２００から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。
入出力制御回路４６０は、信号ＩＯ［ｎ：０］を受信する。そして入出力制御回路４６０は、信号ＩＯがアドレスであった場合（ＡＬＥ＝“Ｈ”の場合）には、これをアドレスレジスタ４２０に保持させる。また信号ＩＯがコマンドであった場合（ＣＬＥ＝“Ｈ”の場合）には、これをコマンドレジスタ４３０に保持させる。さらに信号ＩＯがデータであった場合（ＡＬＥ＝ＣＬＥ＝“Ｌ”の場合）には、これをデータレジスタ４８０に保持させる。
ステータスレジスタ４１０は、ＮＡＮＤ型フラッシュメモリ１００の各種ステータス情報を保持する。ステータス情報には、前述のＥＣＣ回路４００から与えられるエラービット数、また制御回路４４０から与えられる書き込み動作及び消去動作が成功（パス）したか失敗（フェイル）したかを示す情報等が含まれる。
制御回路４４０は、コマンドレジスタ４３０に保持されたコマンドと、ロジック回路４７０に入力された各種信号に基づいて、ＮＡＮＤ型フラッシュメモリ１００全体を制御する。また制御回路４４０は、レディ・ビジー信号／ＲＢを発生して、コントローラ２００へ出力する。
電圧発生回路４５０は、制御回路４４０の命令に基づいて、データの書き込み、読み出し、及び消去動作に必要な電圧を生成し、これをメモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１３０に供給する。
メモリセルアレイ１１０は、Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ（ＯＴＰ）領域１１１を含む。ＯＴＰ領域１１１は、一回だけ書き込み可能な不揮発性の領域である。ＯＴＰ領域１１１は、ヒューズ型のような種々の方式によって一回だけ書き込み可能とされてよい。なお、ＯＴＰ領域１１１は、メモリセルアレイ１１０とは別に設けられてもよい。
図８は、本実施形態におけるＩＤページＰの構成の一例を示す模式図である。ＯＴＰ領域１１１には、少なくとも一つのページが設けられる。ＯＴＰ領域１１１に含まれるページのうち一つが、図８に例示されるＩＤページＰである。
図８に示すように、ＯＴＰ領域１１１のＩＤページＰには、出力サイズ情報ＳＩＺＥ＿ＤＡＴ、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、オーガニゼーション情報ＯＲＧ＿ＤＡＴ、及び他の複数の情報ＤＡＴを含む２５６バイトのデータが記憶されている。ＩＤページＰに記憶された出力サイズ情報ＳＩＺＥ＿ＤＡＴ、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、オーガニゼーション情報ＯＲＧ＿ＤＡＴ、及び他の情報ＤＡＴは、情報群の一例である。出力サイズ情報ＳＩＺＥ＿ＤＡＴは、第１の情報の一例である。製造元ＩＤ情報ＭＦＲ＿ＩＤは、第２の情報の一例である。デバイスＩＤ情報ＤＥＶ＿ＩＤは、第３の情報の一例である。オーガニゼーション情報ＯＲＧ＿ＤＡＴは、第４の情報の一例である。
本実施形態において、出力サイズ情報ＳＩＺＥ＿ＤＡＴ、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、オーガニゼーション情報ＯＲＧ＿ＤＡＴ、及び他の情報ＤＡＴはそれぞれ、１バイトのデータサイズを有するコード値である。なお、これらの情報のデータサイズはこの例に限られない。
出力サイズ情報ＳＩＺＥ＿ＤＡＴは、ＩＤ読出コマンドを認識したコントローラ２００が出力する情報の大きさ（データサイズ）を示す。１バイト（８ビット）の出力サイズ情報ＳＩＺＥ＿ＤＡＴは、２５６通りのデータサイズを示すことができる。なお、出力サイズ情報ＳＩＺＥ＿ＤＡＴが示すデータサイズの範囲は、出力サイズ情報ＳＩＺＥ＿ＤＡＴのデータサイズによって異なる。出力サイズ情報ＳＩＺＥ＿ＤＡＴのデータサイズは、１ビット単位で設定されてよい。情報の大きさは、情報数（情報量）とも表現され得る。例えば８ビットであれば、情報数（情報量）は８つと表現され得る。
製造元ＩＤ情報ＭＦＲ＿ＩＤは、メモリシステム１の製造元に固有の製造元ＩＤを示す。デバイスＩＤ情報ＤＥＶ＿ＩＤは、メモリシステム１の構成に固有のデバイスＩＤを示す。
図９は、本実施形態におけるオーガニゼーション情報ＯＲＧ＿ＤＡＴの一例を示す表である。オーガニゼーション情報ＯＲＧ＿ＤＡＴは、ページサイズと、ブロックサイズと、Ｏｕｔ Ｏｆ Ｂａｎｄ（ＯＯＢ）サイズと、バス幅とを示す。ページサイズは、一括して読み出し及び書き込みされるデータの大きさを示す情報である。ブロックサイズは、一括して消去されるデータの大きさを示す情報である。ＯＯＢサイズは、ＥＣＣに用いられる冗長領域の大きさを示す情報である。
図８の他の情報ＤＡＴは、種々の情報を示してもよいし、何ら情報を示さなくてもよい。また、ＩＤページＰは、他の情報ＤＡＴを有さなくてもよいし、２５６バイトよりも大きいデータを有してもよい。
製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、オーガニゼーション情報ＯＲＧ＿ＤＡＴ、及び他の情報ＤＡＴは、ＩＤページＰにおいて出力サイズ情報ＳＩＺＥ＿ＤＡＴに続く（隣接する）領域に順に記憶されている。本実施形態では、製造元ＩＤ情報ＭＦＲ＿ＩＤが出力サイズ情報ＳＩＺＥ＿ＤＡＴに続く１バイト目の領域に記憶され、デバイスＩＤ情報ＤＥＶ＿ＩＤが２バイト目の領域に記憶され、オーガニゼーション情報ＯＲＧ＿ＤＡＴが３バイト目の領域に記憶され、複数の他の情報ＤＡＴが４バイト目乃至２５６バイト目の領域に順に記憶される。
出力サイズ情報ＳＩＺＥ＿ＤＡＴ、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、オーガニゼーション情報ＯＲＧ＿ＤＡＴ、及び他の複数の情報ＤＡＴは、例えば、メモリシステム１の出荷前にＯＴＰ領域１１１のＩＤページＰに書き込まれる。これらのデータが一度ＯＴＰ領域１１１に書き込まれると、以降、ＯＴＰ領域１１１は書き込み不可の読み出し専用領域となる。
なお、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、オーガニゼーション情報ＯＲＧ＿ＤＡＴ、及び他の情報ＤＡＴは、上記の例に限らず、出力サイズ情報ＳＩＺＥ＿ＤＡＴから離間した領域に記憶されてもよいし、出力サイズ情報ＳＩＺＥ＿ＤＡＴと異なるページに記憶されてもよい。
次に、本実施形態に係るメモリシステム１におけるＩＤページ読出動作について説明する。図１０は、本実施形態のＩＤページ読出動作時におけるホスト機器５００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ１００の動作の一例を示すフローチャートである。図１１は、本実施形態のＩＤページ読出動作時におけるＮＡＮＤバス上の各種信号の例示的なタイムチャートである。
図１１に示すように、メモリシステム１の起動時において、コントローラ２００のＮＡＮＤインターフェース回路２３０は、例えばシーケンサ２５０の制御に従って、アドレス入力コマンド“００ｈ”を発行し、これを、ＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ送信する。コントローラ２００は引き続き、例えば５サイクルに亘ってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、その後読出コマンド“３０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。なお、このアドレスＡＤＤは、ＯＴＰ領域１１１のＩＤページＰを指定するアドレスであって、例えばレジスタ２８０に保持されたブロック、ページ、及びカラムを示すアドレスを含む。
コマンド“３０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０（ＯＴＰ領域１１１）からのＩＤページＰのデータの読出動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態（／ＲＢ＝“Ｌ”）となる（Ｓ１１）。
ＩＤページＰのデータのメモリセルアレイ１１０からの読み出しが完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００が信号／ＲＥをトグルさせると、信号／ＲＥに同期して、例えば５サイクルに亘ってデータＤＡＴＡがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へ転送される。なお、データＤＡＴＡはＩＤページＰのデータを含む。
例えばシーケンサ２５０の制御に従い、ホストインターフェース回路２２０は、データバッファ２６０又は２７０からＩＤページＰのデータを読み出し、レジスタ２８０に保持させる（Ｓ１２）。
以上のＩＤページ読出動作により、コントローラ２００は、起動時にＩＤページＰをＮＡＮＤ型フラッシュメモリ１００から読み出すとともにレジスタ２８０に記憶させる。なお、コントローラ２００は、上記説明と異なる動作によってＩＤページＰをＮＡＮＤ型フラッシュメモリ１００から読み出すとともにレジスタ２８０に記憶させてもよい。
次に、本実施形態に係るメモリシステム１におけるＩＤ読出動作について説明する。図１２は、本実施形態のＩＤ読出動作におけるホスト機器５００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ１００の動作の一例を示すフローチャートである。図１３は、本実施形態のＩＤ読出動作時におけるＳＰＩバス上の各種信号の例示的なタイムチャートである。
図１３に示すように、ホスト機器５００は、信号／ＣＳをアサートするとともに、ＩＤ読出コマンドＣＭＤ＿９Ｆｈを信号ＳＩとして発行し、さらにクロックＳＣＫを発行する。
コントローラ２００のホストインターフェース回路２２０は、信号／ＣＳがアサートされて最初のクロックＳＣＫを受信した際の信号ＳＩをコマンドとして認識する。このコマンドは、例えば８クロックサイクルにわたって入力される８ビット信号である。このように、コントローラ２００は、ホスト機器５００からの信号／ＣＳの受信直後に受信される信号をコマンドとして認識する。ＩＤ読出コマンドＣＭＤ＿９Ｆｈを受信したことで、シーケンサ２５０はＩＤ読出シーケンスを開始する。引き続きホスト機器５００は、例えば８クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信する。
コントローラ２００がＩＤ読出コマンドＣＭＤ＿９Ｆｈを認識すると、例えばシーケンサ２５０の制御に従い、ホストインターフェース回路２２０はレジスタ２８０からＩＤ情報ＩＤ＿ＤＡＴを読み出す（Ｓ２１）。ＩＤ情報ＩＤ＿ＤＡＴは、応答情報の一例である。そして、ホスト機器５００が８クロックサイクルに亘ってダミービットＤＭＹ＿ＢＩＴを出力した後、ホストインターフェース回路２２０は、読み出したＩＤ情報ＩＤ＿ＤＡＴをホスト機器５００へ送信する。
ＩＤ情報ＩＤ＿ＤＡＴは、レジスタ２８０に記憶された出力サイズ情報ＳＩＺＥ＿ＤＡＴに示されたデータサイズを有するデータ群であって、レジスタ２８０のＩＤページＰに記憶されたデータ群のうち出力サイズ情報ＳＩＺＥ＿ＤＡＴに続く領域に記憶されたデータを含んでいる。言い換えると、コントローラ２００は、出力サイズ情報ＳＩＺＥ＿ＤＡＴに示されたデータサイズの範囲内で、出力サイズ情報ＳＩＺＥ＿ＤＡＴに続く領域に記憶されたデータ群を出力する。
本実施形態では、一例として、出力サイズ情報ＳＩＺＥ＿ＤＡＴは、ＩＤ情報ＩＤ＿ＤＡＴのデータサイズが３バイトとなることを示すよう設定される。このため、ＩＤ情報ＩＤ＿ＤＡＴは、製造元ＩＤ情報ＭＦＲ＿ＩＤと、デバイスＩＤ情報ＤＥＶ＿ＩＤと、オーガニゼーション情報ＯＲＧ＿ＤＡＴとを含む３バイトのデータ群となる。すなわち、ホストインターフェース回路２２０は、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、及びオーガニゼーション情報ＯＲＧ＿ＤＡＴを、順にホスト機器５００へ送信する。
出力サイズ情報ＳＩＺＥ＿ＤＡＴが示すデータサイズの最小値は２バイトである。また、出力サイズ情報ＳＩＺＥ＿ＤＡＴが示すデータサイズの最大値は、出力サイズ情報ＳＩＺＥ＿ＤＡＴのデータサイズ又は１ページとして定義されるデータサイズにより設定される。このため、ＩＤ情報ＩＤ＿ＤＡＴは、製造元ＩＤ情報ＭＦＲ＿ＩＤ及びデバイスＩＤ情報ＤＥＶ＿ＩＤと、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、及びオーガニゼーション情報ＯＲＧ＿ＤＡＴのような他の情報と、のいずれか一群を含む。すなわち、コントローラ２００は、出力サイズ情報ＳＩＺＥ＿ＤＡＴに基づき、ＩＤ読出コマンドＣＭＤ＿９Ｆｈを認識した際に出力するＩＤ情報ＩＤ＿ＤＡＴのデータサイズ及びコード値を変えることができる。
ホスト機器５００は、ＩＤ情報ＩＤ＿ＤＡＴを受信すると、信号／ＣＳをデアサートする。ホスト機器５００は、ＩＤ情報ＩＤ＿ＤＡＴの全てを受信した後に信号／ＣＳをデアサートしてもよいし、製造元ＩＤ情報ＭＦＲ＿ＩＤ及びデバイスＩＤ情報ＤＥＶ＿ＩＤを受信した後に信号／ＣＳをデアサートしてもよい。
ホスト機器５００は、製造元ＩＤ情報ＭＦＲ＿ＩＤ及びデバイスＩＤ情報ＤＥＶ＿ＩＤを含むＩＤ情報ＩＤ＿ＤＡＴを受信することで、メモリシステム１を認識することができる。さらに、ホスト機器５００は、オーガニゼーション情報ＯＲＧ＿ＤＡＴによりメモリシステム１の制御に用いる情報を取得することができる。
ホスト機器５００は、ＩＤ情報ＩＤ＿ＤＡＴに含まれるオーガニゼーション情報ＯＲＧ＿ＤＡＴを認識しなくてもよい。この場合、ホスト機器５００は、例えば、別途パラメータページコマンドを発行してメモリシステム１の制御に用いる情報をメモリシステム１から取得してもよい。また、ホスト機器５００は、当該ホスト機器５００内のテーブルから、製造元ＩＤ情報ＭＦＲ＿ＩＤ及びデバイスＩＤ情報ＤＥＶ＿ＩＤに対応する、メモリシステム１の制御に用いる情報を取得してもよい。
以上説明された本実施形態に係るメモリシステム１において、コントローラ２００は、ＩＤ読出コマンドＣＭＤ＿９Ｆｈを認識した場合に、出力サイズ情報ＳＩＺＥ＿ＤＡＴに示されたデータサイズ（大きさ）を有するとともに製造元ＩＤ情報ＭＦＲ＿ＩＤ及びデバイスＩＤ情報ＤＥＶ＿ＩＤと、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、及びオーガニゼーション情報ＯＲＧ＿ＤＡＴと、のいずれか一群を含むＩＤ情報ＩＤ＿ＤＡＴをホスト機器５００に出力する。これにより、ＩＤ読出コマンドＣＭＤ＿９Ｆｈに対してコントローラ２００が出力するＩＤ情報ＩＤ＿ＤＡＴのデータサイズを、出力サイズ情報ＳＩＺＥ＿ＤＡＴに応じた所望のデータサイズに設定することができる。従って、例えば同一の回路構成を有するメモリシステム１であっても、仕様や顧客要求に応じて、ＩＤ情報ＩＤ＿ＤＡＴのデータサイズを柔軟に設定することができる。例えば、出力サイズ情報ＳＩＺＥ＿ＤＡＴに応じて、ＩＤ情報ＩＤ＿ＤＡＴは、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、及び仕様や顧客要求に応じたオーガニゼーション情報ＯＲＧ＿ＤＡＴを含むことができる。
なお、本実施形態においては、オーガニゼーション情報ＯＲＧ＿ＤＡＴが第４の情報の一例であるが、他の情報が第４の情報の一例であってもよいし、第４の情報として複数の情報（例えばオーガニゼーション情報ＯＲＧ＿ＤＡＴ及び他の情報ＤＡＴ）がＩＤ情報ＩＤ＿ＤＡＴに含まれてもよい。
コントローラ２００は、起動時に出力サイズ情報ＳＩＺＥ＿ＤＡＴ、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、及びオーガニゼーション情報ＯＲＧ＿ＤＡＴを含むＩＤページＰをＮＡＮＤ型フラッシュメモリ１００から読み出すとともに当該コントローラ２００のレジスタ２８０に記憶させる。ＩＤ読出コマンドＣＭＤ＿９Ｆｈを認識した場合に、コントローラ２００は、当該レジスタ２８０に記憶された出力サイズ情報ＳＩＺＥ＿ＤＡＴが示す大きさを有するＩＤ情報ＩＤ＿ＤＡＴをホスト機器５００に出力する。これにより、コントローラ２００は、ＩＤ読出コマンドＣＭＤ＿９Ｆｈを認識する度にＮＡＮＤ型フラッシュメモリ１００から情報を読み出す必要が無く、例えばＳＰＩにおける一般的なＩＤ読出コマンドＣＭＤ＿９Ｆｈに対する応答タイミングでＩＤ情報ＩＤ＿ＤＡＴをホスト機器５００に出力することができる。
製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、及びオーガニゼーション情報ＯＲＧ＿ＤＡＴは、出力サイズ情報ＳＩＺＥ＿ＤＡＴに続く領域に記憶される。これにより、出力サイズ情報ＳＩＺＥ＿ＤＡＴ、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、及びオーガニゼーション情報ＯＲＧ＿ＤＡＴは、１ページ分のデータ群として一度に読み出されることが可能となる。
出力サイズ情報ＳＩＺＥ＿ＤＡＴ、製造元ＩＤ情報ＭＦＲ＿ＩＤ、デバイスＩＤ情報ＤＥＶ＿ＩＤ、及びオーガニゼーション情報ＯＲＧ＿ＤＡＴは、ＮＡＮＤ型フラッシュメモリ１００の一回だけ書き込み可能なＯＴＰ領域１１１に記憶される。これにより、出力サイズ情報ＳＩＺＥ＿ＤＡＴ、製造元ＩＤ情報ＭＦＲ＿ＩＤ、及びデバイスＩＤ情報ＤＥＶ＿ＩＤが書き換えられることが抑制される。
オーガニゼーション情報ＯＲＧ＿ＤＡＴは、一括して読み出し及び書き込みされるデータの大きさを示すページサイズと、一括して消去されるデータの大きさを示すブロックサイズと、ＥＣＣに用いられる冗長領域の大きさを示すＯＯＢサイズと、を含む。これにより、ホスト機器５００がこれらの情報を取得するための動作を別途行うことが不要になり、メモリシステム１がホスト機器５００で使用可能になるまでの時間を短縮することができる。さらに、ホスト機器５００がこれらの情報を持つ必要が無く、ホスト機器５００におけるデータの量を低減できる。
なお、実施形態は上記説明した形態に限られず、種々の変形が可能である。例えば上記実施形態では、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とが別々の半導体チップである場合を例に説明した。しかし、これらはワンチップで形成されてもよい。この場合のメモリシステム１のブロック図を図１４に示す。
図１４に示すように、ブロック構成は、図７と同様であるが、ホスト機器５００からの信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、及び／ＷＰがロジック回路４７０に入力され、信号ＳＩ及びＳＯは入出力制御回路４６０を介して入出力される。そして、レジスタ４１０，４２０，４３０、制御回路４４０及び４６０、並びにロジック回路４７０がコントローラ２００として機能する。すなわち、制御回路４４０がシーケンサ２５０及びホストインターフェース回路２２０として機能し、信号／ＣＳによりホスト機器５００からの命令を判別する。入出力制御回路４６０及びロジック回路４７０は、ホスト入出力回路２１０として機能する。レジスタ４１０及び４２０はレジスタ２８０として機能し、ＩＤページＰは、例えばステータスレジスタ４１０等に保持される。
また、上記実施形態で説明したフローチャートにおける各処理は、可能な限りその順番を入れ替えることが出来る。
さらに、上記実施形態で説明したタイミングチャートも一例に過ぎず、信号ＳＩを入力する際に必要なクロック数や、信号ＳＯを出力する際に必要なクロック数も、上記実施形態に限定されるものではない。また、コマンドによっては、直後にダミービットが入力される例を示しているが、この場合に限定されるものでは無い。
また、上記実施形態で説明したメモリシステムは、例えばテレビやセットトップボックス等のアプリケーションを起動するために用いることも出来る。図１５はそのようなシステムの例を示す。図１５の例では、メモリシステム１の他に、ＮＯＲ型フラッシュメモリ２が用意され、メモリシステム１及びＮＯＲ型フラッシュメモリ２は、ともに共通にＳＰＩインターフェースによって接続される。本例では、メモリシステム１を制御するためのコマンド（ＩＤ読出コマンド９Ｆｈ等）がＮＯＲ型フラッシュメモリ２に保持されている。そして、ホスト機器５００起動時に、ホスト機器５００内のＲＯＭの保持するシーケンスによって、ホスト機器５００はＮＯＲ型フラッシュメモリ２から上記コマンド情報を読み出す。そして、このコマンド情報を用いて、ホスト機器５００はメモリシステム１から起動シーケンスを読み出し、これを実行してアプリケーションが起動される。
あるいは、ホスト機器５００のＲＯＭ内にメモリシステム１のコマンド情報が保持されていれば、図１６に示すようにＮＯＲ型フラッシュメモリ２が省略されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１１１…ＯＴＰ領域、２００…コントローラ、２８０…レジスタ、５００…ホスト機器、Ｐ…ＩＤページ、ＳＩＺＥ＿ＤＡＴ…出力サイズ情報、ＭＦＲ＿ＩＤ…製造元ＩＤ情報、ＤＥＶ＿ＩＤ…デバイスＩＤ情報、ＯＲＧ＿ＤＡＴ…オーガニゼーション情報、ＩＤ＿ＤＡＴ…ＩＤ情報。

Claims (5)

  1. Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅに準拠したバスによりホスト機器と接続可能であって、当該ホスト機器からのチップセレクト信号の受信直後に受信される信号をコマンドとして認識するコントローラと、
    ＩＤ読出コマンドを認識した前記コントローラが出力する情報の大きさを示す第１の情報と、製造元ＩＤを示す第２の情報と、デバイスＩＤを示す第３の情報と、第４の情報と、を記憶したＮＡＮＤ型フラッシュメモリと、
    を具備し、
    前記コントローラは、当該コントローラが認識したコマンドが前記ＩＤ読出コマンドである場合に、前記第１の情報に示された大きさを有するとともに、前記第２の情報及び前記第３の情報と、前記第２の情報、前記第３の情報、及び前記第４の情報と、のいずれか一群を含む応答情報を前記ホスト機器に出力する、
    メモリシステム。
  2. 前記コントローラは、記憶領域を有するとともに、前記メモリシステムの起動時に前記第１の情報、前記第２の情報、前記第３の情報、及び前記第４の情報を含む情報群を前記ＮＡＮＤ型フラッシュメモリから読み出すとともに前記記憶領域に記憶させ、当該コントローラが認識したコマンドが前記ＩＤ読出コマンドである場合に、前記記憶領域に記憶された前記第１の情報に示された大きさを有する前記応答情報を前記ホスト機器に出力する、請求項１のメモリシステム。
  3. 前記第２の情報、前記第３の情報、及び前記第４の情報は、前記第１の情報に続く領域に記憶される、請求項１又は請求項２のメモリシステム。
  4. 前記第１の情報、前記第２の情報、前記第３の情報、及び前記第４の情報は、前記ＮＡＮＤ型フラッシュメモリの一回だけ書き込み可能な領域に記憶される、請求項１乃至請求項３のいずれか一つのメモリシステム。
  5. 前記第４の情報は、一括して読み出し及び書き込みされるデータの大きさを示す情報と、一括して消去されるデータの大きさを示す情報と、ＥＣＣに用いられる冗長領域の大きさを示す情報と、を含む、請求項１乃至請求項４のいずれか一つのメモリシステム。
JP2019051428A 2019-03-19 2019-03-19 メモリシステム Pending JP2020154584A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019051428A JP2020154584A (ja) 2019-03-19 2019-03-19 メモリシステム
TW108125427A TWI780348B (zh) 2019-03-19 2019-07-18 記憶體系統
US16/556,052 US10884668B2 (en) 2019-03-19 2019-08-29 Memory system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019051428A JP2020154584A (ja) 2019-03-19 2019-03-19 メモリシステム

Publications (1)

Publication Number Publication Date
JP2020154584A true JP2020154584A (ja) 2020-09-24

Family

ID=72515806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019051428A Pending JP2020154584A (ja) 2019-03-19 2019-03-19 メモリシステム

Country Status (3)

Country Link
US (1) US10884668B2 (ja)
JP (1) JP2020154584A (ja)
TW (1) TWI780348B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022001987T5 (de) 2021-06-25 2024-01-18 Rohm Co., Ltd. Speichervorrichtung

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7145117B2 (ja) * 2019-04-05 2022-09-30 ルネサスエレクトロニクス株式会社 通信装置
US20220121612A1 (en) * 2020-10-20 2022-04-21 Micron Technology, Inc. Static identifiers for a synchronous interface

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7032039B2 (en) * 2002-10-30 2006-04-18 Atmel Corporation Method for identification of SPI compatible serial memory devices
KR20070005730A (ko) 2004-04-28 2007-01-10 마츠시타 덴끼 산교 가부시키가이샤 불휘발성 기억장치 및 데이터 기록방법
TWI263229B (en) * 2005-03-17 2006-10-01 Sunplus Technology Co Ltd Memory device with interface for serial transmission and error correction method for serial transmission interface
US8103936B2 (en) * 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for data read of a synchronous serial interface NAND
US8102710B2 (en) * 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for setting access and modification for synchronous serial interface NAND
JP5728292B2 (ja) * 2011-02-04 2015-06-03 株式会社東芝 メモリデバイス及びホストシステム
JP5659068B2 (ja) * 2011-04-04 2015-01-28 オリンパス株式会社 無線通信装置、無線通信方法および無線通信プログラム
JP5337273B2 (ja) * 2012-04-18 2013-11-06 力晶科技股▲ふん▼有限公司 半導体記憶装置とそのｉｄコード及び上位アドレスの書き込み方法、並びにテスタ装置、テスタ装置のためのテスト方法
JP5467134B1 (ja) 2012-09-27 2014-04-09 華邦電子股▲ふん▼有限公司 フラッシュメモリ装置およびメモリ装置の操作方法
JP2014106604A (ja) 2012-11-26 2014-06-09 Renesas Electronics Corp 半導体装置およびメモリアクセス方法
KR20140146275A (ko) * 2013-06-14 2014-12-26 삼성전자주식회사 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
US9245590B2 (en) * 2014-02-28 2016-01-26 Winbond Electronics Corporation Stacked die flash memory device with serial peripheral interface
JP6527054B2 (ja) * 2015-08-28 2019-06-05 東芝メモリ株式会社 メモリシステム
JP2018073438A (ja) 2016-10-24 2018-05-10 東芝メモリ株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022001987T5 (de) 2021-06-25 2024-01-18 Rohm Co., Ltd. Speichervorrichtung

Also Published As

Publication number Publication date
US10884668B2 (en) 2021-01-05
TWI780348B (zh) 2022-10-11
US20200301610A1 (en) 2020-09-24
TW202038239A (zh) 2020-10-16

Similar Documents

Publication Publication Date Title
US10621034B2 (en) Memory device that changes a writable region of a data buffer based on an operational state of an ECC circuit
US10445174B2 (en) Memory device that communicates error correction results to a host
US10289482B2 (en) Memory device that updates parameters transmitted to a host based on operational settings
US10353852B2 (en) Memory system that stores data redundantly
US10732863B2 (en) Memory system storing block protection information
US9959937B2 (en) Memory system including test circuit
US9728275B2 (en) Memory system that handles access to bad blocks
TWI780348B (zh) 記憶體系統
US9747994B2 (en) Memory system
US10235070B2 (en) Memory system having a semiconductor memory device with protected blocks
US9620230B2 (en) Memory device that performs an advance reading operation