TWI780348B - 記憶體系統 - Google Patents

記憶體系統 Download PDF

Info

Publication number
TWI780348B
TWI780348B TW108125427A TW108125427A TWI780348B TW I780348 B TWI780348 B TW I780348B TW 108125427 A TW108125427 A TW 108125427A TW 108125427 A TW108125427 A TW 108125427A TW I780348 B TWI780348 B TW I780348B
Authority
TW
Taiwan
Prior art keywords
information
aforementioned
data
size
memory
Prior art date
Application number
TW108125427A
Other languages
English (en)
Other versions
TW202038239A (zh
Inventor
白倉寛八
庄司杏子
武田慎也
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202038239A publication Critical patent/TW202038239A/zh
Application granted granted Critical
Publication of TWI780348B publication Critical patent/TWI780348B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Soundproofing, Sound Blocking, And Sound Damping (AREA)
  • Vehicle Body Suspensions (AREA)
  • Iron Core Of Rotating Electric Machines (AREA)

Abstract

實施形態提供一種記憶體系統，能夠柔軟地設定對ID讀出指令的應答資訊大小。 一個實施形態的記憶體系統具備：控制器、NAND型快閃記憶體。前述控制器：能藉由以SPI為準據的匯流排與主機器連接。前述NAND型快閃記憶體，記憶辨識到ID讀出指令的前述控制器輸出的表示資訊大小的第1資訊、表示製造源ID的第2資訊、表示裝置ID的第3資訊、及第4資訊。前述控制器，在辨識到前述ID讀出指令時，將具有表示於前述第1資訊的大小，並包含前述第2資訊及前述第3資訊、和前述第2資訊、前述第3資訊、及前述第4資訊的任一群的應答資訊輸出至前述主機器。

Description

記憶體系統
本發明的實施形態係有關於記憶體系統。
作為NAND型快閃記憶體，已知有以串列週邊介面(Serial Peripheral Interface(SPI))為準據者。這種NAND型快閃記憶體的控制器，例如，從主機器接收ID讀出(Read ID)指令後，輸出製造源ID代碼及裝置ID代碼。 接收到ID讀出指令的控制器輸出的資料大小設定成固定的。不過，若能將控制器輸出的資料大小柔軟地設定，對於ID讀出指令，除了製造源ID代碼及裝置ID代碼以外，也能輸出其他代碼。
實施形態提供一種記憶體系統，能夠柔軟地設定對ID讀出指令的應答資訊大小。 一個實施形態的記憶體系統具備：控制器、NAND型快閃記憶體。前述控制器能藉由以串列週邊介面為準據的匯流排與主機器連接，並將來自該主機器的晶片選擇信號的接收後馬上接收到的信號作為指令辨識。前述NAND型快閃記憶體，記憶辨識到ID讀出指令的前述控制器輸出的表示資訊大小的第1資訊、表示製造源ID的第2資訊、表示裝置ID的第3資訊、及第4資訊。前述控制器，在該控制器辨識到的指令為前述ID讀出指令時，將具有表示於前述第1資訊的大小，並包含前述第2資訊及前述第3資訊、和前述第2資訊、前述第3資訊、及前述第4資訊的任一群的響應資訊輸出至前述主機器。
[實施形態] 以下，參照圖1至圖16說明關於一個實施形態。此外，在本說明書中，關於實施形態的構成要素及該要素的說明，有以複數表現記載的情形。構成要素及其說明為一例，不限於本說明書的表現。構成要素能以與本說明書中者不同的名稱特定。又，構成要素能以與本說明書的表現不同的表現說明。 圖1為概略表示本實施形態的記憶體系統1的例示平面圖。圖2為概略表示本實施形態的記憶體系統1沿圖1的F2-F2線的例示剖面圖。 如圖1及圖2所示，記憶體系統1具有半導體晶片記憶體晶片100及控制器晶片200。記憶體晶片100為NAND型快閃記憶體的一例。控制器晶片200為控制器的一例。 記憶體晶片100為NAND型快閃記憶體那種半導體記憶體。控制器晶片200包含控制記憶體晶片100的控制器。記憶體晶片100及控制器晶片200實裝於引腳框300，並藉由樹脂350密封而封裝。 具體來說，如圖2所示，記憶體晶片100搭載於引腳框300的晶片墊片310上。控制器晶片200載置於記憶體晶片100上。控制器晶片200例如藉由接合線340連接於引腳框300的內引腳320。再來，控制器晶片200藉由接合線也與記憶體晶片100連接。記憶體晶片100、控制器晶片200、晶片墊片310、內引腳320、及接合線340藉由樹脂350密封。 內引腳320連接至露出樹脂350的外部的外引腳330。接著外引腳330作為記憶體系統1的外部連接端子(外部連接插銷)作用。 在圖1的例，準備從第1插銷到第16插銷的16個外部連接端子。記憶體系統1通過第1至第16插銷，對記憶體晶片進行存取而與控制記憶體系統1的主機器通信。 圖3為表示本實施形態的各插銷的機能的一例的表。如圖3所示，第1插銷用於控制信號/HOLD的輸入用、或串列資料SO3的輸出用。控制信號/HOLD在將主機器與記憶體系統1之間的通信暫時停止時被激發(“L”位準)。第2插銷接收電源電壓Vcc。第3插銷至第6插銷、及第11插銷至第14插銷為未使用插銷，例如將來需要任何信號或資料的收發時可以使用。第7插銷接收晶片選擇信號/CS。晶片選擇信號/CS為用來使記憶體晶片100及控制器晶片200活性化的信號(對記憶體系統1進行存取時被活性化的信號)，例如在主機器對記憶體系統1輸入指令的時點被激發(“L”位準)。第8插銷用於串列資料(SO或SO1)的輸出用。第9插銷用於控制信號/WP的輸入用、或串列資料(SO2)的輸出用。控制信號/WP為寫入保護設定信號，在抑制向記憶體晶片的寫入的禁止設定時被激發(“L”位準)。第10插銷接收基準電位Vss。第15插銷用於串列資料(SI)的輸入用、或串列資料(SO0)的輸出用。第16插銷接收串列時脈信號SCK。 上述插銷構成以串列週邊介面(SPI)為準據。接著，藉由將第1插銷、第8插銷、第9插銷、及第15插銷作為串列資料輸出用而任意選擇，能夠以一倍速、二倍速、或四倍速將資料向主機器輸出。 圖4為概略表示本實施形態的其他例的記憶體系統1的例示平面圖。在圖4的例中，設置從第1插銷到第8插銷的8個外部連接端子。圖5為表示本實施形態的圖4的例中的各插銷的機能的一例的表。 如圖5所示，第1插銷接收晶片選擇信號/CS、第2插銷輸出串列資料SO、SO1、第3插銷接收寫入保護信號/WP或輸出串列資料SO2、第4插銷接收基準電位Vss、第5插銷接收串列資料SI或輸出串列資料SO0、第6插銷接收串列時脈SCK、第7插銷接收控制信號/HOLD或輸出串列資料SO3、第8插銷接收電源電壓Vcc。在圖5之例中，插銷構成也以SPI為準據。 圖6為概略表示本實施形態的記憶體系統1的內部構成的例示機能區塊圖。以下，將記憶體晶片100稱為NAND型快閃記憶體100、將控制器晶片200單稱為控制器200。 如圖6所示，記憶體系統1具備NAND型快閃記憶體100及控制器200。NAND型快閃記憶體100具備複數記憶體單元，將資料以非揮發地記憶。控制器200藉由NAND匯流排連接至NAND型快閃記憶體100，藉由以SPI為準據的SPI匯流排連接至主機器500。控制器200控制對NAND型快閃記憶體100的存取。 SPI匯流排與在圖3及圖5說明的一樣。另一方面，NAND匯流排進行依NAND介面的信號收發。該信號的具體例為晶片啟用信號/CE、位址鎖存啟用信號ALE、指令鎖存啟用信號CLE、寫入啟用信號/WE、引腳啟用信號/RE、準備・忙碌信號/RB、輸入輸出信號I/O、及寫入保護信號/WP。 信號/CE為以low位準被激發，使NAND型快閃記憶體100活性化所需的信號，在對NAND型快閃記憶體100進行存取時被激發。信號CLE及ALE為將向NAND型快閃記憶體100的輸入信號I/O分別為指令及位址的事實通知NAND型快閃記憶體100的信號。信號/WE為以low位準被激發，使輸入信號I/O號吸收至NAND型快閃記憶體100所需的信號。信號/RE也是以low位準被激發，從NAND型快閃記憶體100讀出輸出信號I/O所需的信號。準備・忙碌信號/RB為表示NAND型快閃記憶體100為準備狀態(能接收來自控制器200的命令的狀態)、或是忙碌狀態(無法接收來自控制器200的命令的狀態)的信號，low位準表示忙碌狀態。輸入輸出信號I/O為例如8位元(n=8)的信號。接著輸入輸出信號I/O為在NAND型快閃記憶體100與控制器200之間進行收發的資料的實體，為指令、位址、寫入資料、及讀出資料等。信號/WP為用來禁止向NAND型快閃記憶體100的寫入的信號。 接著，說明關於控制器200的構成的詳細。如圖6所示，控制器200具備：主機輸入輸出電路210、主機介面電路220、NAND介面電路230、NAND輸入輸出電路240、序列器(狀態機器)250、資料緩衝器260、270、寄存器280、及周邊電路600。寄存器280為記憶區域的一例。此外，記憶區域不限於寄存器280，例如，是RAM那種其他記憶裝置或其他記憶區域為記憶區域的一例也可以。 主機輸入輸出電路210作為在與主機器500之間收發的信號的緩衝器作用。信號SCK、SI、/CS、/HOLD、及/WP在首先主機輸入輸出電路210被接收，之後，輸出至主機介面電路220。 主機介面電路220與信號SCK同步將信號SI吸收至內部。又主機介面電路220將同步於信號SCK輸出的信號SO通過主機輸入輸出電路210向主機器500發送。 主機介面電路220主掌與通過主機輸入輸出電路210的主機器500之間的信號的收發控制。又主機介面電路220作為串列/平行變換器及平行/串列變換器作用。例如，將來自主機器500的輸入信號SI從串列信號變換成平行信號、將來自NAND型快閃記憶體100讀出的資料從平行信號變換成串列信號。再來主機介面電路220在輸入信號SI為指令時作為指令解碼器作用，將接收到的指令解碼。接著將解碼結果例如輸出至序列器250。 資料緩衝器260、270將從主機器500接收到的寫入資料，通過主機介面電路220暫時保持。再來，將從NAND型快閃記憶體100讀出的資料，通過NAND介面電路230暫時保持。 寄存器280，例如，包含狀態寄存器及位址寄存器那種各種的寄存器。狀態寄存器保持特徵表的那種記憶體系統1的各種狀態資訊。位址寄存器將從主機器500接收到的位址通過主機介面電路220保持。 NAND介面電路230主掌與通過NAND輸入輸出電路240的NAND型快閃記憶體100之間的信號的收發控制。接著NAND介面電路230依照序列器250的命令，發行以NAND介面為準據的各種指令，與位址寄存器內的位址一同通過NAND輸入輸出電路240向NAND型快閃記憶體100輸出。 資料的寫入時，NAND介面電路230將資料緩衝器260及/或270內的資料，通過NAND輸入輸出電路240向NAND型快閃記憶體100輸出。再來資料的讀出時，NAND介面電路230將從NAND型快閃記憶體100讀出的資料，向資料緩衝器260及/或270轉送。 NAND輸入輸出電路240作為在與NAND型快閃記憶體100之間收發的信號的緩衝器作用。又，依照NAND介面電路230的命令，將信號/CE、CLE、ALE、/WE、/RE、/WP激發或解激發。再來，資料的讀出時，將信號IO(讀出資料)暫時保持，向NAND介面電路230轉送，在寫入時將信號IO(寫入資料)暫時保持，向NAND型快閃記憶體100發送。又，從NAND型快閃記憶體100接收準備・忙碌信號/RB，將其向NAND介面電路230轉送。 序列器250控制控制器200全體的動作。例如，從主機器500有資料的讀出要求時，命令執行對NAND介面電路230執行讀出動作所需的順序。又從主機器500有資料的寫入要求時，命令執行對NAND介面電路230執行讀出動作所需的順序。再來，依照從NAND型快閃記憶體100接收到的狀態資訊，更新狀態寄存器內的特徵表。 周邊電路600從外部接收電源電壓Vcc，向各電路區塊轉送，並進行控制器200的動作所需要的其他控制。 接著，利用圖7說明有關NAND型快閃記憶體100的構成。圖7為概略表示本實施形態的NAND型快閃記憶體100的內部構成的例示機能區塊圖。 如圖7所示，NAND型快閃記憶體100具備：記憶體單元陣列110、行解碼器120、感測放大器130、資料寄存器140、列解碼器150、ECC電路400、狀態寄存器410、位址寄存器420、指令寄存器430、控制電路440、電壓發生電路450、輸入輸出控制電路460、邏輯電路470、及資料寄存器480。 記憶體單元陣列110具備與行及列建立對應的複數非揮發性的記憶體單元。接著，位於相同行的記憶體單元連接至相同的字元線、位於相同列的記憶體單元連接至相同的位元線。資料的讀出及寫入，對連接至相同字元線的複數記憶體單元總括進行。將該單位稱為頁面。1頁面分的資料包含實質的資料及管理資料。實質的資料以稱為區段的單位管理。例如，1頁面具有4個區段，各區段具有512位元組的資料大小。管理資料包含例如用來錯誤訂正的ECC資料(同位)。錯誤訂正在每區段進行。因此管理資料包含在每區段準備的ECC資料。又，資料的消去以複數頁面單位總括進行。將該單位稱為區塊。 行解碼器120將指定記憶體單元陣列110的行方向的行位址解碼。接著，因應解碼結果選擇字元線，施加資料的寫入、讀出、及消去所需要的電壓。 感測放大器130在資料的讀出時，感測從記憶體單元陣列110讀出的資料，轉送至資料寄存器140。資料的寫入時，將資料寄存器140內的資料向記憶體單元陣列110轉送。 資料寄存器140將1頁面分的寫入資料或讀出資料暫時保持。 列解碼器150將指定記憶體單元陣列110的列方向的列位址解碼。接著因應解碼結果，在寫入時將資料向資料寄存器140轉送，在讀出時從資料寄存器140將資料讀出。 ECC電路400進行錯誤檢出及錯誤訂正處理。更具體來說，在資料的寫入時，基於從控制器200接收到的資料，在每區段生成同位，將該同位及實質的資料向資料寄存器140轉送。在資料的讀出時，基於包含於從資料寄存器140轉送的資料中的同位，在每區段生成校正子，檢出錯誤的有無。接著檢出錯誤時，特定該位元位置，訂正錯誤。就每1區段能訂正的錯誤位元數，例如，每1區段為8位元。又ECC電路400能將各區段中檢出的錯誤位元數，作為狀態資訊輸出至狀態寄存器410。 邏輯電路470從控制器200接收信號/CE、CLE、ALE、/WE、/RE、及/WP。 輸入輸出控制電路460接收信號IO[n：0]。接著輸入輸出控制電路460在信號IO為位址時(ALE=“H”時)，使其保持於位址寄存器420。接著信號IO為指令時(CLE=“H”時)，使其保持於指令寄存器430。再來在信號IO為資料時(ALE=CLE=“L”時)，使其保持於資料寄存器480。 狀態寄存器410保持NAND型快閃記憶體100的各種狀態資訊。在狀態資訊中，包含從前述的ECC電路400賦予的錯誤位元數、又表示從控制電路440賦予的寫入動作及消去動作成功(通過)或失敗(失效)的資訊等。 控制電路440，基於保持於指令寄存器430的指令、及輸入至邏輯電路470的各種信號，控制NAND型快閃記憶體100全體。又控制電路440產生準備・忙碌信號/RB，向控制器200輸出。 電壓發生電路450基於控制電路440的命令，生成資料的寫入、讀出、及消去動作所需的電壓，將其供應至記憶體單元陣列110、行解碼器120、及感測放大器130。 記憶體單元陣列110為一次性可編程(One Time Programmable(OTP))區域111。OTP區域111為僅能一次寫入的非揮發性區域。OTP區域111藉由熔絲型的各種方式而僅能一次寫入即可。此外，OTP區域111與記憶體單元陣列110分別設置也可以。 圖8為表示本實施形態的ID頁面P的構成的一例的示意圖。在OTP區域111中至少設置一個頁面。包含於OTP區域111的頁面之中的一個為圖8例示的ID頁面P。 如圖8所示，在OTP區域111的ID頁面P記憶包含輸出大小資訊SIZE_DAT、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、組織資訊ORG_DAT、及其他的複數資訊DAT的256位元組的資料。記憶於ID頁面P的輸出大小資訊SIZE_DAT、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、組織資訊ORG_DAT、及其他資訊DAT為資訊群的一例。輸出大小資訊SIZE_DAT為第1資訊的一例。製造源ID資訊MFR_ID為第2資訊的一例。裝置ID資訊DEV_ID為第3資訊的一例。組織資訊ORG_DAT為第4資訊的一例。
在本實施形態中，輸出大小資訊SIZE_DAT、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、組織資訊ORG_DAT、及其他資訊DAT分別為具有1位元組的資料大小的代碼值。此外，該等的資訊資料大小不限於此例。
輸出大小資訊SIZE_DAT表示辨識ID讀出指令的控制器200輸出的資訊的大小(資料大小)。1位元組(8位元)的輸出大小資訊SIZE_DAT能夠表示同256的資料大小。此外，輸出大小資訊SIZE_DAT表示的資料大小的範圍因輸出大小資訊SIZE_DAT的資料大小而有所不同。輸出大小資訊SIZE_DAT的資料大小以1位元單位設定即可。資訊的大小也能以資訊數(資訊量)表現。例如若為8位元，資訊數(資訊量)能以8個表現。
製造源ID資訊MFR_ID表示在記憶體系統1的製造源固有的製造源ID。裝置ID資訊DEV_ID表示在記憶體系統1的構成固有的裝置ID。
圖9為表示本實施形態的組織資訊ORG_DAT的一例的表。組織資訊ORG_DAT表示頁面大小、區塊大小、帶外(Out Of Band(OOB))大小、及匯流排寬度。頁面大小為表示總括讀出及寫入的資料的大小的資訊。區塊大小表示總括消去的資料的大小的資訊。OOB大小為表示用於ECC冗餘區 域的大小的資訊。
圖8的其他資訊DAT也可以表示各種資訊、也可以不表示任何資訊。又，ID頁面P也可以不具有其他資訊DAT、具有比256位元組還大的資料也可以。
製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、組織資訊ORG_DAT、及其他資訊DAT，在ID頁面P中於接續輸出大小資訊SIZE_DAT的(鄰接)區域依序記憶。在本實施形態中、製造源ID資訊MFR_ID記憶於接續輸出大小資訊SIZE_DAT的第1位元組的區域、裝置ID資訊DEV_ID記憶於第2位元組的區域、組織資訊ORG_DAT記憶於第3位元組的區域、複數的其他資訊DAT依序記憶於第4位元組至第256位元組的區域。
輸出大小資訊SIZE_DAT、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、組織資訊ORG_DAT、及其他複數資訊DAT，例如，在記憶體系統1的出貨前被寫入OTP區域111的ID頁面P。該等資料一度被寫入OTP區域111後，OTP區域111作為不能寫入的讀出專用區域。
此外，製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、組織資訊ORG_DAT、及其他資訊DAT不限於上述之例，記憶於從輸出大小資訊SIZE_DAT離間的區域也可以、記憶於與輸出大小資訊SIZE_DAT不同的頁面也可以。
接著，說明關於本實施形態的記憶體系統1中的ID頁面讀出動作。圖10為表示本實施形態的ID頁面讀出動作時的主機器500、控制器200、及NAND型快閃記憶體100的動作的一例的流程圖。圖11為表示本實施形態的ID頁面讀出動作時的NAND匯流排上的各種信號的例示時序圖。 如圖11所示，在記憶體系統1的啟動時，控制器200的NAND介面電路230例如依序列器250的控制，發行位址輸入指令“00h”，將其通過NAND輸入輸出電路240向NAND型快閃記憶體100發送。控制器200接著例如以5循環將位址ADD向NAND型快閃記憶體100發送，之後發行讀出指令“30h”，將其向NAND型快閃記憶體100發送。此外，該位址ADD為指定OTP區域111的ID頁面P的位址，例如，包含表示保持於寄存器280的區塊、頁面、及列的位址。 應答指令“30h”，在NAND型快閃記憶體100內中，開始從記憶體單元陣列110(OTP區域111)的ID頁面P的資料的讀出動作，NAND型快閃記憶體100成為忙碌狀態(/RB=“L”)(S11)。 ID頁面P的資料的從記憶體單元陣列110的讀出結束後，NAND型快閃記憶體100成為準備狀態。控制器200應答其使信號/RE觸發後，同步於信號/RE，例如以5循環將資料DATA從NAND型快閃記憶體100向控制器200轉送。此外，資料DATA包含ID頁面P的資料。 例如依序列器250的控制，主機介面電路220從資料緩衝器260或270讀出ID頁面P的資料，保持於寄存器280 (S12)。 藉由以上的ID頁面讀出動作，控制器200在啟動時將ID頁面P從NAND型快閃記憶體100讀出並記憶於寄存器280。此外，控制器200藉由與上述說明不同的動作將ID頁面P從NAND型快閃記憶體100讀出並且記憶於寄存器280也可以。 接著，說明關於本實施形態的記憶體系統1中的ID讀出動作。圖12為表示本實施形態的ID讀出動作中的主機器500、控制器200、及NAND型快閃記憶體100的動作的一例的流程圖。圖13為表示本實施形態的ID讀出動作時的SPI匯流排上的各種信號的例示時序圖。 如圖13所示，主機器500將信號/CS激發，並將ID讀出指令CMD_9Fh作為信號SI發行，再發行時脈SCK。 控制器200的主機介面電路220將激發信號/CS並接收最先的時脈SCK時的信號SI作為指令辨識。該指令例如為在8時脈循環輸入的8位元信號。如此，控制器200將從主機器500的信號/CS的接收之後馬上接收到的信號作為指令辨識。因接收ID讀出指令CMD_9Fh，序列器250開始ID讀出順序。接著主機器500，例如在8時脈循環將虛擬位元DMY_BIT向控制器200發送。 控制器200辨識到ID讀出指令CMD_9Fh後，例如依序列器250的控制，主機介面電路220從寄存器280讀出ID資訊ID_DAT(S21)。ID資訊ID_DAT為應答資訊的一例。接著，主機器500在8時脈循環輸出虛擬位元DMY_BIT後，主機介面電路220將讀出的ID資訊ID_DAT向主機器500發送。 ID資訊ID_DAT為具有表示於記憶在寄存器280的輸出大小資訊SIZE_DAT的資料大小的資料群，包含記憶於寄存器280的ID頁面P的資料群之中記憶於接續輸出大小資訊SIZE_DAT的區域的資料。換句話說，控制器200在表示於輸出大小資訊SIZE_DAT的資料大小的範圍內，輸出記憶於接續輸出大小資訊SIZE_DAT的區域的資料群。 在本實施形態中，作為一例，輸出大小資訊SIZE_DAT設定成ID資訊ID_DAT的資料大小成為表示3位元組。因此，ID資訊ID_DAT成為包含製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及組織資訊ORG_DAT的3位元組的資料群。亦即，主機介面電路220將製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及組織資訊ORG_DAT依序向主機器500發送。 表示輸出大小資訊SIZE_DAT的資料大小的最小值為2位元組。又，輸出大小資訊SIZE_DAT表示的資料大小的最大值，藉由輸出大小資訊SIZE_DAT的資料大小或作為1頁面定義的資料大小設定。因此，ID資訊ID_DAT包含：製造源ID資訊MFR_ID及裝置ID資訊DEV_ID、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及組織資訊ORG_DAT的那種其他資訊的任一群。亦即，控制器200基於輸出大小資訊SIZE_DAT，在辨識ID讀出指令CMD_9Fh時能夠改變輸出ID資訊ID_DAT的資料大小及代碼值。 主機器500接收ID資訊ID_DAT後，將信號/CS解激發。主機器500在接收ID資訊ID_DAT的全部之後將信號/CS解激發也可以、在接收製造源ID資訊MFR_ID及裝置ID資訊DEV_ID之後將信號/CS解激發也可以。 主機器500藉由接收包含製造源ID資訊MFR_ID及裝置ID資訊DEV_ID的ID資訊ID_DAT，能夠辨識記憶體系統1。再來，主機器500能夠藉由組織資訊ORG_DAT取得用於記憶體系統1的控制的資訊。 主機器500不辨識包含於ID資訊ID_DAT中的組織資訊ORG_DAT也可以。此時，主機器500，例如，發行特別參數頁面指令而將用於記憶體系統1的控制的資訊從記憶體系統1取得也可以。又，主機器500從該主機器500內的表，取得對應製造源ID資訊MFR_ID及裝置ID資訊DEV_ID的用於記憶體系統1的控制的資訊也可以。 在以上說明的本實施形態的記憶體系統1中，控制器200辨識出ID讀出指令CMD_9Fh時，將具有表示於輸出大小資訊SIZE_DAT的資料大小(大小)並包含製造源ID資訊MFR_ID及裝置ID資訊DEV_ID、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及組織資訊ORG_DAT的任一群的ID資訊ID_DAT輸出至主機器500。藉此，能夠對ID讀出指令CMD_9Fh將控制器200輸出的ID資訊ID_DAT的資料大小，設定成因應輸出大小資訊SIZE_DAT的所期望的資料大小。因此，即便是例如具有相同電路構成的記憶體系統1，也能夠因應規格及顧客要求，柔軟地設定ID資訊ID_DAT的資料大小。例如，因應輸出大小資訊SIZE_DAT，ID資訊ID_DAT能夠包含製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及因應規格及顧客要求的組織資訊ORG_DAT。 此外，在本實施形態中，組織資訊ORG_DAT為第4資訊的一例，但其他資訊是第4資訊的一例也可以、作為第4資訊而複數資訊(例如組織資訊ORG_DAT及其他資訊DAT)包含於ID資訊ID_DAT也可以。 控制器200在啟動時從NAND型快閃記憶體100讀出包含輸出大小資訊SIZE_DAT、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及組織資訊ORG_DAT的ID頁面P，並記憶於該控制器200的寄存器280。辨識到ID讀出指令CMD_9Fh時，控制器200將具有記憶於該寄存器280的輸出大小資訊SIZE_DAT表示的大小的ID資訊ID_DAT輸出至主機器500。藉此，控制器200在辨識出ID讀出指令CMD_9Fh時不需要從NAND型快閃記憶體100將資訊讀出，例如能夠在對SPI中一般的ID讀出指令CMD_9Fh的應答時點將ID資訊ID_DAT輸出至主機器500。 製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及組織資訊ORG_DAT記憶於接續輸出大小資訊SIZE_DAT的區域。藉此，輸出大小資訊SIZE_DAT、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及組織資訊ORG_DAT能作為1頁面分的資料群一次讀出。 輸出大小資訊SIZE_DAT、製造源ID資訊MFR_ID、裝置ID資訊DEV_ID、及組織資訊ORG_DAT記憶於NAND型快閃記憶體100的能一次寫入的OTP區域111。藉此，能夠抑制輸出大小資訊SIZE_DAT、製造源ID資訊MFR_ID、及裝置ID資訊DEV_ID被改寫。 組織資訊ORG_DAT包含：表示總括讀出及寫入的資料的大小的面大小、表示總括消去的資料的大小的區塊大小、表示ECC冗餘區域的大小的OOB大小。藉此，主機器500不需要另外進行用來取得該等資訊的動作，能夠縮短到記憶體系統1在主機器500可使用的時間。再來，主機器500不具有該等資訊，能夠降低主機器500中的資料量。 此外，實施形態不限於上述說明的形態，能進行各種變形。例如在上述實施形態中，以NAND型快閃記憶體100與控制器200為各別的半導體晶片的情形為例說明。不過，該等以單一晶片形成也可以。此時的記憶體系統1的區塊圖表示於圖14。 如圖14所示，區塊構成雖與圖7相同，但來自主機器500的信號SCK、/CS、/HOLD、及/WP被輸入邏輯電路470，信號SI及SO通過輸入輸出控制電路460被輸入輸出。接著，寄存器410、420、430、控制電路440及460、還有邏輯電路470作為控制器200作用。亦即，控制電路440作為序列器250及主機介面電路220作用，藉由信號/CS判別來自主機器500的命令。輸入輸出控制電路460及邏輯電路470作為主機輸入輸出電路210作用。寄存器410及420作為寄存器280作用，ID頁面P例如保持於狀態寄存器410等。 又，上述實施形態說明的流程圖中的各處理若可能的話可以將該順序替換。 再來，上述實施形態說明的時序圖表不過是一例，輸入信號SI時必要的時脈數、輸出信號SO時必要的時脈數也不於上述實施形態。又，雖示出根據指令在之後馬上輸入虛擬位元之例，但不限於此情形。 又，上述實施形態說明的記憶體系統，可以用於啟動例如電視及機上盒等的應用程式。圖15表示這種系統之例。在圖15之例中，除了記憶體系統1以外，準備NOR型快閃記憶體2，記憶體系統1及NOR型快閃記憶體2共通藉由SPI介面連接。在本例中，用來控制記憶體系統1的指令(ID讀出指令9Fh等)保持於NOR型快閃記憶體2。接著，在主機器500啟動時，根據主機器500內的ROM保持的順序，主機器500從NOR型快閃記憶體2將上述指令資訊讀出。接著，使用該指令資訊，主機器500從記憶體系統1讀出啟動順序，執行其等啟動應用程式。 或者，在主機器500的ROM內若保持記憶體系統1的指令資訊，如圖16所示省略NOR型快閃記憶體2也可以。 雖已說明了本發明的幾個實施形態，但該等實施形態僅作為例示，並沒有要限定本發明的範圍。該等新穎的實施形態，也可以利用於其他各種形態來實施，在不脫離發明要旨的範圍內，可以進行各種省略、置換、變更。該等實施形態及其變形，在包含於發明的範圍及要旨中的同時，也包含申請專利範圍中所記載之發明的均等範圍。
1:記憶體系統 100:NAND型快閃記憶體 110:記憶體單元陣列 111:OTP區域 200:控制器 280:寄存器 500:主機器 P:ID頁面 SIZE_DAT:輸出大小資訊 MFR_ID:製造源ID資訊 DEV_ID:裝置ID資訊 ORG_DAT:組織資訊 ID_DAT:ID資訊
圖1為概略表示一個實施形態的記憶體系統的例示平面圖。 圖2為概略表示實施形態的記憶體系統沿圖1的F2-F2線的例示剖面圖。 圖3為表示實施形態的各插銷的機能的一例的表。 圖4為概略表示實施形態的其他例的記憶體系統的例示平面圖。 圖5為表示實施形態的圖4的例中的各插銷的機能的一例的表。 圖6為概略表示實施形態的記憶體系統的內部構成的例示機能區塊圖。 圖7為概略表示實施形態的NAND型快閃記憶體的內部構成的例示機能區塊圖。 圖8為表示實施形態的ID頁面的構成的一例的示意圖。 圖9為表示實施形態的組織資訊的一例的表。 圖10為表示實施形態的ID頁面讀出動作時的主機器、控制器、及NAND型快閃記憶體的動作的一例的流程圖。 圖11為表示實施形態的ID頁面讀出動作時的NAND匯流排上的各種信號的例示時序圖。 圖12為表示實施形態的ID讀出動作中的主機器、控制器、及NAND型快閃記憶體的動作的一例的流程圖。 圖13為表示實施形態的ID讀出動作時的SPI匯流排上的各種信號的例示時序圖。 圖14表概略表示實施形態的NAND型快閃記憶體與控制器在單一晶片形成時的記憶體系統的內部構成的例示機能區塊圖。 圖15為概略表示實施形態的用來啟動應用程式的記憶體系統的例示示意圖。 圖16為概略表示省略實施形態的NOR型快閃記憶體的用來啟動應用程式的記憶體系統的例示示意圖。

Claims (5)

  1. 一種記憶體系統，具備：能藉由以串列週邊介面(Serial Peripheral Interface)為準據的匯流排與主機器連接，並在經由前述匯流排接收到晶片選擇信號後馬上經由前述匯流排接收指令信號的控制器；記憶表示資料大小的第1資訊、表示製造源ID的第2資訊、表示裝置ID的第3資訊、及第4資訊的NAND型快閃記憶體；其中，前述控制器，在辨識到前述指令信號為ID讀出指令時，將從前述NAND型快閃記憶體讀出的應答資訊輸出至前述主機器；其中，前述應答資訊由前述第1資訊、前述第2資訊、前述第3資訊、及前述第4資訊產生，且具有由前述第1資訊表示的資料大小；其中，具有由前述第1資訊表示資料大小的前述應答資訊，不包含前述第1資訊，而包含下述(i)及(ii)的任一者：(i)前述第2資訊及前述第3資訊、(ii)前述第2資訊、前述第3資訊及前述第4資訊。
  2. 如請求項1的記憶體系統，其中，前述控制器，具有記憶區域，且在前述記憶體系統的啟動時將包含前述第1資訊、前述第2資訊、前述第3資訊、及前述第4資訊的資 訊群從前述NAND型快閃記憶體讀出並記憶於前述記憶區域，在該控制器辨識到的指令為前述ID讀出指令時，將記憶於前述記憶區域的具有表示於前述第1資訊的大小的前述應答資訊輸出至前述主機器。
  3. 如請求項1的記憶體系統，其中，前述第2資訊、前述第3資訊、及前述第4資訊，記憶於接續前述第1資訊的區域。
  4. 如請求項3的記憶體系統，其中，前述第2資訊接續前述第1資訊的區域記憶，前述第3資訊接續前述第2資訊的區域記憶，前述第4資訊接續前述第3資訊的區域記憶。
  5. 如請求項1的記憶體系統，其中，前述第1資訊、前述第2資訊、前述第3資訊、及前述第4資訊，記憶於前述NAND型快閃記憶體的僅能一次寫入的區域。
TW108125427A 2019-03-19 2019-07-18 記憶體系統 TWI780348B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019051428A JP2020154584A (ja) 2019-03-19 2019-03-19 メモリシステム
JP2019-051428 2019-03-19

Publications (2)

Publication Number Publication Date
TW202038239A TW202038239A (zh) 2020-10-16
TWI780348B true TWI780348B (zh) 2022-10-11

Family

ID=72515806

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108125427A TWI780348B (zh) 2019-03-19 2019-07-18 記憶體系統

Country Status (3)

Country Link
US (1) US10884668B2 (zh)
JP (1) JP2020154584A (zh)
TW (1) TWI780348B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7145117B2 (ja) * 2019-04-05 2022-09-30 ルネサスエレクトロニクス株式会社 通信装置
US20220121612A1 (en) * 2020-10-20 2022-04-21 Micron Technology, Inc. Static identifiers for a synchronous interface
WO2022270323A1 (ja) 2021-06-25 2022-12-29 ローム株式会社 メモリ装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040085822A1 (en) * 2002-10-30 2004-05-06 Decaro Richard V. Method for identification of SPI compatible serial memory devices
US20140372831A1 (en) * 2013-06-14 2014-12-18 Samsung Electronics Co., Ltd. Memory controller operating method for read operations in system having nonvolatile memory device
US20150248921A1 (en) * 2014-02-28 2015-09-03 Winbond Electronics Corporation Stacked Die Flash Memory Device With Serial Peripheral Interface
TW201709213A (zh) * 2015-08-28 2017-03-01 東芝股份有限公司 記憶體系統
US20180301175A1 (en) * 2007-10-17 2018-10-18 Micron Technology, Inc. Memory devices having special mode access

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7877569B2 (en) 2004-04-28 2011-01-25 Panasonic Corporation Reduction of fragmentation in nonvolatile memory using alternate address mapping
TWI263229B (en) * 2005-03-17 2006-10-01 Sunplus Technology Co Ltd Memory device with interface for serial transmission and error correction method for serial transmission interface
US8103936B2 (en) * 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for data read of a synchronous serial interface NAND
JP5728292B2 (ja) * 2011-02-04 2015-06-03 株式会社東芝 メモリデバイス及びホストシステム
JP5659068B2 (ja) * 2011-04-04 2015-01-28 オリンパス株式会社 無線通信装置、無線通信方法および無線通信プログラム
JP5337273B2 (ja) * 2012-04-18 2013-11-06 力晶科技股▲ふん▼有限公司 半導体記憶装置とそのｉｄコード及び上位アドレスの書き込み方法、並びにテスタ装置、テスタ装置のためのテスト方法
JP5467134B1 (ja) 2012-09-27 2014-04-09 華邦電子股▲ふん▼有限公司 フラッシュメモリ装置およびメモリ装置の操作方法
JP2014106604A (ja) 2012-11-26 2014-06-09 Renesas Electronics Corp 半導体装置およびメモリアクセス方法
JP2018073438A (ja) 2016-10-24 2018-05-10 東芝メモリ株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040085822A1 (en) * 2002-10-30 2004-05-06 Decaro Richard V. Method for identification of SPI compatible serial memory devices
US20180301175A1 (en) * 2007-10-17 2018-10-18 Micron Technology, Inc. Memory devices having special mode access
US20140372831A1 (en) * 2013-06-14 2014-12-18 Samsung Electronics Co., Ltd. Memory controller operating method for read operations in system having nonvolatile memory device
US20150248921A1 (en) * 2014-02-28 2015-09-03 Winbond Electronics Corporation Stacked Die Flash Memory Device With Serial Peripheral Interface
TW201709213A (zh) * 2015-08-28 2017-03-01 東芝股份有限公司 記憶體系統

Also Published As

Publication number Publication date
TW202038239A (zh) 2020-10-16
US20200301610A1 (en) 2020-09-24
US10884668B2 (en) 2021-01-05
JP2020154584A (ja) 2020-09-24

Similar Documents

Publication Publication Date Title
US10621034B2 (en) Memory device that changes a writable region of a data buffer based on an operational state of an ECC circuit
US10445174B2 (en) Memory device that communicates error correction results to a host
JP6542075B2 (ja) メモリシステム
US10353852B2 (en) Memory system that stores data redundantly
US10732863B2 (en) Memory system storing block protection information
US10289482B2 (en) Memory device that updates parameters transmitted to a host based on operational settings
TWI780348B (zh) 記憶體系統
TWI595357B (zh) Memory system
US9747994B2 (en) Memory system
US10235070B2 (en) Memory system having a semiconductor memory device with protected blocks
US9620230B2 (en) Memory device that performs an advance reading operation

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent