TW201709213A - 記憶體系統 - Google Patents

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TW201709213A
TW201709213A TW105103362A TW105103362A TW201709213A TW 201709213 A TW201709213 A TW 201709213A TW 105103362 A TW105103362 A TW 105103362A TW 105103362 A TW105103362 A TW 105103362A TW 201709213 A TW201709213 A TW 201709213A
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ecc
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北爪敏彥
加田憲一郎
辻伸広
武田慎也
岩田哲也
古山良雄
奈良井洋介
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東芝股份有限公司
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Abstract

本發明之實施形態係提供一種可適當設定自主機機器寫入之區域之記憶體系統。 本發明之一實施形態之記憶體系統包含：第1接腳，其可自主機機器接收晶片選擇信號；介面電路，其將接收到晶片選擇信號之後立即由第3接腳接收到之第2信號作為指令加以辨識；記憶胞陣列，其包含可保持資料之記憶胞，且以頁為單位被寫入資料；及ECC電路，其進行被寫入至記憶胞陣列之資料之ECC碼之產生及錯誤之校正。介面電路可自主機機器接收將ECC電路設定為有效或無效之設定資訊。記憶胞陣列根據設定資訊，變更與可寫入資料之區域對應之行位址之最大值。

Description

記憶體系統
實施形態係關於一種記憶體系統。
作為記憶器件，眾所周知有NAND(Not-AND：反及)型快閃記憶體。
本發明之實施形態提供一種可適當設定自主機機器寫入之區域之記憶體系統。
實施形態之記憶體系統具備：第1接腳，其可自主機機器接收晶片選擇信號；第2接腳，其可對主機機器輸出第1信號；第3接腳，其可自主機機器接收第2信號；第4接腳，其可自主機機器接收時脈；介面電路，其將接收到經確立之晶片選擇信號之後立即由第3接腳接收到之第2信號辨識為指令；記憶胞陣列，其包含可保持資料之記憶胞，且以頁為單位被寫入資料；及ECC(Error Correcting Code：錯誤校正碼)電路，其進行被寫入至記憶胞陣列之資料之ECC碼之產生及錯誤之校正。介面電路可自主機機器接收將ECC電路設定為有效或無效之設定資訊。記憶胞陣列根據設定資訊，變更與可寫入資料之區域對應之行位址之最大值。
00h‧‧‧位址輸入指令
1‧‧‧記憶體系統
2‧‧‧NOR型快閃記憶體
10h‧‧‧寫入指令
30h‧‧‧讀取指令
60h‧‧‧刪除指令
70h‧‧‧狀態讀取指令
80h‧‧‧寫入指令
100‧‧‧NAND型快閃記憶體
110‧‧‧記憶胞陣列
110a‧‧‧頁
120‧‧‧列解碼器
130‧‧‧感測放大器
140‧‧‧資料暫存器
150‧‧‧行解碼器
200‧‧‧控制器晶片
210‧‧‧主機輸入輸出電路
220‧‧‧主機介面電路
230‧‧‧NAND介面電路
240‧‧‧NAND輸入輸出電路
250‧‧‧定序器
260、270‧‧‧資料緩衝器
280‧‧‧狀態暫存器
290‧‧‧位準暫存器
295‧‧‧ECC電路
300‧‧‧引線框架
310‧‧‧晶片焊墊
320‧‧‧內引線
330‧‧‧外引線
340‧‧‧接合線
350‧‧‧樹脂
410‧‧‧狀態暫存器
420‧‧‧位址暫存器
430‧‧‧指令暫存器
440‧‧‧控制電路
450‧‧‧電壓產生電路
460‧‧‧輸入輸出控制電路
470‧‧‧邏輯電路
480‧‧‧資料暫存器
500‧‧‧主機機器
600‧‧‧周邊電路
A0~A12‧‧‧行位址
ADD‧‧‧位址
ALE‧‧‧位址鎖存賦能信號
B0h‧‧‧位址
C0h‧‧‧位址
CLE‧‧‧指令鎖存賦能信號
CMD_ER‧‧‧刪除指令
CMD_GF‧‧‧特徵表讀取指令
CMD_RD1‧‧‧第1讀取指令
CMD_RD2‧‧‧第2讀取指令
CMD_SF‧‧‧特徵表設置指令
CMD_WR1‧‧‧第1寫入指令
CMD_WR2‧‧‧第2寫入指令
D0h‧‧‧刪除指令
DAT‧‧‧寫入資料
DMY_BIT‧‧‧虛設位元
ECCS0~ECCS1‧‧‧錯誤校正碼狀態
ERS_F‧‧‧刪除失敗標記
IO‧‧‧信號
I/O‧‧‧輸入輸出信號
OIP‧‧‧作業狀態標記
PRG_F‧‧‧寫入失敗標記
RD_DAT‧‧‧資料
S10~S12‧‧‧步驟
S20~S23‧‧‧步驟
S30~S32‧‧‧步驟
SCK‧‧‧串列時脈信號
SI‧‧‧信號
SO‧‧‧串列資料
SO0~SO3‧‧‧串列資料
ST_DAT‧‧‧狀態資料
Vcc‧‧‧電源電壓
Vss‧‧‧基準電位
WEL‧‧‧寫入可用閂鎖標記
WR_DAT‧‧‧寫入資料
x‧‧‧行位址
/CE‧‧‧晶片賦能信號
/CS‧‧‧晶片選擇信號
/HOLD‧‧‧控制信號
/RB‧‧‧待命．忙碌信號
/RE‧‧‧讀取賦能信號
/WE‧‧‧寫入賦能信號
/WP‧‧‧寫入保護信號
圖1係一實施形態之記憶體系統之外觀圖。
圖2係一實施形態之記憶體系統之剖視圖。
圖3係表示一實施形態之記憶體系統之外部端子之功能之圖表。
圖4係一實施形態之記憶體系統之外觀圖。
圖5係表示一實施形態之記憶體系統之外部端子之功能之圖表。
圖6係一實施形態之記憶體系統之方塊圖。
圖7係一實施形態之半導體記憶裝置之方塊圖。
圖8係表示一實施形態之記憶體系統之單元佈局之模式圖。
圖9係表示一實施形態之記憶體系統之頁內之構成之模式圖。
圖10係表示一實施形態之記憶體系統之頁內之構成之模式圖。
圖11係一實施形態之記憶體系統之讀取時之各種信號之時序圖。
圖12係一實施形態之記憶體系統之讀取時之各種信號之時序圖。
圖13係一實施形態之記憶體系統之讀取時之各種信號之時序圖。
圖14係一實施形態之記憶體系統之讀取時之各種信號之時序圖。
圖15係一實施形態之記憶體系統之寫入時之各種信號之時序圖。
圖16係一實施形態之記憶體系統之寫入時之各種信號之時序圖。
圖17係一實施形態之記憶體系統之寫入時之各種信號之時序圖。
圖18係一實施形態之記憶體系統之刪除時之各種信號之時序圖。
圖19係一實施形態之記憶體系統之刪除時之各種信號之時序圖。
圖20係一實施形態之特徵表之模式圖。
圖21係表示一實施形態之特徵表所保持之資訊之內容之圖表。
圖22係於一實施形態之特徵表設定資訊時之各種信號之時序圖。
圖23係表示一實施形態之記憶體系統之ECC設定時之動作之流程圖。
圖24係表示一實施形態之記憶體系統之寫入動作之流程圖。
圖25係一實施形態之記憶體系統之寫入動作時之指令序列。
圖26係表示一實施形態之記憶體系統之讀取動作之流程圖。
圖27係一實施形態之記憶體系統之讀取動作時之指令序列。
圖28係表示一實施形態之記憶體系統之讀取動作之流程圖。
圖29係一實施形態之記憶體系統之讀取動作時之指令序列。
圖30係一實施形態之變化例之記憶體系統之方塊圖。
圖31係利用一實施形態之記憶體系統之系統之概念圖。
圖32係利用一實施形態之記憶體系統之系統之概念圖。
以下，參照圖式說明實施形態。再者，於以下說明中，對於具有相同功能及構成之構成要件，附註共通之參照符號。
1.一實施形態
對一實施形態之記憶體系統進行說明。
1.1關於構成
1.1.1關於記憶體系統之整體構成
首先，對本實施形態之記憶體系統之大致整體構成，使用圖1及圖2進行說明。圖1係本實施形態之記憶體系統之外觀圖，尤其表示自上表面而視之情形，圖2係沿圖1中2-2線之剖視圖。
如圖所示，記憶體系統1包含2個半導體晶片100、200。半導體晶片(記憶體晶片)100包含NAND型快閃記憶體等之半導體記憶體，半 導體晶片(控制器晶片)200包含控制記憶體晶片100之控制器。該等半導體晶片100及200係安裝於引線框架300，進而藉由樹脂350密封並封裝。
更具體而言，如圖2所示，於引線框架300之晶片焊墊310上搭載記憶體晶片100，且於記憶體晶片100上重疊有控制器晶片200。
控制器晶片200例如藉由接合線340連接於引線框架之內引線320，進而亦藉由未圖示之接合線而與記憶體晶片100連接。且，記憶體晶片100、控制器晶片200、晶片焊墊310、內引線320、及接合線340例如藉由樹脂350密封。
內引線320連接於露出於樹脂350外部之外引線330。並且，外引線330作為記憶體系統1之外部連接端子(外部連接接腳)發揮功能。若為圖1之例，則準備有自第1接腳至第16接腳之16個外部連接端子。且，記憶體系統1經由該等接腳而與控制記憶體系統1(更具體而言，對記憶體晶片100進行存取)之主機機器通信。
圖3係表示各接腳之功能之圖表。如圖所示，第1接腳用於控制信號/HOLD之輸入用、或串列資料SO3之輸出用。控制信號/HOLD係於暫時停止主機機器與記憶體系統1之間之通信時被設為確立(“L”位準)。第2接腳接收電源電壓Vcc。第3接腳至第6接腳、及第11接腳至第14接腳係未使用之接腳，例如，可於將來必需要進行某信號或資料之收發時使用。第7接腳接收晶片選擇信號/CS。晶片選擇信號/CS係用以使記憶體晶片100及控制器晶片200活化之信號(換言之，於對記憶體系統1進行存取時被活化之信號)，例如，主機機器係於對記憶體系統1輸入指令之時序確立(“L”位準)。第8接腳用於串列資料(SO或SO1)之輸出用。第9接腳用於控制信號/WP之輸入用、或串列資料(SO2)之輸出用。控制信號/WP係寫入保護信號，於禁止對記憶體晶片寫入時確立(“L”位準)。第10接腳接收基準電位Vss。第15接腳用 於串列資料(S1)之輸入用、或串列資料(S0)之輸出用。第16接腳接收串列時脈信號SCK。
上述接腳構成依據SPI(Serial Peripheral Interface：串列周邊介面)。且，藉由任意選擇第1接腳、第8接腳、第9接腳、及第15接腳作為串列資料輸出用，可以1倍速、2倍速、或4倍速對主機機器輸出資料。
圖4係表示有與圖1不同之封裝構成之例。於圖4之例中，設置有自第1接腳至第8接腳之8個外部連接端子。圖5係顯示圖4之例中各接腳之功能之圖表。
如圖所示，第1接腳接收晶片選擇信號/CS，第2接腳輸出串列資料SO、SO1，第3接腳接收寫入保護信號/WP、或輸出串列資料SO2，第4接腳接收基準電位Vss，第5接腳接收串列資料SI、或輸出串列資料SO0，第6接腳接收串列時脈信號SCK，第7接腳接收控制信號/HOLD、或輸出串列資料SO3，第8接腳接收電源電壓Vcc。
於該情形時，接腳構成亦依據SPI。
圖6係表示記憶體系統1之內部構成之功能方塊圖。於下文中，將記憶體晶片100稱為NAND型快閃記憶體100，且將控制器晶片200簡稱為控制器200。
如圖所示，記憶體系統1具備有NAND型快閃記憶體100與控制器200。
NAND型快閃記憶體100具備複數個記憶胞，非揮發地記憶資料。控制器200係藉由NAND匯流排連接於NAND型快閃記憶體100，且藉由SPI匯流排連接於主機機器500。且，控制器200係控制對NAND型快閃記憶體100之存取。
NAND匯流排進行遵從NAND介面之信號之收發。該信號之具體例係晶片賦能信號/CE、位址鎖存賦能信號ALE、指令鎖存賦能信號 CLE、寫入賦能信號/WE、讀取賦能信號/RE、待命．忙碌信號/RB、輸入輸出信號I/O、及寫入保護信號/WP。
信號/CE係以low(低)位準確立且用以使NAND型快閃記憶體100活化之信號，於對NAND型快閃記憶體100進行存取時確立。信號CLE及ALE係將對於NAND型快閃記憶體100之輸入信號I/O分別為指令及位址之情形通知至NAND型快閃記憶體100之信號。信號/WE係以low位準確立且用以使輸入信號I/O取入至NAND型快閃記憶體100之信號。信號/RE亦為以low位準確立且用以自NAND型快閃記憶體100讀取輸出信號I/O之信號。待命．忙碌信號/RB係表示NAND型快閃記憶體100為待命狀態(可接收來自控制器200之命令之狀態)或忙碌狀態(無法接收來自控制器200之命令之狀態)之信號，low位準表示忙碌狀態。 輸入輸出信號I/O例如為8位元(n=8)之信號。並且，輸入輸出信號I/O係於NAND型快閃記憶體100與控制器200之間被收發之資料之實體，即指令、位址、寫入資料、及讀取資料等。信號/WP係用以禁止對NAND型快閃記憶體100之寫入之信號。
SPI匯流排如圖3及圖5所說明。
1.1.2關於控制器200之構成
其次，關於控制器200之構成之詳情，繼續使用圖6進行說明。如圖所示，控制器200具備有主機輸入輸出電路210、主機介面電路220、NAND介面電路230、NAND輸入輸出電路240、定序器(狀態機)250、資料緩衝器260、270、狀態暫存器280、位準暫存器290、ECC電路295、及周邊電路600。
主機輸入輸出電路210係作為於與主機機器500之間收發之信號之緩衝器而發揮功能。信號SCK、SI、/CS、/HOLD、及/WP首先被主機輸入輸出電路210接收，其後被輸出至主機介面電路220。
主機介面電路220與信號SCK同步地將信號SI取入內部。又，主 機介面電路220係將與信號SCK同步輸出之信號SO經由主機輸入輸出電路210對主機機器500發送。
主機介面電路220管理經由主機輸入輸出電路210之與主機機器500之間之信號之收發控制。又，主機介面電路220係作為串列/並行轉換器及並行/串列轉換器而發揮功能。例如，將來自主機機器500之輸入信號SI自串列信號轉換成並行信號，且將自NAND型快閃記憶體100讀取之資料自並行信號轉換成串列信號。進而，主機介面電路220係於輸入信號SI為指令之情形作為指令解碼器而發揮功能，且將接收之指令解碼。繼而，將解碼結果例如輸出至定序器250。
資料緩衝器260、270係將自主機機器500接收之寫入資料經由主機介面電路220暫時保持。進而，將自NAND型快閃記憶體100讀取之資料經由NAND介面電路230暫時保持。
狀態暫存器280保持記憶體系統1之多種狀態資訊。例如，保持後述之特徵表。
位址暫存器290係將自主機機器500接收之位址經由主機介面電路220保持。
NAND介面電路230管理經由NAND輸入輸出電路240之與NAND型快閃記憶體100之間之信號之收發控制。且，NAND介面電路230係依據定序器250之命令，發行遵從NAND介面之各種指令，且與位址暫存器290內之位址一同經由NAND輸入輸出電路240對NAND型快閃記憶體100輸出。於資料寫入時，將資料緩衝器260及/或270內之資料經由NAND輸入輸出電路240對NAND型快閃記憶體100輸出。進而於資料之讀取時，將自NAND型快閃記憶體100讀取之資料傳送至資料緩衝器260及/或270。
NAND輸入輸出電路240係作為與NAND型快閃記憶體100之間被收發之信號之緩衝器而發揮功能。又，遵從NAND介面電路230之命 令，確立或解除確立信號/CE、CLE、ALE、/WE、/RE、/WP。進而，於資料之讀取時，暫時保持信號IO(讀取資料)，且向NAND介面電路230傳送，於寫入時暫時保持信號IO(寫入資料)，並向NAND型快閃記憶體100發送。又，自NAND型快閃記憶體100接收待命．忙碌信號/RB，且將其傳送至NAND介面電路230。
定序器250控制控制器200整體之動作。例如，自主機機器500有資料之讀取請求時，以執行用以對NAND介面電路230執行讀取動作之序列之方式進行命令。又，自主機機器500有資料之寫入請求時，以執行用以對NAND介面電路230執行寫入動作之序列之方式進行命令。進而，遵從自NAND型快閃記憶體100接收之狀態資訊或更新自主機機器500接收之特徵資料之設定之設定資訊，更新狀態暫存器280內之特徵表。
ECC電路295進行錯誤檢測及錯誤校正處理。更具體而言，於資料之寫入時，基於自主機機器500接收之資料，於區段及該區段準備之備用區域之各組(以下稱為「資料對」)產生ECC碼。又，ECC電路295將該ECC碼與資料對傳送至NAND型快閃記憶體100之資料暫存器140。於資料之讀取時，基於自資料暫存器140傳送至控制器200之資料所含之ECC碼，對各資料對進行ECC解碼，檢測有無錯誤。並且，於檢測到錯誤時，特定出其位元位置，並校正錯誤。每1資料對可校正之錯誤位元數於本例中例如為每1資料對8位元。又，ECC電路295可將於各資料對檢測出之錯誤位元數作為狀態資訊輸出至狀態暫存器280。關於區段及備用區域之詳情，於下文中予以後述。
周邊電路600係自外部接收電源電壓Vcc，對各電路區塊傳送，且進行控制器200之動作所需之其他控制。
1.1.3關於NAND型快閃記憶體100之構成
其次，對NAND型快閃記憶體100之構成，使用圖7進行說明。圖 7係NAND型快閃記憶體100之方塊圖。
如圖所示，NAND型快閃記憶體100具備記憶胞陣列110、列解碼器120、感測放大器130、資料暫存器140、行解碼器150、狀態暫存器410、位址暫存器420、指令暫存器430、控制電路440、電壓產生電路450、輸入輸出控制電路460、邏輯電路470、及資料暫存器480。
記憶胞陣列110具備與列(row)及行(column)對應之複數個非揮發性記憶胞。且，位於同一列之記憶胞係連接於同一字元線，且位於同一行之記憶胞連接於同一位元線。資料之讀取及寫入對於連接於同一字元線之複數個記憶胞總括地進行。將該單位稱為頁。又，資料之刪除係以複數頁為單位總括地進行。將該單位稱為區塊。再者，1頁量之資料區域包含儲存實質資料之主記憶區域、及儲存ECC碼等管理資料之管理區域。實質資料以被稱為區段之單位管理。例如，於本例中，1頁中之主記憶區域包含4個區段，各區段具有512位元之資料尺寸。管理資料例如包含用以校正錯誤之ECC碼資料、及例如資料之重寫次數等可靠性管理所需之重寫次數資訊。錯誤校正及可靠性管理係依各區段進行。因此，管理區域包含依各區段準備之ECC碼區域及備用區域。例如於本例中，依各區段準備之ECC碼區域及備用區域合計具有32位元之資料尺寸。再者，主記憶區域及備用區域係可自主機機器500寫入及讀取之區域。ECC碼區域係於ECC電路295之設定為有效之情形時，寫入控制器200所產生之ECC碼。於ECC電路295為無效之情形時，於ECC碼區域有寫入主機機器500所產生之ECC資料之情形，亦有寫入其他資料之情形。
列解碼器120係解碼指定記憶胞陣列110之列方向之列位址。且，根據解碼結果選擇字元線，施加資料之寫入、讀取及刪除所需之電壓。
感測放大器130係於資料之讀取時，感測自記憶胞陣列110讀取之 資料，且傳送至資料暫存器140。於資料之寫入時，將資料暫存器140內之資料傳送至記憶胞陣列110。
資料暫存器140係暫時保持1頁量之寫入資料或讀取資料。
行解碼器150係解碼指定記憶胞陣列110之行方向之行位址。且，根據解碼結果，於寫入時將資料傳送至資料暫存器140，並於讀取時自資料暫存器140讀取資料。
邏輯電路470係自控制器200接收信號/CE、CLE、ALE、/WE、/RE、及/WP。
輸入輸出控制電路460接收信號IO[n：0]。且，輸入輸出控制電路460係於信號IO為位址之情形時(ALE=“H”之情形時)，使其保持於位址暫存器420。又，信號IO為指令之情形時(CLE=“H”之情形時)，使其保持於指令暫存器430。進而，信號IO為資料之情形時(ALE=CLE=“L”之情形時)，使其保持於資料暫存器480。
狀態暫存器410保持NAND型快閃記憶體100之各種狀態資訊。於狀態資訊中，包含表示自控制電路440賦予之寫入動作及刪除動作為成功(pass)或失敗(fail)之資訊等。
控制電路440係基於指令暫存器430所保持之指令、與輸入至邏輯電路470之各種信號，控制NAND型快閃記憶體100整體。又，控制電路440產生待命．忙碌信號/RB，且對控制器200輸出。
電壓產生電路450係基於控制電路440之命令，於資料之寫入、讀取及刪除動作產生必要之電壓，且將其供給至記憶胞陣列110、列解碼器120及感測放大器130。
1.1.4關於伴隨ECC電路295之設定之資料緩衝器260、270之構成
其次，對伴隨ECC電路295之設定之資料緩衝器260、270之構成進行說明。
首先，對於資料緩衝器260、270中可自主機機器500寫入之區 域，使用圖8進行說明。圖8係表示伴隨ECC電路295之設定之記憶體系統1之單元佈局之模式圖。如圖所示，資料緩衝器260、270係根據ECC電路295之設定為有效或無效，變更與可寫入自主機機器500接收之資料之區域對應之行位址之最大值。更具體而言，於ECC電路295之設定有效之情形時，可自主機機器500寫入之行位址x之範圍係包含主記憶區域(A0≦x<A4)及備用區域(A4≦x<A8)之範圍(A0≦x<A8)。又，於ECC電路295之設定為無效之情形時，可自主機機器500寫入之行位址x之範圍成為進而包含ECC碼區域(A8≦x<A12)之範圍(A0≦x<A12)。例如，於本例中，於A0=0時，A4=2048、A8=2112、A12=2176。
其次，關於與ECC電路295之設定相應之資料緩衝器260、270及分配至任意頁110a內之各記憶區域之行位址之一例，使用圖9及圖10進行說明。圖9係表示ECC電路295之設定顯示有效之情形時之資料緩衝器260、270及頁110a內之構成之模式圖，圖10係表示ECC電路295之設定顯示無效之情形時之資料緩衝器260、270及頁110a內之構成之模式圖。
如圖9所示，於ECC電路295之設定表示有效之情形時，ECC碼區域成為無法自主機機器500存取之區域。即，分配至可自主機機器500寫入之區域之行位址之最大值被縮小，藉此與行位址A8≦x<A12對應之區域不可自主機機器500寫入及讀取。再者，於與不可自主機機器500寫入之行位址A8≦x<A12對應之區域，藉由記憶體系統1寫入由ECC電路295產生之ECC碼。
另一方面，如圖10所示，於ECC電路295之設定表示無效之情形時，分配至可自主機機器500寫入之區域之行位址之最大值被擴展，藉此ECC碼區域可自主機機器500寫入。因此，例如記憶體系統1一併接收資料及主機機器500取代ECC電路295而產生之ECC碼，可對與行 位址A8≦x<A12對應之區域寫入，亦可對A8≦x<A12以外之區域寫入。如此，記憶胞陣列110係根據ECC電路295之設定為有效或無效，而變更與可自主機機器500寫入資料之區域對應之行位址之最大值。
又，如圖9及圖10所示，分配至主記憶區域之各區段之行位址x之範圍對於第n個區段為A(n-1)≦x<A(n)。伴隨於此，分配至與各區段對應之備用區域之行位址x之範圍對於第n個備用區域為A(n+3)≦x<A(n+4)。又，分配至與各資料對對應之ECC碼區域之行位址x之範圍對於第n個ECC碼區域為A(n+7)≦x<A(n+8)。如此，無關於ECC電路295之設定，主記憶區域、備用區域、及ECC碼區域被設定連續之行位址。即，與可寫入自主機機器500接收之資料之區域對應之行位址無關於ECC電路295之設定是否表示有效，而被設定連續之值。再者，行位址係自主機機器500指示之資訊，行位址連續之區域不必物理連續。
1.2關於動作
其次，關於本實施形態之記憶體系統中資料之讀取動作、寫入動作、及刪除動作，著眼於以SPI匯流排及NAND匯流排收發之信號，於以下簡單說明。
1.2.1讀取動作
首先，對讀取動作進行說明。讀取動作大致包含以下3步驟。即，
(1)自NAND型快閃記憶體之資料讀取：藉由本動作，自NAND型快閃記憶體100對控制器200讀取資料。
(2)特徵表讀取(有時稱為Get feature)：藉由本動作，判定記憶體系統1為忙碌狀態或待命狀態，即，判定上述(1)之動作是否結束。
(3)自控制器200之資料讀取：藉由本動作，將於(1)中被讀取至控制器200之資料讀取至主機機器500。
圖11係上述(1)執行時SPI匯流排上各種信號之時序圖。如圖所示，主機機器500確立信號/CS，且將第1讀取指令CMD_RD1作為信號SI發行，進而發行時脈SCK。
控制器200之主機介面電路220係將信號/CS經確立且接收到最初之時脈SCK時之信號SI辨識為指令。該指令係例如跨及8時脈週期而被輸入之8位元信號。藉由接收到第1讀取指令CMD_RD1，定序器250開始資料讀取序列。
繼而，主機機器500係例如跨及8時脈週期將虛設位元DMY_BIT發送至控制器200，其後例如跨及16時脈週期將位址ADD發送至控制器200。且，於位址ADD之發送後，主機機器500將信號/CS解除確立。位址ADD係指定NAND型快閃記憶體100中之區塊及頁之位址，且保持於位址暫存器290。
如此，於接收到特定指令時，預先規定其後輸入何種信號(指令序列)。即，控制器200係例如於接收到第1讀取指令CMD_RD1時，掌握了於其後之8時脈週期被輸入之信號SI為無意義之虛設資料、且於其後之16時脈週期被輸入之信號SI為實質位址信號。
於上述(1)之動作後，繼而執行上述(2)之動作。圖12係上述(2)執行時之SPI匯流排上之各種信號之時序圖。如圖所示，主機機器500再次確立信號/CS，且將Get feature指令CMD_GF作為信號SI發行，進而發行時脈SCK。
繼而，主機機器500係例如跨及8時脈週期將位址ADD發送至控制器200。該位址ADD係特徵表內之位址，當然為指定儲存有待命．忙碌資訊之區域之位址。於控制器200中，於位址ADD之接收後，例如遵從定序器250之命令，主機介面電路220自狀態暫存器280讀取特徵表之指定之條目，且跨及8時脈週期將其作為8位元之狀態資料ST_DAT發送至主機機器500。於該狀態資料ST_DAT包含有待命．忙碌 資訊。且，狀態資料ST_DAT之接收後，主機機器500將信號/CS解除確立。
於接收到之狀態資料ST_DAT中，若表示記憶體系統1為待命狀態，則執行上述(3)之動作。圖13係上述(3)執行時之SPI匯流排上之各種信號之時序圖。如圖所示，主機機器500確立信號/CS，且將第2讀取指令CMD_RD2作為信號SI發行，進而發行時脈SCK。
繼而，主機機器500係例如跨及4時脈週期將虛設位元DMY_BIT發送至控制器200，其後例如跨及12時脈週期將位址ADD發送至控制器200。該位址ADD係於控制器200中，用以指定資料緩衝器260或270中之區域之位址，即指定NAND型快閃記憶體100中之頁內之行之位址。位址ADD被保持於位址暫存器290。於是，例如遵從定序器250之控制，主機介面電路220自資料緩衝器260或270讀取資料。且，經過8時脈週期後，主機介面電路220將自資料緩衝器260或270讀取之資料RD_DAT發送至主機機器500。
圖14係上述(1)之動作時NAND匯流排上之各種信號之時序圖。於接收到第1讀取指令CMD_RD1之控制器200中，例如遵從定序器250之控制，NAND介面電路230發行位址輸入指令“00h”，且向NAND型快閃記憶體100發送。繼而，例如，跨及5週期將位址ADD發送向NAND型快閃記憶體100，其後發行讀取指令“30h”，並將其發送至NAND快閃記憶體100。再者，該位址ADD包含表示圖11及圖13所示之動作中保持於位址暫存器290之區塊、頁、及行之位址。
對指令“30h”進行應答，而於NAND型快閃記憶體100內，開始自記憶胞陣列110之資料之讀取動作，且NAND型快閃記憶體100成為忙碌狀態(/RB=“L”)。
若自記憶胞陣列110讀取資料結束，則NAND型快閃記憶體100成為待命狀態。控制器200對此應答而使信號/RE觸發。於是，與信號 /RE同步地自NAND型快閃記憶體100向控制器200傳送資料。
1.2.2寫入動作
其次，對寫入動作進行說明。寫入動作大致包含以下3步驟。即，
(1)自主機機器500對控制器200之資料傳送。
(2)傳送之資料對NAND型快閃記憶體100之寫入。
(3)特徵表讀取(Get feature)：藉由本動作，判定對NAND型快閃記憶體100之寫入成功或失敗。
圖15係上述(1)執行時SPI匯流排上之各種信號之時序圖。如圖所示，主機機器500確立信號/CS，且將第1寫入指令CMD_WR1作為信號SI發行，進而發行時脈SCK。藉由接收到第1寫入指令CMD WR1，定序器250開始資料寫入序列。
繼而，主機機器500係例如跨及4時脈週期將虛設位元DMY_BIT發送至控制器200，其後例如跨及12時脈週期將位址ADD發送至控制器200。該位址ADD係用以指定資料緩衝器260或270中之區域之位址，即係指定NAND型快閃記憶體100中之頁內之行之位址。位址ADD被保持於位址暫存器290。進而，主機機器500將寫入資料WR_DAT發送至控制器200。該寫入資料WR_DAT於資料緩衝器260或270中，保持於與之前接收到之位址ADD對應之區域。且，於資料WR_DAT之發送後，主機機器500將信號/CS解除確立。
於上述(1)之動作後，繼而執行上述(2)之動作。圖16係上述(2)執行時之SPI匯流排上之各種信號之時序圖。如圖所示，主機機器500再次確立信號/CS，且將第2寫入指令CMD_WR2作為信號SI發行，進而發行時脈SCK。藉由接收到第2寫入指令CMD_WR2，定序器250辨識已接收到上述(2)之動作命令。
繼而，主機機器500係例如跨及8時脈週期將8位元之虛設位元 DMY_BIT發送至控制器200，其後例如跨及16時脈週期將16位元之位址ADD發送至控制器200。該位址ADD係指定NAND型快閃記憶體100中之區塊及頁之位址，且被保持於位址暫存器290。且，位址ADD之發送後，主機機器500將信號/CS解除確立。
於上述(2)之動作後，繼而執行上述(3)之動作。本動作中之指令序列與讀取動作時說明之圖12同樣。又，主機機器500係若於接收之狀態資料ST_DAT中，表示有記憶體系統1為待命狀態之情形，則繼而請求與資料之寫入是否失敗相關之資訊。
圖17係上述(2)之動作時NAND匯流排上之各種信號之時序圖。於接收到第2寫入指令CMD_WR2之控制器200中，例如遵從定序器250之控制，NAND介面電路230發行寫入指令“80h”，且向NAND型快閃記憶體100發送。繼而，例如跨及5週期將位址ADD發送至NAND型快閃記憶體100，進而跨及複數週期將寫入資料DAT向NAND型快閃記憶體100發送，其後發行寫入指令“10h”，並將其發送至NAND型快閃記憶體100。再者，該位址ADD包含在圖15及圖16所示動作中被保持於位址暫存器290之表示區塊、頁、及行之位址。
對應答指令“10h”進行應答，而於NAND型快閃記憶體100內，開始對記憶胞陣列110之資料之寫入動作，且NAND型快閃記憶體100成為忙碌狀態(/RB=“L”)。
若對記憶胞陣列110之資料之寫入結束，則NAND型快閃記憶體100成為待命狀態。控制器200對此應答而發行狀態讀取指令“70h”，並使信號/RE觸發。於是，與信號/RE同步地將表示寫入動作成功或失敗之狀態資料ST_DAT傳送至控制器200。該狀態資料ST_DAT被保持於特徵表，且藉由上述(3)之Get feature指令而被讀取至主機機器500。
1.2.3刪除動作
其次，對刪除動作進行說明。刪除動作大致包含以下2步驟。即，
(1)自主機機器500對控制器200之刪除命令。
(2)特徵表讀取(Get feature)：藉由本動作判定對NAND型快閃記憶體100之刪除動作成功或失敗。
圖18係上述(1)執行時SPI匯流排上之各種信號之流程圖。如圖所示，主機機器500確立信號/CS，且將刪除指令CMD_ER作為信號SI發行，進而發行時脈SCK。藉由接收到刪除指令CMD_ER，定序器250開始資料刪除序列。
繼而，主機機器500係例如跨及8時脈週期而將8位元之虛設位元DMY_BIT發送至控制器200，其後例如跨及16時脈週期而將16位元之位址ADD發送至控制器200。該位址ADD係用以於記憶胞陣列110中指定成為刪除對象之區塊之位址，且被保持於位址暫存器290。其後，主機機器500將信號/CS解除確立。
於上述(1)之動作後，繼而執行上述(2)之動作。本動作之指令序列與讀取動作時說明之圖12同樣。又，主機機器500若於接收到之狀態資料ST_DAT中，表示有記憶體系統1為待命狀態之情形，則繼而請求與資料之刪除成功或失敗相關之資訊。
圖19係上述(1)之動作時NAND匯流排上之各種信號之時序圖。於接收到刪除指令CMD_ER之控制器200中，例如遵從定序器250之控制，NAND介面電路230發行刪除指令“60h”，且對NAND型快閃記憶體100發送。繼而，例如跨及3週期而將位址ADD向NAND型快閃記憶體100發送，進而發行刪除指令“D0h”，將其向NAND型快閃記憶體100發送。
對應答指令“D0h”進行應答，而於NAND型快閃記憶體100內，開始記憶胞陣列110之資料之刪除動作，NAND型快閃記憶體100成為 忙碌狀態(/RB=“L”)。
若資料之刪除結束，則NAND型快閃記憶體100成為待命狀態。控制器200對此應答而發行狀態讀取指令“70h”，並使信號/RE觸發。於是，與信號/RE同步地將表示刪除動作成功或失敗之狀態資料ST_DAT傳送至控制器200。該狀態資料ST_DAT被保持於特徵表，且藉由上述(2)之Get feature指令而被讀取至主機機器500。
1.3關於藉由ECC電路295之設定之寫入及讀取動作之詳情
其次，對將ECC電路295之設定設為有效之情形與設為無效之情形時至上述說明之寫入動作及讀取動作之詳情進行說明。
1.3.1關於特徵表
圖20係表示本實施形態之特徵表之概念圖。如圖所示，特徵表包含2個條目，各條目為8位元長。且，於各條目被分配有“B0h”及“C0h”。
位址“B0h”之條目係自最下位位元按序被分配有以下之資訊。即，
．位元0=未使用。
．位元1=HSE(High Speed Mode Enable：高速模式可用)：表示高速讀取資料之模式enable(可用)或disable(不可用)之標記，“0”表示disable，“1”表示enable。
．位元2=BBI(Bad Block Inhibit：禁止壞塊)：表示禁止對無法使用之區塊之資料之寫入及刪除之功能為enable或disable之標記，“0”表示disable，“1”表示enable。
．位元3=未使用。
．位元4=ECC_E(ECC Enable：ECC可用)：表示ECC電路有效或無效之標記，“0”表示無效，“1”表示有效。再者，電源投入時自動設定為“1”。
．位元5=未使用。
．位元6=IDR_E(ID Read Enable：ID讀取可用)：表示讀取記憶體系統1之設定值或ID之資訊之功能enable或disable之標記，“0”表示disable，“1”表示enable。
．位元7=PRT_E(Block Protect Enable：保護區塊可用)：表示禁止對特定區塊之資料之寫入及刪除之功能enable或disable之標記，“0”表示disable，“1”表示enable。
位址“C0h”之條目如下所述。即，
．位元0=OIP(Operation in Progress：操作進行中)：表示記憶體系統1為待命狀態或忙碌狀態之標記，“0”為待命狀態，“1”為忙碌狀態。
．位元1=WEL(Write Enable Latch：寫入可用閂鎖)：表示資料之寫入enable或disable之標記，“0”表示disable，“1”表示enable。
．位元2=ERS_F(Erase Fail：刪除失敗)：表示資料之刪除動作是否失敗之標記，“0”表示成功，“1”表示失敗。
．位元3=PRG_F(Program Fail：寫入失敗標記)：表示資料之寫入動作是否失敗之圖表，“0”表示成功，“1”表示失敗。
．位元4、5=ECCS(ECC Status：ECC狀態)：藉由組合ECCS0及ECCS1之值，而例如圖21所示，示出ECC電路295中之錯誤校正結果。即，(ECCS1、ECCS0)=“00”之情形表示錯誤未被檢測出。 “01”及“11”之情形表示錯誤已被校正。“10”之情形表示無法校正錯誤。
．位元6、7=未使用。
特徵表係根據自NAND介面電路230或主機介面電路220給出之資訊，例如藉由定序器250而產生，並例如被保持於狀態暫存器280。
1.3.2關於Set Feature指令
上述ECC_E之值可根據特徵表設置指令(稱為Set feature指令)由主機機器500任意設定。
圖22係於特徵表設置ECC_E之值時之SPI匯流排上之各種信號之時序圖，圖23係表示主機機器500、控制器200、及NAND型快閃記憶體100之動作之流程圖。
如圖所示，主機機器500將信號/CS確立，並且將Set feature指令CMD_SF作為信號SI發行，進而發行時脈SCK。繼而，主機機器500例如跨及8時脈週期將位址ADD發送至控制器200。該位址ADD係特徵表內之位址，於圖20之例中為“B0h”。繼而，主機機器500發送與特徵表之位址“B0h”對應之條目所保持之8位元資料ST_DAT。該8位元資料ST_DAT中之位元4為ECC_E。於是，於步驟S10中，定序器250將該資料ST_DAT寫入至特徵表之被指定之條目。
繼而，於步驟S11中，定序器250變更資料緩衝器260、270之緩衝器尺寸。更具體而言，定序器250係於ECC電路295自有效被設定成無效之情形時，使資料緩衝器260、270中指定可自主機機器500寫入之區域之行位址之最大值擴大。又，定序器250係於ECC電路295自無效被設定成有效之情形時，使該最大值縮小。
繼而，於步驟S12中，定序器250將ECC電路295之設定自有效變更成無效，或自無效變更成有效。
藉此，主機機器500可任意設定ECC_E，並且根據ECC_E之設定，而變更於記憶體系統1中可自主機機器500寫入之區域。
1.3.3關於寫入動作之流程
其次，對寫入動作之流程之詳情，使用圖24及圖25進行說明。圖24係表示ECC電路295為有效之情形時之寫入動作時主機機器500、控制器200、及NAND型快閃記憶體100之動作之流程圖，圖25為指令序列。
如圖所示，首先，主機機器500發行第1寫入指令CMD_WR1，繼而發行位址ADD，進而繼續發送寫入資料。於步驟S20中，定序器250判定自主機機器500指定之位址ADD是否與可寫入資料緩衝器260、270之行位址對應。於步驟S21中，繼而定序器250根據判定結果將接收到之資料儲存於資料緩衝器260、270。更具體而言，定序器250係於判定為對應之情形時，將接收到之資料直接儲存於資料緩衝器260、270，但於判定為不對應之情形時，忽視所接收到之資料中與被禁止寫入之行位址對應之資料，並僅於資料緩衝器260、270之可寫入區域儲存資料。
其次，主機機器500發行第2寫入指令CMD_WR2，繼而發行位址ADD。應答於該位址，記憶體系統1成為忙碌狀態，特徵表中之OIP為“1”。又，主機機器500發行Get feature指令CMD_GF及位址ADD(=“C0h”)，並自特徵表讀取包含OIP之條目之資訊(1位元資料)。該條目資訊係於輸入有時脈SCK之期間，重複被發送至主機機器500(亦可重複發行Get feature指令)直至OIP變為“0”為止。
於步驟S22中，記憶體系統1成為忙碌狀態，並且控制器200產生ECC碼，且產生寫入至NAND型快閃記憶體100之資料。繼而，對NAND型快閃記憶體100發行指令“80h”、位址ADD、寫入資料、及指令“10h”。藉此，NAND型快閃記憶體100成為忙碌狀態。繼而，於步驟S23中，於記憶胞陣列110寫入資料及ECC碼。再者，於ECC電路295之設定表示無效之情形時，不執行ECC碼之計算。
其後，NAND型快閃記憶體100成為待命狀態。繼而，控制器200發行指令“70h”。於是，對該指令進行應答，NAND型快閃記憶體100將表示寫入動作成功或失敗之寫入狀態輸出至控制器200。
若自NAND型快閃記憶體100對控制器200傳送寫入狀態，則記憶體系統1成為待命狀態，例如，定序器250將特徵表內之OIP自“1”設 置成“0”。又，定序器250將寫入狀態保持於特徵表，且設為主機機器500可讀取之狀態。
1.3.4關於讀取動作之流程
其次，對ECC電路295之設定為有效之情形及無效之情形時之讀取動作之流程之詳情進行說明。
首先，對ECC電路295之設定表示無效之情形之讀取動作進行說明。圖26係表示ECC為無效之情形時之讀取動作時主機機器500、控制器200、及NAND型快閃記憶體100之動作之流程圖，圖27係指令序列。
如圖所示，首先主機機器500發行第1讀取指令CMD_RD1，繼而發行位址ADD。應答於該位址，記憶體系統1成為忙碌狀態，特徵表中之OIP成為“1”。又，主機機器500發行Get feature指令CMD_GF及位址ADD(=“C0h”)，且自特徵表讀取包含OIP之條目之資訊(1位元資料)。該條目資訊重複被發送至主機機器500(亦可重複發行Get feature指令)直至OIP成為“0”為止。
記憶體系統1成為忙碌狀態，並且控制器200對NAND型快閃記憶體100發行指令“00h”、位址ADD、及指令“30h”。藉此，NAND型快閃記憶體100成為忙碌狀態。繼而，於步驟S30中，自記憶胞陣列110讀取資料。其後，NAND型快閃記憶體100成為待命狀態，讀取之資料被發送至控制器200。
若自NAND型快閃記憶體100向控制器200傳送所讀取之資料，則記憶體系統1成為待命狀態，定序器250將特徵表內之OIP自“1”設置成“0”。
主機機器500係發行第2讀取指令CMD_RD2，將自NAND型快閃記憶體100讀取之資料自控制器200讀取。
其次，對ECC為有效之情形時之讀取動作進行說明。圖28係表示 ECC為有效之情形時之讀取動作時主機機器500、控制器200、及NAND型快閃記憶體100之動作之流程圖，圖29係指令序列。
如圖所示，首先主機機器500發行第1讀取指令CMD_RD1，於步驟S30中，自記憶胞陣列110讀取資料。關於該步驟S30之前之動作，因與ECC為無效之情形時之動作同樣，故省略說明。
繼而，於步驟S31中，ECC電路295對讀取之資料進行錯誤檢測，於錯誤被檢測時對其進行校正。再者，ECC電路295係於應儲存ECC碼之區域寫入有實質資料之情形，進行錯誤檢測，但除實質資料偶然與ECC碼一致之情形外，不進行校正。作為如上所述之狀況，例如，於以ECC電路295之設定為無效之狀態進行資料寫入後，變更設定成ECC電路295之設定為有效狀態，且設想進行資料讀取之情形。
其後，NAND型快閃記憶體100成為待命狀態，且讀取之資料被發送至控制器200。繼而，控制器200將步驟S31中ECC處理中所檢測出之各區段之錯誤校正結果保存於特徵表。
若錯誤校正結果被傳送至特徵表，則記憶體系統1成為待命狀態，例如，定序器250將特徵表內之OIP自“1”設置成“0”。
於步驟S32中，定序器250係根據各區段中錯誤校正結果，設置特徵表中對應之ECCS標記。再者，於對應該儲存ECC碼之區域寫入有實質資料之情形時，除實質資料偶然與ECC碼一致之情形外，於主機機器500中，表示檢測出錯誤但未校正之“10”被設置成ECCS。
對OIP成為“0”進行應答，主機機器500發行Get feature指令CMD_GF及位址ADD(=“C0h”)，且自特徵表讀取包含ECCS之條目之資訊。
進而，主機機器500發行第2讀取指令CMD_RD2，且於可藉由ECC電路295進行錯誤校正之情形時，自控制器200讀取被校正之資料。再者，主機機器500於無法藉由ECC電路295進行錯誤校正之情形 時，自控制器200讀取校正前之資料。
1.4本實施形態之效果
根據本實施形態，可適當設定自主機機器寫入之區域。對於本效果，進行以下說明。
於NAND型快閃記憶體中，於寫入之資料之一部分產生錯誤位元(位元反轉)。因此，於使用NAND型快閃記憶體時，一般藉由ECC進行資料之錯誤校正。
為了進行錯誤校正而藉由ECC電路產生之ECC碼被寫入至設置於各頁之作為管理區域之一部分之ECC碼區域。ECC電路內置於NAND型快閃記憶體，且於ECC電路之設定表示有效之情形時，對ECC碼區域之ECC碼之寫入係由NAND型快閃記憶體執行。另一方面，於未內置ECC電路之情形、或ECC電路之設定表示無效之情形時，對ECC碼區域之ECC碼之寫入係由主機機器執行。
於該點上，根據本實施形態之構成，記憶胞陣列110係根據將ECC電路295設定成有效或無效之設定資訊，而變更與自主機機器500可寫入資料之區域對應之行位址之最大值。因此，根據ECC電路295之設定為有效或無效，可確保ECC碼被保持之區域，且適當地設定自主機機器500寫入之區域。
又，與可寫入自主機機器500指定之資料之區域對應之行位址係以無論ECC電路295之設定為何、皆可自主機機器500連續檢視之方式設定。因此，與可寫入區域離散分佈之情形相比較，可簡化主機機器500寫入資料之程序。
又，定序器250判定自主機機器指定之行位址、與自主機機器可寫入之行位址是否對應，於判定為不對應之情形時，僅對可寫入資料之區域寫入資料。因此，即便於因與ECC電路295之設定相應之可寫入之區域之變化而存在自主機機器500對不可寫入之區域之寫入指示 之情形時，亦可對適當區域寫入資料。
2.變化例等
如上所述，上述實施形態之記憶體系統包含：第1接腳，其可自主機機器接收晶片選擇信號；第2接腳，其可對主機機器輸出第1信號；第3接腳，其可自主機機器接收第2信號；第4接腳，其可自主機機器接收時脈；介面電路，其將接收到經確立之晶片選擇信號之後立即被第3接腳接收之第2信號辨識為指令；記憶胞陣列，其包含可保持資料之記憶胞，且以頁為單位寫入資料；及ECC電路，其進行被寫入至記憶胞陣列之資料之ECC碼之產生及錯誤之校正。介面電路可自主機機器接收將ECC電路設定為有效或無效之設定資訊。記憶胞陣列根據設定資訊，變更與可寫入資料之區域對應之行位址之最大值。
或者，與可寫入資料之區域對應之行位址係以無論設定資訊是否表示有效、皆可自主機機器連續檢視之方式設定。
根據本構成，可進而提高對於使用者之可用性。
再者，實施形態並不限定於上述說明之形態，可進行多種變化。例如，於上述實施形態中，以ECC電路295之設定表示有效之情形、ECC碼區域變為不可讀取之情形為例進行了說明。然而，保持於ECC碼區域之ECC碼亦可無關於ECC電路295之設定均可讀取。藉此，主機機器500即便於ECC電路295之設定表示有效之情形時，亦可讀取儲存於ECC碼區域之ECC碼。
又，對如下功能進行了說明：控制器200內之定序器250判定資料寫入時自主機機器500指定之行位址、與可寫入之行位址是否對應，於判定為不對應之情形時，僅對可寫入區域寫入資料。然而，上述功能亦可進而具備NAND型快閃記憶體100內之控制電路440。
又，於上述實施形態及變化例中，以ECC電路295內置於控制器200內之情形為例進行了說明。然而，ECC電路295並不限定於控制器 200，亦可內置於NAND型快閃記憶體100。
又，於上述實施形態及變化例中，以NAND型快閃記憶體100與控制器200為不同之半導體晶片之情形為例進行了說明。然而，該等亦可以單芯片形成。將該情形時之記憶體系統1之方塊圖示於圖30。
如圖所示，區塊構成除進而具備ECC電路295之方面外，與圖7同樣。於該情形時之記憶體系統1中，來自主機機器500之信號SCK、/CS、/HOLD、及/WP被輸入至邏輯電路470，且信號SI及SO經由輸入輸出控制電路460而被輸入輸出。且，暫存器410~430、控制電路440及460、以及邏輯電路470發揮控制器200之功能。即，控制電路440發揮作為定序器250及主機介面電路220之功能，且藉由信號/CS判別來自主機機器500之命令。輸入輸出控制電路460及邏輯電路470作為主機輸入輸出電路210發揮功能。暫存器410及420作為暫存器280及290發揮功能，特徵表例如被保持於狀態暫存器410等。又，ECC電路295產生之ECC碼被直接發送至資料暫存器140，ECC電路295輸出之狀態資訊被輸出至狀態暫存器410。
又，上述實施形態說明之記憶體系統亦可例如用於啟動電視或機頂盒等之應用程式。圖31係表示此種系統之例。於本例中，除記憶體系統1外，準備NOR(Not-OR：反或)型快閃記憶體2，記憶體系統1及NOR型快閃記憶體2均共通地藉由SPI介面連接。於本例中，用以控制記憶體系統1之指令(指令CMD_RD1、CMD_RD2、CMD_GF、CMD_SF等)保持於NOR型快閃記憶體2。且，於主機機器500啟動時，藉由主機機器500內之ROM保持之序列，主機機器500自NOR型快閃記憶體2讀取上述指令資訊。且，使用該指令資訊，主機機器500自記憶體系統1讀取啟動序列，執行啟動序列而啟動應用程式。
或者，若於主機機器500之ROM內保持有記憶體系統1之指令資訊，則可如圖32所示去除NOR型快閃記憶體2。
雖對本發明之若干實施形態加以說明，但該等實施形態係作為實例而提出，並未意欲限定發明之範圍。該等實施形態能以其他多種形態實施，可於不脫離發明之主旨之範圍內，進行多種省略、置換、變更。該等實施形態或其變化與包含於發明之範圍或主旨中，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
CMD_SF‧‧‧特徵表設置指令
S10~S12‧‧‧步驟

Claims (10)

  1. 一種記憶體系統，其特徵在於包含：第1接腳，其可自主機機器接收晶片選擇信號；第2接腳，其可對上述主機機器輸出第1信號；第3接腳，其可自上述主機機器接收第2信號；第4接腳，其可自上述主機機器接收時脈；介面電路，其將接收到經確立之上述晶片選擇信號之後立即由上述第3接腳接收到之上述第2信號辨識為指令；記憶胞陣列，其包含可保持資料之記憶胞，且以頁為單位被寫入資料；及ECC電路，其進行被寫入至上述記憶胞陣列之資料之ECC碼之產生及錯誤之校正；上述介面電路可自上述主機機器接收將上述ECC電路設定為有效或無效之設定資訊；上述記憶胞陣列根據上述設定資訊，變更與可寫入上述資料之區域對應之行位址之最大值。
  2. 如請求項1之記憶體系統，其中上述行位址係以無論上述ECC電路之設定為何、皆可自上述主機機器連續檢視之方式設定。
  3. 一種記憶體系統，其特徵在於包含：第1接腳，其可自主機機器接收晶片選擇信號；第2接腳，其可對上述主機機器輸出第1信號；第3接腳，其可自上述主機機器接收第2信號；第4接腳，其可自上述主機機器接收時脈；介面電路，其將接收到經確立之上述晶片選擇信號之後立即由上述第3接腳接收到之上述第2信號辨識為指令； 記憶胞陣列，其包含可保持資料之記憶胞，且以頁為單位被寫入資料；及ECC電路，其進行被寫入上述記憶胞陣列之資料之ECC碼之產生及錯誤之校正；上述介面電路可自上述主機機器接收將上述ECC電路設定為有效或無效之設定資訊；與可寫入上述資料之區域對應之行位址係以無論上述設定資訊是否表示有效、皆可自上述主機機器連續檢視之方式設定。
  4. 如請求項1或3之記憶體系統，其中上述ECC碼被保持於上述記憶胞陣列；保持上述ECC碼之區域係於上述ECC電路之設定表示有效之情形時，不可自上述主機機器寫入，於上述ECC電路之設定表示無效之情形時，可自上述主機機器寫入。
  5. 如請求項4之記憶體系統，其中上述被保持之ECC碼無論上述ECC電路之設定為何皆可讀取。
  6. 如請求項1或3之記憶體系統，其進而包含控制電路，該控制電路係判定自上述主機機器指定之行位址、與可自上述主機機器寫入之行位址是否對應，於判定不對應之情形時，僅對可寫入上述資料之區域寫入資料。
  7. 如請求項1或3之記憶體系統，其中上述介面電路係與上述時脈同步接收上述第2信號，且將與上述晶片選擇信號經確立後之最初之時脈同步接收到之上述第2信號辨識為上述指令。
  8. 如請求項1或3之記憶體系統，其中上述介面電路可藉由依據SPI(Serial Peripheral Interface：串列周邊介面)之匯流排而與上述主機機器連接。
  9. 如請求項1或3之記憶體系統，其中上述介面電路係安裝於第1半導體晶片；且上述記憶胞陣列及上述ECC電路係安裝於與上述第1半導體晶片不同之第2半導體晶片。
  10. 如請求項1或3之記憶體系統，其中上述介面電路、上述記憶胞陣列、及上述ECC電路係安裝於同一半導體晶片。
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