TWI587144B - Memory system - Google Patents

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TWI587144B
TWI587144B TW105103854A TW105103854A TWI587144B TW I587144 B TWI587144 B TW I587144B TW 105103854 A TW105103854 A TW 105103854A TW 105103854 A TW105103854 A TW 105103854A TW I587144 B TWI587144 B TW I587144B
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Shinya Takeda
Toshihiko Kitazume
Kenichirou Kada
Nobuhiro Tsuji
Shunsuke Kodera
Tetsuya Iwata
Yoshio Furuyama
Hirosuke Narai
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Toshiba Kk
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Description

記憶體系統
本發明之實施形態係關於一種記憶體系統。
作為記憶裝置，眾所周知有NAND型快閃記憶體。
本發明之實施形態實現讀取性能提高之記憶體系統。
根據實施形態，提供一種記憶體系統，其包含：記憶體；及控制器，其具有用以對主機連接之串列介面。控制器係於串列介面之晶片選擇信號被確證之情形時，與時脈信號同步地接收來自主機之頁讀出指令，於接收到頁讀出指令之情形時，對記憶體發行第1記憶體讀出指令。而且，控制器係藉由第1緩衝器接收針對所發行之第1記憶體讀出指令而自記憶體傳來之第1頁資料，於藉由第1緩衝器接收到第1頁資料之後、且於接收來自主機之其他頁讀出指令之前，對記憶體發行第2記憶體讀出指令，並且藉由第2緩衝器接收針對所發行之第2記憶體讀出指令而自記憶體傳來之第2頁資料。
1‧‧‧記憶體系統
2‧‧‧NOR型快閃記憶體
100‧‧‧NAND型快閃記憶體
110‧‧‧記憶單元陣列
120‧‧‧列解碼器
130‧‧‧感測放大器
140‧‧‧資料暫存器
150‧‧‧行解碼器
200‧‧‧控制器
210‧‧‧主機輸入輸出電路
220‧‧‧主機介面電路
230‧‧‧NAND介面電路
240‧‧‧NAND輸入輸出電路
250‧‧‧定序器
260、270‧‧‧資料緩衝器
280、410‧‧‧狀態暫存器
290、420‧‧‧位址暫存器
300‧‧‧引線框架
310‧‧‧晶片座
320‧‧‧內引線
330‧‧‧外引線
340‧‧‧接合線
350‧‧‧樹脂
400‧‧‧ECC電路
430‧‧‧指令暫存器
440‧‧‧控制電路
450‧‧‧電壓產生電路
460‧‧‧輸入輸出控制電路
470‧‧‧邏輯電路
480‧‧‧資料暫存器
500‧‧‧主機機器
600‧‧‧周邊電路
00h‧‧‧位址輸入指令
10h‧‧‧寫入指令
30h‧‧‧讀出指令
60h‧‧‧刪除指令
70h‧‧‧狀態讀出指令
80h‧‧‧寫入指令
ADD‧‧‧位址
ALE‧‧‧位址閂賦能信號
/CE‧‧‧晶片賦能信號
CLE‧‧‧指令閂賦能信號
CMD_ER‧‧‧刪除指令
CMD_GF‧‧‧獲取特徵指令
CMD_RD1‧‧‧第1讀出指令
CMD_RD2‧‧‧第2讀出指令
CMD_WR1‧‧‧第1寫入指令
CMD_WR2‧‧‧第2寫入指令
/CS‧‧‧晶片選擇信號
D0h‧‧‧刪除指令
DAT‧‧‧寫入資料
DMY_BIT‧‧‧虛擬位元
/HOLD‧‧‧控制信號
IO‧‧‧信號
IO[n：0]‧‧‧信號
RD_DAT‧‧‧資料
/RB‧‧‧就緒就緒．忙碌信號
/RE‧‧‧讀取賦能信號
SCK‧‧‧串列時脈信號
SI‧‧‧串列資料
SO‧‧‧串列資料
SO0‧‧‧串列資料
SO1‧‧‧串列資料
SO2‧‧‧串列資料
SO3‧‧‧串列資料
ST_DAT‧‧‧狀態資料
Vcc‧‧‧電源電壓
Vss‧‧‧基準電位
WR_DAT‧‧‧寫入資料
/WE‧‧‧寫入賦能信號
/WP‧‧‧控制信號
圖1係第1實施形態之記憶體系統之外觀圖。
圖2係第1實施形態之記憶體系統之剖視圖。
圖3係表示第1實施形態之記憶體系統之外部端子之功能的圖表。
圖4係第1實施形態之記憶體系統之外觀圖。
圖5係表示第1實施形態之記憶體系統之外部端子之功能的圖表。
圖6係第1實施形態之記憶體系統之方塊圖。
圖7係第1實施形態之半導體記憶裝置之方塊圖。
圖8係第1實施形態之記憶體系統之讀出時的各種信號之時序圖。
圖9係第1實施形態之記憶體系統之讀出時的各種信號之時序圖。
圖10係第1實施形態之記憶體系統之讀出時的各種信號之時序圖。
圖11係第1實施形態之記憶體系統之讀出時的各種信號之時序圖。
圖12係第1實施形態之記憶體系統之寫入時的各種信號之時序圖。
圖13係第1實施形態之記憶體系統之寫入時的各種信號之時序圖。
圖14係第1實施形態之記憶體系統之寫入時的各種信號之時序圖。
圖15係第1實施形態之記憶體系統之刪除時的各種信號之時序圖。
圖16係第1實施形態之記憶體系統之刪除時的各種信號之時序圖。
圖17係用以說明第1實施形態之預先讀出動作之流程圖。
圖18係用以說明第1實施形態之預先讀出動作之時序圖。
圖19係用以說明讀出處理之動作之時序圖。
圖20係用以說明第2實施形態之預先讀出動作之流程圖。
圖21係用以說明第2實施形態之預先讀出動作之時序圖。
圖22係用以說明第3實施形態之預先讀出動作之功能之切換的流程圖。
圖23係第1實施形態之變化例之記憶體系統的方塊圖。
圖24係利用第1實施形態之記憶體系統之系統的概念圖。
圖25係利用第1實施形態之記憶體系統之系統的概念圖。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同功能及構成之構成要素，標註共同之參照符號。
1.第1實施形態
對第1實施形態之記憶體系統進行說明。
1.1關於構成
1.1.1關於記憶體系統之整體構成
首先，使用圖1及圖2，對本實施形態之記憶體系統之大致之整體構成進行說明。圖1係本實施形態之記憶體系統之外觀圖，尤其表示自上表面觀察之情況，圖2係沿著圖1中之2-2線之剖視圖。
如圖示般，記憶體系統1包含2個半導體晶片100、200。半導體晶片(記憶體晶片)100包含NAND型快閃記憶體等半導體記憶體，半導體晶片200(控制器晶片)包含控制記憶體晶片100之控制器。該等半導體晶片100及200安裝於引線框架300，進而由樹脂350密封從而被封裝。
更具體而言，如圖2所示，於引線框架300之晶片座310上搭載記憶體晶片100，且於記憶體晶片100上重疊有控制器晶片200。
控制器晶片200例如藉由接合線340連接於引線框架之內引線320，進而亦藉由未圖示之接合線而與記憶體晶片100連接。而且，記憶體晶片100、控制器晶片200、晶片座310、內引線320、及接合線 340例如由樹脂350密封。
內引線320連接於露出於樹脂350外部之外引線330。而且，外引線330作為記憶體系統1之外部連接端子(外部連接接腳)發揮功能。若為圖1之例，則準備有第1接腳至第16接腳之16個外部連接端子。而且，記憶體系統1經由該等接腳，而與控制記憶體系統1之(更具體而言對記憶體晶片進行存取之)主機機器進行通信。
圖3係表示各接腳之功能之圖表。如圖示般，第1接腳用於控制信號/HOLD之輸入用、或串列資料SO3之輸出用。控制信號/HOLD於暫時停止主機機器與記憶體系統1之間之通信時被確證("L"位準)。第2接腳接收電源電壓Vcc。第3接腳至第6接腳、及第11接腳至第14接腳為未使用接腳，例如可於將來必須進行某些信號或資料之收發時使用。第7接腳接收晶片選擇信號/CS。晶片選擇信號/CS係用以使記憶體晶片100及控制器晶片200活化之信號(換言之，係於對記憶體系統1進行存取時被活化之信號)，例如於主機機器對記憶體系統1輸入指令之時點被確證("L"位準)。第8接腳用於串列資料(SO或SO1)之輸出用。第9接腳用於控制信號/WP之輸入用、或串列資料(SO2)之輸出用。控制信號/WP係寫保護信號，於禁止對記憶體晶片寫入時被確證("L"位準)。第10接腳接收基準電位Vss。第15接腳用於串列資料(SI)之輸入用、或串列資料(SO0)之輸出用。第16接腳接收串列時脈信號SCK。
上述接腳構成依據SPI(Serial Peripheral Interface，串列周邊介面)。而且，藉由任意選擇第1接腳、第8接腳、第9接腳、及第15接腳用作串列資料輸出，能以1倍速、2倍速、或4倍速將資料輸出至主機機器。
圖4表示與圖1不同之封裝構成之例。於圖4之例中，設置有第1接腳至第8接腳之8個外部連接端子。圖5係表示圖4之例中之各接腳之 功能的圖表。
如圖示般，第1接腳接收晶片選擇信號/CS，第2接腳輸出串列資料SO、SO1，第3接腳接收寫保護信號/WP，或輸出串列資料SO2，第4接腳接收基準電位Vss，第5接腳接收串列資料SI，或輸出串列資料SO0，第6接腳接收串列時脈，第7接腳接收控制信號/HOLD，或輸出串列資料SO3，第8接腳接收電源電壓Vcc。
於此情形時，接腳構成亦依據SPI。
圖6係表示記憶體系統1之內部構成之功能方塊圖。以下，將記憶體晶片100稱為NAND型快閃記憶體100，將控制器晶片200簡稱為控制器200。
如圖示般，記憶體系統1包含NAND型快閃記憶體100及控制器200。
NAND型快閃記憶體100包含複數個記憶單元，非揮發地記憶資料。控制器200藉由NAND匯流排連接於NAND型快閃記憶體100，且藉由SPI匯流排連接於主機機器500。而且，控制器200控制對NAND型快閃記憶體100之存取。
NAND匯流排根據NAND介面進行信號之收發。該信號之具體例為晶片賦能信號/CE、位址閂賦能信號ALE、指令閂賦能信號CLE、寫入賦能信號/WE、讀取賦能信號/RE、就緒．忙碌信號/RB、輸入輸出信號I/O、及寫保護信號/WP。
信號/CE以低(low)位準被確證，且係用以使NAND型快閃記憶體100活化之信號，於對NAND型快閃記憶體100進行存取時被確證。信號CLE及ALE係對NAND型快閃記憶體100通知輸入至NAND型快閃記憶體100之信號I/O分別為指令及位址之信號。信號/WE以低位準被確證，且係用以使輸入信號I/O取入至NAND型快閃記憶體100之信號。信號/RE亦以低位準被確證，且係用以將輸出信號I/O自NAND型快閃 記憶體100讀出之信號。就緒就緒．忙碌信號/RB係表示NAND型快閃記憶體100為就緒狀態(可接受來自控制器200之命令之狀態)、或者為忙碌狀態(無法接收來自控制器200之命令之狀態)之信號，低位準表示忙碌狀態。輸入輸出信號I/O例如為8位元(n=8)之信號。而且，輸入輸出信號I/O係於NAND型快閃記憶體100與控制器200之間被收發之資料之實體，為指令、位址、寫入資料、及讀出資料等。信號/WP係用以禁止對NAND型快閃記憶體100進行寫入之信號。
SPI匯流排如圖3及圖5所說明般。
1.1.2關於控制器200之構成
其次，繼續使用圖6，對控制器200之構成之詳細情況進行說明。如圖示般，控制器200包含主機輸入輸出電路210、主機介面電路220、NAND介面電路230、NAND輸入輸出電路240、定序器(狀態機)250、資料緩衝器260、270、狀態暫存器280、位址暫存器290、及周邊電路600。
主機輸入輸出電路210作為於與主機機器500之間被收發之信號之緩衝器發揮功能。信號SCK、SI、/CS、/HOLD、及/WP首先由主機輸入輸出電路210接收，其後被輸出至主機介面電路220。
主機介面電路220將信號SI與信號SCK同步地取入至內部。又，主機介面電路220經由主機輸入輸出電路210將與信號SCK同步被輸出之信號SO發送至主機機器500。
主機介面電路220擔負經由主機輸入輸出電路210之與主機機器500之間之信號的收發控制。又，主機介面電路220作為串列/並行轉換器及並行/串列轉換器發揮功能。例如，將來自主機機器500之輸入信號SI自串列信號轉換為並行信號，將自NAND型快閃記憶體100讀出之資料自並行信號轉換為串列信號。進而，主機介面電路220於輸入信號SI為指令之情形時作為指令解碼器發揮功能，而對所接收之指 令進行解碼。繼而，將解碼結果輸出至例如定序器250。
資料緩衝器260、270經由主機介面電路220暫時保持自主機機器500接收之寫入資料。進而，經由NAND介面電路230暫時保持自NAND型快閃記憶體100讀出之資料。
狀態暫存器280保持記憶體系統1之各種狀態資訊。例如，保持下述特徵表。
位址暫存器290經由主機介面電路220保持自主機機器500接收之位址。
NAND介面電路230擔負經由NAND輸入輸出電路240之與NAND型快閃記憶體100之間之信號的收發控制。而且，NAND介面電路230根據定序器250之命令，發行依據NAND介面之各種指令，並將其與位址暫存器290內之位址一併經由NAND輸入輸出電路240輸出至NAND型快閃記憶體100。於寫入資料時，將資料緩衝器260及/或270內之資料經由NAND輸入輸出電路240輸出至NAND型快閃記憶體100。進而，於讀出資料時，將自NAND型快閃記憶體100讀出之資料傳輸至資料緩衝器260及/或270。
NAND輸入輸出電路240作為於與NAND型快閃記憶體100之間被收發之信號之緩衝器發揮功能。又，根據NAND介面電路230之命令，對信號/CE、CLE、ALE、/WE、/RE、/WP進行確證或撤銷確證。進而，於讀出資料時，暫時保持信號IO(讀出資料)，並將其傳輸至NAND介面電路230，於寫入時，暫時保持信號IO(寫入資料)，並將其發送至NAND型快閃記憶體100。又，自NAND型快閃記憶體100接收就緒就緒．忙碌信號/RB，並將其傳輸至NAND介面電路230。
定序器250控制控制器200整體之動作。例如，於自主機機器500提出資料之讀出請求時，命令NAND介面電路230執行用以執行讀出動作之順序。又，於自主機機器500提出資料之寫入請求時，命令 NAND介面電路230執行用以執行讀出動作之順序。進而，根據自NAND型快閃記憶體100接收之狀態資訊，更新狀態暫存器280內之特徵表。
周邊電路600自外部接收電源電壓Vcc，將其傳輸至各電路區塊，並且進行控制器200之動作所需之其他控制。
1.1.3關於NAND型快閃記憶體100之構成
其次，使用圖7，對NAND型快閃記憶體100之構成進行進行說明。圖7係NAND型快閃記憶體100之方塊圖。
如圖示般，NAND型快閃記憶體100包含記憶單元陣列110、列解碼器120、感測放大器130、資料暫存器140、行解碼器150、ECC(error check and control，錯誤檢查與控制)電路400、狀態暫存器410、位址暫存器420、指令暫存器430、控制電路440、電壓產生電路450、輸入輸出控制電路460、邏輯電路470、及資料暫存器480。
記憶單元陣列110包含與列及行相對應之複數個非揮發性之記憶單元。而且，位於同一列之記憶單元連接於同一字元線，位於同一行之記憶單元連接於同一位元線。對連接於同一字元線之複數個記憶單元總括地進行資料之讀出及寫入。將該單位稱為頁。1頁份之資料包含實質之資料及管理資料。實質之資料以被稱為區段之單位被管理。例如於本例中，1頁包含4個區段，各區段具有512位元組之資料尺寸。管理資料例如包含用以更正錯誤之ECC資料(奇偶校驗位)。於每一區段進行錯誤更正。因此，管理資料包含針對每一區段準備之ECC資料。又，資料之刪除係以複數頁單位總括地進行。將該單位稱為區塊。
列解碼器120對指定記憶單元陣列110之列方向之列位址進行解碼。而且，根據解碼結果選擇字元線，並施加資料之寫入、讀出、及刪除所需之電壓。
感測放大器130於讀出資料時，感測自記憶單元陣列110讀出之資料，並將其傳輸至資料暫存器140。於寫入資料時，將資料暫存器140內之資料傳輸至記憶單元陣列110。
資料暫存器140暫時保持1頁份之寫入資料或讀出資料。
行解碼器150對指定記憶單元陣列110之行方向之行位址進行解碼。而且，根據解碼結果，於寫入時將資料傳輸至資料暫存器，於讀出時自資料暫存器讀出資料。
ECC電路400進行錯誤檢測及錯誤更正處理。更具體而言，於寫入資料時，基於自控制器200接收到之資料，針對每一區段產生奇偶校驗位，將該奇偶校驗位與實質之資料傳輸至資料暫存器140。於讀出資料時，基於自資料暫存器140傳輸之資料中所包含之奇偶校驗位，針對每一區段產生更正校驗子(syndrome)，而檢測錯誤之有無。而且，於檢測出錯誤時，特定出其位元位置，並更正錯誤。於本例中，對1區段可更正之錯誤位元數例如係每1區段為8位元。又，ECC電路400可將於各區段中被檢測出之錯誤位元數作為狀態資訊輸出至狀態暫存器410。
邏輯電路470自控制器200接收信號/CE、CLE、ALE、/WE、/RE、及/WP。
輸入輸出控制電路460接收信號IO[n：0]。而且，輸入輸出控制電路460於信號IO為位址之情形(ALE="H"之情形)時，使其保持於位址暫存器420。又，於信號IO為指令之情形(CLE="H"之情形)時，使其保持於指令暫存器430。進而，於信號IO為資料之情形(ALE=CLE="L"之情形)時，使其保持於資料暫存器480。
狀態暫存器410保持NAND型快閃記憶體100之各種狀態資訊。狀態資訊中，包含賦予自上述ECC電路400之錯誤位元數、或者表示賦予自控制電路440之寫入動作及刪除動作成功(通過)或失敗(失效)之資 訊等。
控制電路440基於被保持於指令暫存器430之指令、及被輸入至邏輯電路470之各種信號，控制NAND型快閃記憶體100整體。又，控制電路440產生就緒就緒．忙碌信號/RB，並將其輸出至控制器200。
電壓產生電路450基於控制電路440之命令，產生資料之寫入、讀出、及刪除動作所需之電壓，並將其供給至記憶單元陣列110、列解碼器120、及感測放大器130。
1.2關於動作
其次，以下對本實施形態之記憶體系統中之資料之讀出動作、寫入動作、及刪除動作，著眼於由SPI匯流排及NAND匯流排收發之信號，進行簡單說明。
1.2.1讀出動作
首先，對讀出動作進行說明。讀出動作大致包括以下3步驟。即，
(1)自NAND型快閃記憶體讀出資料：藉由本動作，將資料自NAND型快閃記憶體100讀出至控制器200。
(2)讀出特徵表(有時亦稱為獲取特徵(Get feature))：藉由本動作，判定記憶體系統1為忙碌狀態或就緒狀態、即上述(1)之動作是否已完成。
(3)自控制器200讀出資料：藉由本動作，將於(1)中被讀出至控制器200之資料讀出至主機機器500。
圖8係執行上述(1)時之SPI匯流排上之各種信號的時序圖。如圖示般，主機機器500確證信號/CS，並且發行第1讀出指令CMD_RD1作為信號SI，進而發行時脈SCK。
控制器200之主機介面電路220將信號/CS被確證而接收最初之時脈SCK時之信號SI識別為指令。該指令例如為歷時8時脈週期而輸入 之8位元信號。藉由接收到第1讀出指令CMD_RD1，定序器250開始資料讀出順序。
繼而，主機機器500例如歷時8時脈週期而將虛擬位元DMY_BIT發送至控制器200，其後，例如歷時16週期而將位址ADD發送至控制器200。繼而，於發送位址ADD後，主機機器500對信號/CS撤銷確證。位址ADD係指定NAND型快閃記憶體100中之區塊及頁之位址，被保持於位址暫存器290。
如此般，預先決定，於接收到特定之指令時其後輸入何種信號(指令順序)。即，控制器200掌握，於例如接收到第1讀出命令時，於其後之8時脈週期輸入之信號SI為無意味之虛擬資料，於其後之16時脈週期輸入之信號SI為實體之位址信號。
接著上述(1)之動作繼續執行上述(2)之動作。圖9係執行上述(2)時之SPI匯流排上之各種信號的時序圖。如圖示般，主機機器500再次確證信號/CS，並且發行獲取特徵指令CMD_GF作為信號SI，進而發行時脈SCK。
繼而，主機機器500例如歷時8時脈週期而將位址ADD發送至控制器200。該位址ADD為特徵表內之位址，當然為指定儲存有就緒就緒．忙碌資訊之區域之位。於控制器200中，於接收位址ADD後，主機介面電路220例如根據定序器250之命令自狀態暫存器280讀出特徵表之指定之輸入值，歷時8週期而將其作為8位元之狀態資料ST_DAT發送至主機機器500。於該狀態資料ST_DAT中，包含就緒就緒．忙碌資訊。繼而，於接收狀態資料ST_DAT後，主機機器500對信號/CS撤銷確證。
若於所接收之狀態資料ST_DAT中，表示記憶體系統1為就緒狀態，則執行上述(3)之動作。圖10係執行上述(3)時之SPI匯流排上之各種信號的時序圖。如圖示般，主機機器500確證信號/CS，並且發行第 2讀出指令CMD_RD2作為信號SI，進而發行時脈SCK。
繼而，主機機器500例如歷時4時脈週期而將虛擬位元DMY_BIT發送至控制器200，其後例如歷時12週期而將位址ADD發送至控制器200。該位址ADD係用以指定控制器200中資料緩衝器260或270中之區域之位址，且係指定NAND快閃記憶體100中之頁內之行之位址。位址ADD被保持於位址暫存器290。繼而，例如根據定序器250之控制，主機介面電路220自資料緩衝器260或270讀出資料。繼而，經過8時脈週期後，主機介面電路220將自資料緩衝器260或270讀出之資料RD_DAT發送至主機機器500。
圖11係上述(1)之動作時之NAND匯流排上之各種信號的時序圖。於接收到第1讀出指令CMD_RD1之控制器200中，例如根據定序器250之控制，NAND介面電路230發行位址輸入指令"00h"，並將其發送至NAND型快閃記憶體100。繼而，例如歷時5週期而將位址ADD發送至NAND型快閃記憶體100，其後發行讀出指令"30h"，並將其發送至NAND型快閃記憶體100。再者，該位址ADD包含表示圖8及圖10所示之動作中被保持於位址暫存器290之區塊、頁、及行的位址。
回應於指令"30h"，於NAND型快閃記憶體100內，開始自記憶單元陣列110讀出資料之動作，NAND型快閃記憶體100成為忙碌狀態(/RB="L")。
若完成自記憶單元陣列110讀出資料，則NAND型快閃記憶體100成為就緒狀態。回應於此，控制器200觸發信號/RE。繼而，將資料與信號/RE同步地自NAND型快閃記憶體100傳輸至控制器200。
1.2.2寫入動作
其次，對寫入動作進行說明。寫入動作大致包括以下3步驟。即，
(1)自主機機器500傳輸資料至控制器200。
(2)將所傳輸之資料寫入至NAND型快閃記憶體100。
(3)讀出特徵表(獲取特徵)：藉由本動作，判定對NAND型快閃記憶體100之寫入通過或失效。
圖12係執行上述(1)時之SPI匯流排上之各種信號的時序圖。如圖示般，主機機器500確證信號/CS，並且發行第1寫入指令CMD_WR1作為信號SI，進而發行時脈SCK。藉由接收到第1寫入指令CMD_WR1，定序器250開始資料寫入順序。
繼而，主機機器500例如歷時4時脈週期而將虛擬位元DMY_BIT發送至控制器200，其後例如歷時12週期而將位址ADD發送至控制器200。該位址ADD係用以指定資料緩衝器260或270中之區域之位址，且係指定NAND快閃記憶體100中之頁內之行之位址。位址ADD被保持於位址暫存器290。進而，主機機器500將寫入資料WR_DAT發送至控制器200。該寫入資料WR_DAT於資料緩衝器260或270中被保持於與剛接收之ADD對應之區域。繼而，於發送資料WR_DAT後，主機機器500對信號/CS撤銷確證。
接著上述(1)之動作繼續執行上述(2)之動作。圖13係執行上述(2)時之SPI匯流排上之各種信號之時序圖。如圖示般，主機機器500再次確證信號/CS，並且發行第2寫入指令CMD_WR2作為信號SI，進而發行時脈SCK。藉由接收第2寫入指令CMD_WR2，定序器250識別接收到上述(2)之動作命令。
繼而，主機機器500例如歷時8時脈週期而將8位元之虛擬位元DMY_BIT發送至控制器200，其後例如歷時16週期而將16位元之位址ADD發送至控制器200。該位址ADD係指定NAND型快閃記憶體100中之區塊及頁之位址，被保持於位址暫存器290。繼而，於發送位址ADD後，主機機器500對信號/CS撤銷確證。
接著上述(2)之動作，繼續進行上述(3)之動作。本動作中之指令 順序與讀出動作時所說明之圖9相同。又，主機機器500於在所接收之狀態資料ST_DAT中表示記憶體系統1為就緒狀態時，繼而請求關於資料之寫入是否失效之資訊。
圖14係上述(2)之動作時之NAND匯流排上之各種信號的時序圖。於接收到第2寫入指令CMD_WR2之控制器200中，例如根據定序器250之控制，NAND介面電路230發行寫入指令"80h"，並將其發送至NAND型快閃記憶體100。繼而，例如歷時5週期而將位址ADD發送至NAND型快閃記憶體100，進而歷時複數週期而將寫入資料DAT發送至NAND型快閃記憶體100，其後發行寫入指令"10h"，並將其發送至NAND型快閃記憶體100。再者，該位址ADD包含表示圖12及圖13所示之動作中被保持於位址暫存器290之區塊、頁、及行的位址。
回應於指令"10h"，於NAND型快閃記憶體100內，開始對記憶單元陣列110寫入資料之動作，NAND型快閃記憶體100成為忙碌狀態(/RB="L")。
若完成將資料寫入至記憶單元陣列110，則NAND型快閃記憶體100成為就緒狀態。回應於此，控制器200發行狀態讀出指令"70h"，觸發信號/RE。繼而，將表示寫入動作通過或失效之狀態資料ST_DAT與信號/RE同步地傳輸至控制器200。該狀態資料ST_DAT被保持於特徵表，並由上述(3)之獲取特徵指令讀出至主機機器500。
1.2.3刪除動作
其次，對刪除動作進行說明。刪除動作大致包括以下2步驟。即，
(1)自主機機器500對控制器200之刪除命令。
(2)讀出特徵表(獲取特徵)：藉由本動作，判定對NAND型快閃記憶體100之刪除動作是否通過或失效。
圖15係執行上述(1)時之SPI匯流排上之各種信號的時序圖。如圖 示般，主機機器500確證信號/CS，並且發行刪除指令CMD_ER作為信號SI，進而發行時脈SCK。藉由接收到刪除指令CMD_ER，定序器250開始資料刪除順序。
繼而，主機機器500例如歷時8時脈週期而將8位元之虛擬位元DMY_BIT發送至控制器200，其後例如歷時16週期而將16位元之位址ADD發送至控制器200。該位址ADD係用以指定記憶單元陣列110中成為刪除對象之區塊之位址，被保持於位址暫存器290。其後，主機機器500對信號/CS撤銷確證。
接著上述(1)之動作，繼續執行上述(2)之動作。本動作中之指令順序與讀出動作時所說明之圖9相同。又，主機機器500於在所接收之狀態資料ST_DAT中表示記憶體系統1為就緒狀態時，繼續請求關於資料之刪除通過或失效之資訊。
圖16係上述(1)之動作時之NAND匯流排上之各種信號的時序圖。於接收到刪除指令CMD_ER之控制器200中，例如根據定序器250之控制，NAND介面電路230發行刪除指令"60h"，並將其發送至NAND型快閃記憶體100。繼而，例如歷時3週期而將位址ADD發送至NAND型快閃記憶體100，進而發行刪除指令"D0h"，並將其發送至NAND型快閃記憶體100。
回應於指令"D0h"，於NAND型快閃記憶體100內，開始記憶單元陣列110之資料之刪除動作，NAND型快閃記憶體100成為忙碌狀態(/RB="L")。
若完成資料之刪除，則NAND型快閃記憶體100成為就緒狀態。回應於此，控制器200發行狀態讀出指令"70h"，觸發信號/RE。繼而，將表示刪除動作通過或失效之狀態資料ST_DAT與信號/RE同步地傳輸至控制器200。該狀態資料ST_DAT被保持於特徵表，並由上述(2)之獲取特徵指令讀出至主機機器500。
1.3關於預先讀出動作(第1實施形態之預先讀出動作)
於本實施形態中，與如上述「1.2.1讀出動作」中所說明之通常之讀出另外設置有預先讀出動作。以下，對該預先讀出動作進行說明。再者，於以下說明中，對與上述記憶體系統之說明相同之部分，省略其詳細說明。
又，為了使本實施形態之理解變得容易，對於上述讀出動作中之獲取特徵指令，省略其說明，著眼於第1讀出指令CMD_RD1(相當於圖17中之SPI匯流排(主機匯流排)之頁讀出指令)、第2讀出指令CMD_RD2(相當於圖17中之SPI匯流排之讀出緩衝指令)進行說明。
於本實施形態中，於不存在明確表示之來自主機500之指示的情形時，進行以下預先讀出處理動作。
圖17係用以說明第1實施形態之預先讀出動作之流程圖。圖18係用以說明第1實施形態之預先讀出動作之時序圖。
如上所述，主機機器500確證信號/CS，並且發行SPI匯流排(主機匯流排)之頁讀出指令(S1)。
控制器200之主機介面電路220將信號/CS被確證並接收最初之時脈SCK時之信號SI識別為指令。該指令例如為歷時8時脈週期而輸入之8位元信號，接收頁讀出指令。
繼而，主機機器500例如歷時8時脈週期而將虛擬位元DMY_BIT發送至控制器200，其後例如歷時16週期而將位址ADD發送至控制器200。繼而，於發送位址ADD後，主機機器500對信號/CS撤銷確證。位址ADD係指定NAND型快閃記憶體100中之區塊及頁之位址，且被保持於位址暫存器290。藉由接收到指令、位址，定序器250開始資料讀出程序。
其後，藉由特徵表讀出，判定記憶體系統1為忙碌狀態或就緒狀態、即上述主機匯流排之頁讀出指令之動作是否已完成。
再者，對於特徵表讀出之動作，由於已記載於上述「1.2.1讀出動作」中，故而此處不進行詳細敍述。
接收到SPI匯流排之頁讀出指令之控制器200經由NAND匯流排，對NAND型快閃記憶體100發行記憶體讀出指令(S2)。
具體而言，NAND介面電路230發行指令"00h"，並將其發送至NAND型快閃記憶體100。繼而，例如歷經5週期，將位址ADD發送至NAND型快閃記憶體100，其後發行指令"30h"，並將其發送至NAND型快閃記憶體100。再者，該位址ADD包含表示圖8及圖10所示之動作中被保持於位址暫存器290之塊、頁、及行的位址。
回應於指令"30h"，於NAND型快閃記憶體100內，自記憶單元陣列110讀出資料之動作開始，NAND型快閃記憶體100成為忙碌狀態(/RB="L")。
若完成自記憶單元陣列110之讀出資料，則NAND型快閃記憶體100成為就緒狀態。回應於此，控制器200觸發信號/RE。繼而，將資料與信號/RE同步地自NAND型快閃記憶體100傳輸至控制器200。
另一方面，控制器200於經過SPI匯流排之忙碌狀態(圖17及圖18之T1)後，經由SPI匯流排自主機機器500接收讀出緩衝指令(S3)。
控制器200於經過NAND型快閃記憶體100之讀出忙碌時間(圖17之T2)及自NAND型快閃記憶體100傳輸資料至控制器200之資料緩衝器270(資料緩衝器1)期間(圖17及圖18之T3-0)後，以S3中之讀出緩衝指令之接收為契機，經由NAND匯流排對NAND型快閃記憶體100發行記憶體讀出指令(S4)。
藉此，可一面自控制器200經由SPI匯流排向主機機器500進行資料傳輸，一面自NAND型快閃記憶體100經由NAND匯流排向控制器200進行資料傳輸。
再者，S4中之發行記憶體讀出指令之時點並不限於此。S4中之 發行記憶體讀出指令之時點只要為控制器200自主機機器500接收下一頁讀出指令之前即可。
其後，控制器200於NAND型快閃記憶體100之讀出忙碌時間(圖17之T2)及自NAND型快閃記憶體100傳輸資料至控制器200之資料緩衝器260(資料緩衝器2)期間(圖17及圖18之T3-1)等待。
此處，於第1實施形態中，於S4中被發送至NAND型快閃記憶體100之記憶體讀出指令之頁位址係於S2中被發送至NAND型快閃記憶體100之記憶體讀出指令之頁位址的下一頁位址。
控制器200於經過自控制器200傳輸資料至主機機器500之期間(圖17及圖18之T4)後，受理下一頁讀出指令(S5)。其後，於經過預先讀出時之主機讀出忙碌之期間(圖17及圖18之T1-2)後，接收讀出緩衝指令(S6)。
於S6後，控制器200於經過自控制器200傳輸資料至主機機器500之期間(圖17及圖18之T4)後，受理下一頁讀出指令。
根據第1實施形態，已於S4中，以接收讀出緩衝指令為契機，發送記憶體讀出指令，而將資料讀出至控制器200之資料緩衝器260，故而可縮短順序讀取時之SPI匯流排之主機讀出忙碌期間。
具體而言，被縮短之期間為與對主機機器500之頁讀出對應之忙碌解除期間，若不考慮指令發行期間等，大致為
NAND型快閃記憶體100之讀出忙碌期間(T2)+自NAND型快閃記憶體100傳輸資料至緩衝器260、270之期間(T3-0或T3-1)-自緩衝器傳輸資料至主機機器500之期間(T4)，其結果，縮短讀出期間。
圖19係為了比較而用以說明讀出處理之動作之時序圖。如該圖所示，對於讀出緩衝指令，控制器200未對NAND匯流排進行任何關於指令之處理。
本實施形態之預先讀出動作係根據來自主機500之指示進行動作 之開啟(ON)/關閉(OFF)。具體而言，該預先讀出動作之開啟/關閉資訊例如儲存於狀態暫存器280之特徵表，但亦可儲存於其他位置。
於第1實施形態中，預先讀出動作之開啟/關閉資訊若為預設值(啟動時)則預先讀出動作被設為開啟，但並不限於此。
於第1實施形態之預先讀出方法中，無需由主機機器500明確表示之指示。因此，無須準備特別之主機機器500。然而，於本實施形態之預先讀出方法中，對隨機位址之資料之讀出，無法期待比順序位址之資料之讀出大之效果。
因此，亦可藉由來自主機機器500之指示，切換通常之讀出動作、與第1實施形態之預先讀出動作。
具體而言，例如亦可於特徵表之特定位址，設置用以切換通常之讀出動作、與第1實施形態之預先讀出動作之暫存器，並基於該暫存器之資訊，切換預先讀出動作之開啟/關閉。例如，於暫存器之值為「1」之情形時，將預先讀出動作設為開啟，於暫存器之值為「0」之情形時，將預先讀出動作設為關閉。
用以切換該特徵表之預先讀出動作之開啟/關閉的暫存器之資訊亦能以讀出指令、或緩衝器讀出指令等關於讀出之指令設定。
又，用以進行該預先讀出動作之暫存器之參照亦可係每當自主機機器500發行緩衝器讀出指令或頁讀出指令時被參照，基於主機機器500或控制器200之狀態進行動作之切換。
又，切換主機機器500之通常之讀出動作、與第1實施形態之預先讀出動作的基準係例如以下所述，但並不限於此。
首先，於主機機器500中，進行複數個讀出指令之判斷(S31)。具體而言，於主機機器500中，判斷連續之複數個讀出指令是否要讀出儲存於連續之頁位址之資料。
於S31中，於判斷出連續之複數個讀出指令要讀出儲存於連續之 頁位址之資料的情形時，於開始該讀出前，將用以切換上述動作之暫存器之值設為「1」，而將預先讀出動作設為開啟(S32)。
另一方面，於連續之複數個讀出指令不符合要讀出儲存於連續之頁位址之資料之情形的情形時，即，於對不連續之頁位址進行資料之讀出之情形時，於開始該讀出前，將用以切換上述動作之暫存器之值設為「0」，而將預先讀出動作設為關閉(S33)。
再者，複數頁之數量能以2個以上之任意之數設定。
根據第1實施形態，藉由設置用以進行此種預先讀出動作之暫存器，可進行不實施不需要之預先讀出動作之控制，從而可抑制無用之動作(電力消耗)。
又，藉由設置複數個資料緩衝器，可同時執行將資料讀出至主機機器500與自NAND型快閃記憶體100讀出資料，從而可縮短資料讀出時間。
2.預先讀出動作之第2實施形態
於第1實施形態之預先讀出動作中，於進行順序之位址之資料讀出的情形時，可謀求提高讀出性能，但於進行隨機之位址之資料讀出的情形時，難以謀求提高讀出性能。
於第2實施形態中，定義可根據來自主機機器500之指示進行任意頁之預先讀出的指令，藉此謀求提高除順序之位址之資料讀出以外的讀出性能。
圖20係用以說明第2實施形態之預先讀出動作之流程圖。圖21係用以說明第2實施形態之預先讀出動作之時序圖。
再者，對於與第1實施形態中所述之動作相同之部分，省略說明，此處對不同之部分進行敍述。
第2實施形態與第1實施形態中之預先讀出動作不同之處在於，於在S1中發行頁讀出指令後，定義由主機機器500指示之用以讀入任 意頁之新的指令(相當於圖20及圖21中之"下一頁指令")，並將該新的指令經由SPI匯流排向控制器200發行(S11)。
即，控制器200於經過SPI匯流排之忙碌狀態(圖20及圖21之T1)後，經由SPI匯流排自主機機器500接收下一頁指令(S11)。
控制器200於經過NAND型快閃記憶體100之讀出忙碌時間(圖20及圖21之T2)及自NAND型快閃記憶體100傳輸資料至控制器200之資料緩衝器270(資料緩衝器1)之期間(圖20及圖21之T3-0)後，以S11中之下一頁指令之接收為契機，將記憶體讀出指令經由NAND匯流排向NAND型快閃記憶體100發行(S4)。
其後，控制器200經由SPI匯流排自主機機器500接收讀出緩衝指令(S3)。
藉此，可一面自控制器200經由SPI匯流排向主機機器500進行資料傳輸，一面自NAND型快閃記憶體100經由NAND匯流排向控制器200進行資料傳輸。
再者，S11中之發行下一頁指令之時點並不限於此。S11中之發行下一頁指令之時點只要為控制器200自主機機器500接收下一頁讀出指令前即可。
再者，S11中之下一頁指令、與S3中之讀出緩衝指令亦可作為1個指令，定義新的指令編號。
因此，根據第2實施形態，可藉由主機機器500進行任意頁之預先讀出動作，故而可謀求提高除順序之位址之資料讀出以外的讀出性能。
3.預先讀出動作之第3實施形態
於第3實施形態中，藉由控制器200，主動地切換預先讀出動作之開啟/關閉，藉此謀求整體提高讀出性能。再者，該預先讀出動作之開啟/關閉之動作亦可藉由主機機器500而實施。
圖22係用以說明第3實施形態之預先讀出動作之切換之流程圖。
如該圖所示，若啟動記憶體系統之電源(S21)，則進行於上述第1實施形態或第2實施形態中說明之預先讀出動作(S22)。
該讀出動作之選擇可藉由如下方式進行切換：例如於特徵表中設置用以切換預先讀出動作與通常之讀出動作之預先讀出暫存器，且將該預先讀出暫存器之值設為有效或無效。於本實施形態中，於電源啟動時將預先讀出暫存器之值設為有效，而進行預先讀出動作。
繼而，判定於預先讀出動作中進行之於NAND匯流排中發行之記憶體讀出指令之頁讀出位址、與之後於SPI匯流排中接收之讀出指令之頁讀出位址的一致率是否滿足特定條件(S23)。
此處，所謂特定條件係指於預先讀出動作中進行之NAND匯流排中發行之預先讀出的頁讀出位址、與之後於SPI匯流排中接收之讀出之頁讀出位址一致的概率為閾值以下，但並不限於此。
例如，特定條件亦可為預先讀出之頁讀出位址、與之後於SPI匯流排中接收之讀出指令之頁讀出位址不一致。
於S23中，於判斷為滿足特定條件之情形時，進行如「1.2.1讀出動作」中所說明之通常之讀出處理(S24)，並返回至S23之處理。另一方面，於S23中，於判斷為不滿足特定條件之情形時，進行於上述第1實施形態中說明之預先讀出動作(S25)，並返回至S23之處理。
因此，根據本實施形態，控制器200或主機機器500適合地進行預先讀出動作，故而可實現有效率之預先讀出動作。
再者，上述實施形態並不限於上述所說明之形態，可進行各種變化。例如於上述實施形態中，係以NAND型快閃記憶體100與控制器200為不同之半導體晶片之情形為例進行了說明。然而，其等亦能以單晶片形成。將此情形時之記憶體系統1之方塊圖示於圖23。
如圖示般，方塊構成與圖7相同，但係將來自主機機器500之信 號SCK、/CS、/HOLD、及/WP輸入至邏輯電路470，且信號SI及SO經由輸入輸出控制電路460被輸入輸出。而且，暫存器410~430、控制電路440及460、以及邏輯電路470發揮控制器200之功能。即，控制電路440發揮作為定序器250及主機介面電路220之功能，藉由信號/CS判別來自主機機器500之命令。輸入輸出控制電路460及邏輯電路470作為主機輸入輸出電路210發揮功能。暫存器410及420作為暫存器280及290發揮功能，特徵表例如被保持於狀態暫存器410等。
又，上述實施形態中所說明之記憶體系統例如亦可用於啟動電視或機上盒等之應用軟體。圖24表示此種系統之例。若為本例，則除記憶體系統1以外，亦準備NOR型快閃記憶體2，且記憶體系統1及NOR型快閃記憶體2一併共同由SPI介面連接。於本例中，將用以控制記憶體系統1之指令(指令CMD_RD1、CMD_RD2、CMD_GF、CMD_SF等)保持於NOR型快閃記憶體2。而且，於主機機器500啟動時，根據主機機器500內之ROM(read only memory，唯讀記憶體)之保持之順序，主機機器500自NOR型快閃記憶體2讀出上述指令資訊。繼而，使用該指令資訊，主機機器500自記憶體系統1讀出啟動順序，並執行該啟動順序而啟動應用軟體。
或者，若於主機機器500之ROM內保持有記憶體系統1之指令資訊，則亦可如圖25所示般捨棄NOR型快閃記憶體2。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

Claims (10)

  1. 一種記憶體系統，其包含：記憶體；及控制器，其具有用以對主機連接之串列介面；上述控制器係於上述串列介面之晶片選擇信號被確證之情形時，與時脈信號同步地接收來自上述主機之頁讀出指令，於接收到來自上述主機之頁讀出指令之情形時，對上述記憶體發行第1記憶體讀出指令，藉由第1緩衝器接收針對上述發行之第1記憶體讀出指令而自上述記憶體傳來之第1頁資料，於藉由上述第1緩衝器接收到第1頁資料之後、且於接收來自上述主機之其他頁讀出指令之前，對上述記憶體發行第2記憶體讀出指令，並且藉由第2緩衝器接收針對上述發行之第2記憶體讀出指令而自上述記憶體傳來之第2頁資料。
  2. 如請求項1之記憶體系統，其中依上述第2記憶體讀出指令讀出之頁為依上述第1記憶體讀出指令讀出之頁之下一頁。
  3. 如請求項1之記憶體系統，其中上述第2記憶體讀出指令係於自上述控制器向上述主機進行上述第1緩衝器之資料之資料傳輸期間執行。
  4. 如請求項1之記憶體系統，其中依上述第2記憶體讀出指令讀出之頁係依上述主機指定之頁。
  5. 如請求項4之記憶體系統，其中由上述主機指定之頁包含於來自上述主機之頁讀出指令之後發送之指令中。
  6. 如請求項5之記憶體系統，其中由上述主機指定之頁包含於與讀出相關之指令中。
  7. 如請求項1之記憶體系統，其進而包含用以設定發行上述第2記憶體讀出指令並接收上述第2頁資料之動作的暫存器。
  8. 如請求項7之記憶體系統，其中上述暫存器可自上述主機設定。
  9. 一種記憶體系統，其包含：記憶體；及控制器，其具有用以對主機連接之串列介面；上述控制器係於上述記憶體系統啟動時，進行第1讀出動作，於滿足特定條件之情形時，進行第2讀出動作，上述第1讀出動作包含如下動作：於上述串列介面之晶片選擇信號被確證之情形時，與時脈信號同步地接收來自上述主機之頁讀出指令，於接收到上述頁讀出指令之情形時，對上述記憶體發行第1記憶體讀出指令，藉由第1緩衝器接收針對上述發行之第1記憶體讀出指令而自上述記憶體傳來之第1頁資料，於藉由上述第1緩衝器接收到第1頁資料之後、且於接收來自上述主機之其他頁讀出指令之前，對上述記憶體發行第2記憶體讀出指令，並且藉由第2緩衝器接收針對上述發行之第2記憶體讀出指令而自上述記憶體傳來之第2頁資料。
  10. 如請求項9之記憶體系統，其進而包含暫存器，該暫存器係用以切換上述第1讀出動作與上述第2讀出動作，上述特定條件係為：上述第2讀出指令之頁讀出位址、與於上述第2讀出指令後接收之頁讀出指令之頁讀出位址的一致率為閾 值以下，並且上述控制器於滿足上述特定條件之情形時，將上述暫存器設為無效，藉此執行上述第2讀出動作。
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