TWI618077B

TWI618077B - Memory system

Info

Publication number: TWI618077B
Application number: TW105104792A
Authority: TW
Inventors: Shunsuke Kodera; Toshihiko Kitazume; Kenichirou Kada; Nobuhiro Tsuji; Shinya Takeda; Tetsuya Iwata; Yoshio Furuyama; Hirosuke Narai
Original assignee: Toshiba Memory Corp
Priority date: 2015-08-28
Filing date: 2016-02-18
Publication date: 2018-03-11
Also published as: US20170060477A1; JP2017045394A; US10289482B2; TW201709214A; JP6542076B2

Abstract

本發明之實施形態係提供可提高動作可靠性之記憶體系統。

實施形態之記憶體系統係包含：介面電路(210、220)，其將於接收經確證之晶片選擇信號之後，立即接收之第2信號識別為指令；記憶胞陣列100；及表格(特徵表格)，其保持記憶體系統之設定資訊。記憶體系統可基於表格(特徵表格)內之設定資訊更新自暫存器讀取之第1資料(參數頁面)(S12)，且向主機機器發送更新後之第1資料。

Description

記憶體系統

本發明之實施形態係關於記憶體系統。

作為記憶器件，NAND(Not-AND：與非)型快閃記憶體係眾所周知。

本發明之實施形態提供一種可提高動作可靠性之記憶體系統。

實施形態之記憶體系統係具備：第1引腳，其可自主機機器接收晶片選擇信號；第2引腳，其可對主機機器輸出第1信號；第3引腳，其可自主機機器接收第2信號；第4引腳，其可自主機機器接收時脈；介面電路，其將經確證之晶片選擇信號被接收之後立即由第3引腳接收之第2信號識別為指令；記憶胞陣列，其包含可保持資料之記憶胞，且資料以頁面單位被讀取；表格，其保持記憶體系統之設定資訊；及暫存器，其保持記憶體系統之第1資料。記憶體系統可基於表格內之設定資訊更新自暫存器讀取之第1資料，且向主機機器發送更新後之第1資料。

00h‧‧‧指令

1‧‧‧記憶體系統

2‧‧‧NOR型快閃記憶體

10h‧‧‧寫入指令

30h‧‧‧指令

60h‧‧‧抹除指令

70h‧‧‧狀態讀取指令

80h‧‧‧寫入指令

100‧‧‧NAND型快閃記憶體

110‧‧‧記憶胞陣列

120‧‧‧列解碼器

130‧‧‧感測放大器

140‧‧‧資料暫存器

150‧‧‧行解碼器

200‧‧‧控制器晶片

210‧‧‧主機輸入輸出電路

220‧‧‧主機介面電路

230‧‧‧NAND介面電路

240‧‧‧NAND輸入輸出電路

250‧‧‧序列產生器

260‧‧‧資料緩衝器

270‧‧‧資料緩衝器

280‧‧‧狀態暫存器

290‧‧‧位址暫存器

300‧‧‧引線框架

310‧‧‧晶片焊墊

320‧‧‧內引線

330‧‧‧外引線

340‧‧‧焊接線

350‧‧‧密封樹脂

400‧‧‧ECC電路

410‧‧‧狀態暫存器

420‧‧‧位址暫存器

430‧‧‧指令暫存器

440‧‧‧控制電路

450‧‧‧電壓產生電路

460‧‧‧輸入輸出控制電路

470‧‧‧邏輯電路

500‧‧‧主機機器

600‧‧‧周邊電路

610‧‧‧參數頁面暫存器

620‧‧‧ECC電路

ADD‧‧‧位址

ALE‧‧‧位址閂鎖賦能信號

B0h‧‧‧位址

BBI‧‧‧壞塊禁止旗標

BFD‧‧‧錯誤位元數

BFD0~BFD3‧‧‧錯誤位元數

C0h‧‧‧位址

CLE‧‧‧指令閂鎖賦能信號

CMD_ER‧‧‧抹除指令

CMD_GF‧‧‧特徵表格讀取指令

CMD_RD1‧‧‧第1讀取指令

CMD_RD2‧‧‧第2讀取指令

CMD_SF‧‧‧特徵表格設置指令

CMD_WR1‧‧‧第1寫入指令

CMD_WR2‧‧‧第2寫入指令

D0h‧‧‧抹除指令

DAT‧‧‧寫入資料

DMY_BIT‧‧‧虛設位元

ECCS‧‧‧錯誤校正碼狀態

ECC_E‧‧‧錯誤校正碼賦能旗標

ERS_F‧‧‧抹除失敗旗標

HSE‧‧‧高速模式賦能旗標

IDR_E‧‧‧讀取ID賦能旗標

IO‧‧‧信號

I/O‧‧‧輸入輸出信號

OIP‧‧‧作業狀態旗標

PRG_F‧‧‧寫入失敗旗標

PRT_E‧‧‧區塊保護賦能旗標

RD_DAT‧‧‧資料

S10~S11‧‧‧步驟

SCK‧‧‧串列時脈信號

SI‧‧‧信號

SO‧‧‧串列資料

SO0~SO3‧‧‧串列資料

ST_DAT‧‧‧狀態資料

tBERS‧‧‧最大區塊抹除時間

tPROG‧‧‧最大頁面編程時間

tR‧‧‧最大頁面讀取時間

Vcc‧‧‧電源電壓

Vss‧‧‧基準電位

WEL‧‧‧寫入賦能閂鎖旗標

WR_DAT‧‧‧寫入資料

/CE‧‧‧晶片賦能信號

/CS‧‧‧晶片選擇信號

/HOLD‧‧‧控制信號

/RB‧‧‧就緒．忙碌信號

/RE‧‧‧讀取賦能信號

/WE‧‧‧寫入賦能信號

/WP‧‧‧寫保護信號

圖1係實施形態之記憶體系統之外觀圖。

圖2係實施形態之記憶體系統之剖視圖。

圖3係表示實施形態之記憶體系統之外部端子之功能之圖表。

圖4係實施形態之記憶體系統之外觀圖。

圖5係表示實施形態之記憶體系統之外部端子之功能之圖表。

圖6係實施形態之記憶體系統之方塊圖。

圖7係實施形態之半導體記憶裝置之方塊圖。

圖8係實施形態之記憶體系統之讀取時之各種信號之時序圖。

圖9係實施形態之記憶體系統之讀取時之各種信號之時序圖。

圖10係實施形態之記憶體系統之讀取時之各種信號之時序圖。

圖11係實施形態之記憶體系統之讀取時之各種信號之時序圖。

圖12係實施形態之記憶體系統之寫入時之各種信號之時序圖。

圖13係實施形態之記憶體系統之寫入時之各種信號之時序圖。

圖14係實施形態之記憶體系統之寫入時之各種信號之時序圖。

圖15係實施形態之記憶體系統之抹除時之各種信號之時序圖。

圖16係實施形態之記憶體系統之抹除時之各種信號之時序圖。

圖17係實施形態之特徵表格之模式圖。

圖18係於實施形態之特徵表格設定資訊時之各種信號之時序圖。

圖19係表示實施形態之參數表格所保持之資訊之內容之圖表。

圖20係表示實施形態之記憶體系統之讀取動作之流程圖。

圖21係實施形態之記憶體系統之讀取動作時之指令序列。

圖22係表示實施形態之記憶體系統之讀取動作之具體例之模式圖。

圖23係實施形態之變化例之記憶體系統之方塊圖。

圖24係利用了實施形態之記憶體系統之系統之概念圖。

圖25係利用了實施形態之記憶體系統之系統之概念圖。

以下，參照圖式說明實施形態。另，於以下說明中，對於具有同一功能及構成之構成要件，附註共通之參照符號。

對第1實施形態之記憶體系統進行說明。

1.關於構成

1.1關於記憶體系統之整體構成

首先，對本實施形態之記憶體系統之概略性整體構成，使用圖1及圖2進行說明。圖1係本實施形態之記憶體系統之外觀圖，尤其表示自上表面觀察之情況，圖2係沿圖1中2-2線之剖視圖。

如圖所示，記憶體系統1係包含2個半導體晶片100、200。半導體晶片(記憶體晶片)100包含NAND型快閃記憶體等半導體記憶體，半導體晶片200(控制器晶片)包含控制記憶體晶片100之控制器。該等半導體晶片100及200係安裝於引線框架300，進而藉由樹脂350密封並封裝。

更具體而言，如圖2所示，於引線框架300之晶片焊墊310上搭載記憶體晶片100，且於記憶體晶片100上重疊有控制器晶片200。

控制器晶片200例如藉由焊接線340連接於引線框架之內引線320，進而亦藉由未圖示之焊接線而與記憶體晶片100連接。且，記憶體晶片100、控制器晶片200、晶片焊墊310、內引線320、及焊接線340例如藉由樹脂350密封。

內引線320連接於露出於樹脂350外部之外引線330。且外引線330作為記憶體系統1之外部連接端子(外部連接引腳)發揮功能。若為圖1之例，則準備有自第1引腳至第16引腳之16個外部連接端子。且，記憶體系統1經由該等引腳而與控制記憶體系統1(更具體而言，對記憶體晶片進行存取)之主機機器通信。

圖3係表示各引腳之功能之圖表。如圖所示，第1引腳用於控制信號/HOLD之輸入用、或串列資料SO3之輸出用。控制信號/HOLD係於暫時停止主機機器與記憶體系統1之間之通信時被確證(“L”位準)。第2引腳接收電源電壓Vcc。第3引腳至第6引腳、及第11引腳至第14引腳為未使用之引腳，例如，可於將來某信號或資料之收發變得必要時予以使用。第7引腳接收晶片選擇信號/CS。晶片選擇信號/CS係用以使記憶體晶片100及控制器晶片200活化之信號(換言之，於對記憶體系統1進行存取時被活化之信號)，例如，主機機器於對記憶體系統1輸入指令之時序被確證(“L”位準)。第8引腳用於串列資料(SO或SO1)之輸出用。第9引腳用於控制信號/WP之輸入用、或串列資料(SO2)之輸出用。控制信號/WP係寫保護信號，於禁止對記憶體晶片寫入時被確證(“L”位準)。第10引腳接收基準電位Vss。第15引腳用於串列資料(SI)之輸入用、或串列資料(SO0)之輸出用。第16引腳接收串列時脈信號SCK。

上述引腳構成係依據SPI(Serial Peripheral Interface，串列周邊介面)。且，藉由任意選擇第1引腳、第8引腳、第9引腳、及第15引腳作為串列資料輸出用，可以1倍速、2倍速、或4倍速對主機機器輸出資料。

圖4係表示有與圖1不同之封裝構成之例。於圖4之例中，設置有自第1引腳至第8引腳之8個外部連接端子。圖5係表示圖4之例中各引腳之功能之圖表。

如圖所示，第1引腳接收晶片選擇信號/CS，第2引腳輸出串列資料SO、SO1，第3引腳接收寫保護信號/WP、或輸出串列資料SO2，第4引腳接收基準電位Vss，第5引腳接收串列資料SI、或輸出串列資料SO0，第6引腳接收串列時脈，第7引腳接收控制信號/HOLD、或輸出串列資料SO3，第8引腳接收電源電壓Vcc。

於該情形時，引腳構成亦依據SPI。

圖6係表示記憶體系統1之內部構成之功能方塊圖。以下，將記憶體晶片100稱為NAND型快閃記憶體100，且將控制器晶片200簡稱為控制器200。

如圖所示，記憶體系統1具備NAND型快閃記憶體100與控制器200。

NAND型快閃記憶體100具備複數個記憶胞，非揮發地記憶資料。控制器200係藉由NAND匯流排連接於NAND型快閃記憶體100，且藉由SPI匯流排連接於主機機器500。且，控制器200控制對NAND型快閃記憶體100之存取。

NAND匯流排進行依據NAND介面之信號之收發。該信號之具體例係晶片賦能信號/CE、位址閂鎖賦能信號ALE、指令閂鎖賦能信號CLE、寫入賦能信號/WE、讀取賦能信號/RE、就緒．忙碌信號/RB、輸入輸出信號I/O、及寫保護信號/WP。

信號/CE係於low位準被確證且用以使NAND型快閃記憶體100活化之信號，於對NAND型快閃記憶體100進行存取時被確證。信號CLE及ALE係將對於NAND型快閃記憶體100之輸入信號I/O分別為指令及位址之情形通知至NAND型快閃記憶體100之信號。信號/WE係於low位準被確證且用以使輸入信號I/O被NAND型快閃記憶體100獲取之信號。信號/RE亦為於low位準被確證且用以自NAND型快閃記憶體100讀取輸出信號I/O之信號。就緒．忙碌信號/RB係表示NAND型快閃記憶體100為就緒狀態(可接收來自控制器200之命令之狀態)還是忙碌狀態(無法接收來自控制器200之命令之狀態)之信號，low位準表示忙碌狀態。輸入輸出信號I/O例如為8位元(n=8)之信號。且輸入輸出信號I/O係於NAND型快閃記憶體100與控制器200之間收發之資料之實體，即指令、位址、寫入資料、及讀取資料等。信號/WP係用以禁止對NAND型快閃記憶體100之寫入之信號。

SPI匯流排如圖3及圖5所說明。

1.2關於控制器200之構成

其次，關於控制器200之構成之細節，繼續使用圖6進行說明。如圖所示，控制器200具備主機輸入輸出電路210、主機介面電路220、NAND介面電路230、NAND輸入輸出電路240、序列產生器(狀態機)250、資料緩衝器260、270、狀態暫存器280、位址暫存器290、周邊電路600、參數資料暫存器610、及ECC電路620。

主機輸入輸出電路210係作為於與主機機器500之間收發之信號之緩衝器而發揮功能。信號SCK、SI、/CS、/HOLD、及/WP首先被主機輸入輸出電路210接收，其後輸出至主機介面電路220。

主機介面電路220係與信號SCK同步將信號SI取入內部。又，主機介面電路220係將與信號SCK同步輸出之信號SO經由主機輸入輸出電路210對主機機器500發送。

主機介面電路220係管理與經由主機輸入輸出電路210之主機機器500之間之信號之收發控制。又，主機介面電路220係作為串列/並行轉換器及並行/串列轉換器而發揮功能。例如，將來自主機機器500之輸入信號SI自串列信號轉換成並行信號，且將自NAND型快閃記憶體100讀取之資料自並行信號轉換成串列信號。進而，主機介面電路220係於輸入信號SI為指令之情形時作為指令解碼器發揮功能，且將接收之指令解碼。然後將解碼結果例如輸出至序列產生器250。

資料緩衝器260、270係將自主機機器500接收之寫入資料經由主機介面電路220暫時保持。進而，將自NAND型快閃記憶體100讀取之資料經由NAND介面電路230暫時保持。

狀態暫存器280保持記憶體系統1之多種狀態資訊。例如，保持後述之特徵表格。

位址暫存器290將自主機機器500接收之位址經由主機介面電路220保持。

NAND介面電路230管理經由NAND輸入輸出電路240之與NAND型快閃記憶體100之間之信號之收發控制。且，NAND介面電路230係依據序列產生器250之命令，發行依據NAND介面之各種指令，且與位址暫存器290內之位址一併經由NAND輸入輸出電路240而對NAND型快閃記憶體100輸出。於資料寫入時，將資料緩衝器260及/或270內之資料經由NAND輸入輸出電路240而對NAND型快閃記憶體100輸出。進而於資料之讀取時，將自NAND型快閃記憶體100讀取之資料傳送至資料緩衝器260及/或270。

NAND輸入輸出電路240係作為與NAND型快閃記憶體100之間收發之信號之緩衝器而發揮功能。又，根據NAND介面電路230之命令，確證或否定信號/CE、CLE、ALE、/WE、/RE、/WP。再者，於資料之讀取時，暫時保持信號IO(讀取資料)，且向NAND介面電路230傳送，於寫入時暫時保持信號IO(寫入資料)，並向NAND型快閃記憶體100發送。又，自NAND型快閃記憶體100接收就緒．忙碌信號/RB，且將其傳送至NAND介面電路230。

序列產生器250係控制控制器200整體之動作。例如，自主機機器500有資料之讀取要求時，以執行用以對NAND介面電路230執行讀取動作之序列之方式進行命令。又，自主機機器500有資料之寫入要求時，以執行用以對NAND介面電路230執行讀取動作之序列之方式進行命令。再者，根據自NAND型快閃記憶體100接收之狀態資訊，更新狀態暫存器280內之特徵表格。

ECC電路620係進行錯誤檢測及錯誤校正處理。更具體而言，於資料之寫入時，基於自主機機器500接收之資料，於扇區及該扇區準備之備用區域之組(以下稱為「資料對」)之每個生成ECC碼。又，ECC電路620將該ECC碼與資料對傳送至NAND型快閃記憶體100之資料暫存器140。資料之讀取時，基於自資料暫存器140傳送至控制器200之資料所含之ECC碼，對每個資料對進行ECC解碼，檢測有無錯誤。且，於檢測到錯誤時，特定該位元位置，並校正錯誤。每1資料對可校正之錯誤位元數於本例中例如為每1資料對8位元。又，ECC電路620係可將各資料對檢測之錯誤位元數作為狀態資訊輸出至狀態暫存器。

參數頁面資料暫存器610保持後述之參數頁面資料。參數頁面資料為記憶體系統1所固有之資訊。

周邊電路600係自外部接收電源電壓Vcc，對各電路區塊傳送，且進行控制器200之動作所需之其他控制。

1.3關於NAND型快閃記憶體100之構成

其次，對NAND型快閃記憶體100之構成，使用圖7進行說明。圖7係NAND型快閃記憶體100之方塊圖。

如圖所示之NAND型快閃記憶體100係具備記憶胞陣列110、列解碼器120、感測放大器130、資料暫存器140、行解碼器150、狀態暫存器410、位址暫存器420、指令暫存器430、控制電路440、電壓產生電路450、輸入輸出控制電路460、及邏輯電路470。

記憶胞陣列110係具備與列(row)及行(column)對應之複數個非揮發性記憶胞。且，位於同一列之記憶胞係連接於同一字元線，位於同一行之記憶胞連接於同一位元線。資料之讀取及寫入相對於連接於同一字元線之複數個記憶胞一併而進行。將該單位稱為頁面。1頁面量之資料包含實質資料與管理資料。實質資料由被稱為扇區之單位管理。例如，於本例中，1頁面包含4個扇區，各扇區具有512位元組之資料尺寸。管理資料例如包含用以校正錯誤之ECC碼資料(同位)。錯誤校正係於每個扇區進行。因此，管理資料包含針對每個扇區準備之ECC資料。又，資料之抹除以複數頁面單位一併進行。將該單位稱為區塊。

列解碼器120解碼指定記憶胞陣列110之列方向之列位址。且，根據解碼結果選擇字元線，施加資料之寫入、讀取及抹除所需之電壓。

感測放大器130係於資料之讀取時，感測自記憶胞陣列110讀取之資料，且傳送至資料暫存器140。於資料之寫入時，將資料暫存器140內之資料傳送至記憶胞陣列110。

資料暫存器140係暫時保持1頁面量之寫入資料或讀取資料。

行解碼器150係解碼指定記憶胞陣列110之行方向之行位址。且，根據解碼結果，於寫入時將資料傳送至資料暫存器，並於讀取時自資料暫存器讀取資料。

邏輯電路470係自控制器200接收信號/CE、CLE、ALE、/WE、/RE、及/WP。

輸入輸出控制電路460係接收信號IO[n：0]。且，輸入輸出控制電路460係於信號IO為位址之情形(ALE=“H”之情形)，使其保持於位址暫存器420。又，於信號IO為指令之情形時，(CLE=“H”之情形)，使其保持於指令暫存器430。再者，於信號IO為資料之情形(ALE=CLE=“L”之情形)，使其保持於資料暫存器140。

狀態暫存器410係保持NAND型快閃記憶體100之各種狀態資訊。於狀態資訊中，包含自上述ECC電路400賦予之錯誤位元數、及表示自控制電路440賦予之寫入動作及抹除動作為成功(pass)或失敗(fail)之資訊等。

控制電路470係基於指令暫存器430所保持之指令、與輸入至邏輯電路470之各種信號，控制NAND型快閃記憶體100整體。又，控制電路470產生就緒．忙碌信號/RB，且對控制器200輸出。

電壓產生電路450係基於控制電路470之命令，於資料之寫入、讀取及抹除動作生成必要之電壓，且將其供給至記憶胞陣列110、列解碼器120及感測放大器130。

2.關於動作

其次，關於本實施形態之記憶體系統之資料之讀取動作、寫入動作、及抹除動作，著眼於以SPI匯流排及NAND匯流排收發之信號，於以下簡單說明。

2.1讀取動作

首先，對讀取動作進行說明。讀取動作大致包含以下3步驟。即，

(1)讀取來自NAND型快閃記憶體之資料：藉由本動作，控制器200自NAND型快閃記憶體100讀取資料。

(2)讀取特徵表格(稱為Get feature)：藉由本動作，判定記憶體系統1為忙碌狀態還是就緒狀態，即，判定上述(1)之動作是否結束。

(3)讀取來自控制器200之資料：藉由本動作，於(1)中由控制器200讀取之資料被讀取至主機機器500。

圖8係上述(1)執行時SPI匯流排上各種信號之時序圖。如圖所示，主機機器500確證信號/CS，且將第1讀取指令CMD_RD1作為信號SI發行，進而發行時脈SCK。

控制器200之主機介面電路220係將確證信號/CS並接收了最初之時脈SCK時之信號SI識別為指令。該指令係例如跨及8時脈週期而輸入之8位元信號。藉由接收了第1讀取指令CMD_RD1，序列產生器250開始資料讀取序列。

繼而，主機機器500係例如跨及8時脈週期將虛設位元DMY_BIT向控制器200發送，其後例如跨及16時脈週期將位址ADD發送向控制器200。且，於位址ADD之發送後，主機機器500否定信號/CS。位址ADD係指定NAND型快閃記憶體100中區塊及頁面之位址，且保持於位址暫存器290。

如此，預定好於接收了特定指令時，其後輸入何種信號(指令序列)。即，控制器200係掌握了例如於接收了第1讀取指令時，於其後之8時脈週期被輸入之信號SI為無意義之虛設資料，且於其後之16時脈週期被輸入之信號SI為實質位址信號。

於上述(1)之動作後，繼而執行上述(2)之動作。圖9係上述(2)執行時SPI匯流排上各種信號之時序圖。如圖所示主機機器500係再度確證信號/CS，且將Get feature指令CMD_GF作為信號SI發行，並進而發行時脈SCK。

繼而，主機機器500係例如跨及8時脈週期將位址ADD發送向控制器200。該位址ADD為特徵表格內之位址，理所當然地為指定儲存了就緒．忙碌資訊之區域之位址。於控制器200中，於位址ADD之接收後，例如依據序列產生器250之命令，主機介面電路220自狀態暫存器280讀取特徵表格之指定之條目，且跨及8週期將其作為8位元之狀態資料ST_DAT發送至主機機器500。於該狀態資料ST_DAT包含有就緒/忙碌資訊。且，狀態資料ST_DAT之接收後，主機機器500否定信號/CS。

於接收之狀態資料ST_DAT中，若表示有記憶體系統1為就緒狀態，則執行上述(3)之動作。圖10係上述(3)執行時SPI匯流排上各種信號之時序圖。如圖所示，主機機器500確證信號/CS，且將第2讀取指令CMD_RD2作為信號SI發行，並進而發行時脈SCK。

繼而，主機機器500係例如跨及4時脈週期將虛設位元DMY_BIT發送向控制器200，其後例如跨及12時脈週期將位址ADD發送向控制器200。該位址ADD係於控制器200中，用以指定資料緩衝器260或270中區域之位址，即指定NAND型快閃記憶體100中頁面內之行之位址。位址ADD係保持於位址暫存器290。如此，例如依據序列產生器250之控制，主機介面電路220係自資料緩衝器260或270讀取資料。且，經過8時脈週期後，主機介面電路220係將自資料緩衝器260或270讀取之資料RD_DAT發送向主機機器500。

圖11係上述(1)之動作時NAND匯流排上各種信號之時序圖。於接收了第1讀取指令CMD_RD1之控制器200中，例如依據序列產生器230之控制，NAND介面電路230發行位址輸入指令“00h”，且向NAND型快閃記憶體100發送。繼而，例如，跨及5週期將位址ADD發送向NAND型快閃記憶體100，其後發行讀取指令“30h”，並將其發送向NAND快閃記憶體100。另，該位址ADD係包含表示圖8及圖10所示之動作中位址暫存器290所保持之區塊、頁面、及行之位址。

應答指令“30h”，而於NAND型快閃記憶體100內，開始來自記憶胞陣列110之資料之讀取動作，且NAND型快閃記憶體100成為忙碌狀態(/RB=“L”)。

若自資料之記憶胞陣列110之讀取結束，則NAND型快閃記憶體100成為就緒狀態。對此進行應答，控制器200係使信號/RE觸發。如此，與信號/RE同步，自NAND型快閃記憶體100向控制器200傳送資料。

2.2寫入動作

其次，對寫入動作進行說明。寫入動作大致包含以下3步驟。即，

(1)自主機機器500對控制器200之資料傳送。

(2)傳送之資料對NAND型快閃記憶體之寫入。

(3)特徵表格讀取(Get feature)：藉由本動作，判定對NAND型快閃記憶體100之寫入成功或失敗。

圖12係上述(1)執行時SPI匯流排上各種信號之時序圖。如圖所示之主機機器500確證信號/CS，且將第1寫入指令CMD_WR1作為信號SI發行，進而發行時脈SCK。藉由接收了第1寫入指令CMD_WR1，序列產生器250開始資料寫入序列。

繼而，主機機器500係例如跨及4時脈週期將虛設位元DMY_BIT發送向控制器200，其後例如跨及12時脈週期將位址ADD發送向控制器200。該位址ADD係用以指定資料緩衝器260或270中區域之位址，即指定NAND型快閃記憶體100中頁面內之行之位址。位址ADD係保持於位址暫存器290。進而，主機機器500係將寫入資料WR_DAT發送向控制器200。該寫入資料WR_DAT係於資料緩衝器260或270中，保持於與之前接收之ADD對應之區域。且，於資料WR_DAT之發送後，主機機器500否定信號/CS。

於上述(1)之動作後，繼而執行上述(2)之動作。圖13係上述(2)執行時SPI匯流排上各種信號之時序圖。如圖所示，主機機器500再度確證信號/CS，且將第2寫入指令CMD_WR2作為信號SI發行，進而發行時脈SCK。藉由接收了第2寫入指令CMD_WR2，序列產生器250識別接收到上述(2)之動作命令。

繼而，主機機器500係例如跨及8時脈週期將8位元之虛設位元DMY_BIT發送向控制器200，其後例如跨及16週期將16位元之位址ADD發送向控制器200。該位址ADD係指定NAND型快閃記憶體100中區塊及頁面之位址，被保持於位址暫存器290。且，於位址ADD之發送後，主機機器500否定信號/CS。

於上述(2)之動作後，繼而執行上述(3)之動作。本動作中指令序列與讀取動作時說明之圖9同樣。又，主機機器500係於接收之狀態資料ST_DAT中，若表示有記憶體系統1為就緒狀態，則接著要求與資料之寫入是否失敗相關之資訊。

圖14係上述(2)之動作時NAND匯流排上各種信號之時序圖。於接收了第2寫入指令CMD_WR2之控制器200中，例如依據序列產生器250之控制，NAND介面電路230發行寫入指令“80h”，且向NAND型快閃記憶體100發送。繼而，例如跨及5週期將位址ADD發送向NAND型快閃記憶體100，進而寫入資料DAT跨及複數週期向NAND型快閃記憶體100發送，其後發行寫入指令“10h”，並將其發送向NAND型快閃記憶體100。另，該位址ADD係包含表示圖12及圖13所示之動作中位址暫存器290所保持之區塊、頁面、及行之位址。

應答指令“10h”，而於NAND型快閃記憶體100內，開始對記憶胞陣列110之資料之寫入動作，且NAND型快閃記憶體100成為忙碌狀態(/RB=“L”)。

若對資料之記憶胞陣列110之寫入結束，則NAND型快閃記憶體100成為就緒狀態。對此進行應答，控制器200發行狀態讀取指令“70h”，並使信號/RE觸發。如此，與信號/RE同步，表示寫入動作成功或失敗之狀態資料ST_DAT被傳送至控制器200。該狀態資料ST_DAT被保持於特徵表格，且藉由上述(3)之Get feature指令而被讀取至主機機器500。

2.3抹除動作

其次，對抹除動作進行說明。抹除動作大致包含以下2步驟。即，

(1)自主機機器500對控制器200之抹除命令。

(2)特徵表格讀取(Get feature)：藉由本動作判定對NAND型快閃記憶體100之抹除動作成功或失敗。

圖15係上述(1)執行時SPI匯流排上各種信號之時序圖。如圖所示，主機機器500確證信號/CS，且將抹除指令CMD_ER作為信號SI發行，進而發行時脈SCK。藉由接收了抹除指令CMD_ER，序列產生器250開始資料抹除序列。

繼而，主機機器500係例如跨及8時脈週期將8位元之虛設位元DMY_BIT發送向控制器200，其後例如跨及16週期將16位元之位址ADD發送向控制器200。該位址ADD係用以於記憶胞陣列110中指定作為抹除對象之區塊之位址，且被保持於位址暫存器290。其後，主機機器500否定信號/CS。

於上述(1)之動作後，繼而執行上述(2)之動作。本動作中指令序列與讀取動作時說明之圖9同樣。又，主機機器500若於接收之狀態資料ST_DAT中，顯示有記憶體系統1為就緒狀態之情形時，則繼而要求與資料之抹除成功或失敗相關之資訊。

圖16係上述(1)之動作時NAND匯流排上各種信號之時序圖。於接收了抹除指令CMD_ER之控制器200中，例如依據序列產生器250之控制，NAND介面電路230發行抹除指令“60h”，且對NAND型快閃記憶體100發送。繼而，例如跨及3週期而將位址ADD向NAND型快閃記憶體100發送，進而發行抹除指令“D0h”，將其向NAND型快閃記憶體100發送。

應答指令“D0h”，而於NAND型快閃記憶體100內，開始記憶胞陣列110之資料之抹除動作，NAND型快閃記憶體100成為忙碌狀態(/RB=“L”)。

若資料之抹除結束，則NAND型快閃記憶體100成為就緒狀態。對此進行應答，控制器200發行狀態讀取指令“70h”，並使信號/RE觸發。如此，與信號/RE同步，表示抹除動作成功或失敗之狀態資料ST_DAT被傳送至控制器200。該狀態資料ST_DAT被保持於特徵表格，且藉由上述(2)之Get feature指令而被讀取至主機機器500。

3.關於特徵表格與參數頁面

3.1關於特徵表格

其次，對特徵表格進行說明。圖17係表示本實施形態之特徵表格之一例之概念圖。如圖所示，特徵表格包含例如3個條目，各條目為8位元長。且，於各條目分割有位址“B0h”、“C0h”、及“10h”。

位址“B0h”之條目自最下位位元按序分割有以下之資訊。即，

．位元0=未使用

．位元1=HSE(High Speed Mode Enable：高速模式賦能)：為關於NAND型快閃記憶體100中頁面讀取之高速模式之旗標，“0”表示通常模式，“1”表示高速模式。高速模式可連續讀取頁面(對於頁面位址連續之複數頁面之讀取)，即與通常模式相比可自記憶胞陣列110高速讀取資料。

．位元2=BBI(Bad Block Inhibit：壞塊禁止)：為表示壞塊禁止功能是否有效之旗標，“0”表示無效，“1”表示壞塊禁止被使用。

．位元3：未使用

．位元4=ECC_E(ECC Enable：ECC賦能)：為表示記憶體系統1內之ECC功能(本例中為ECC電路620)賦能或去能之旗標，“0”表示去能，“1”表示賦能。

．位元5：未使用

．位元6=IDR_E(ID Read Enable：讀取ID賦能)：為表示可否進行參數頁面讀取之旗標，“0”表示通常動作，“1”表示參數頁面讀取。對於參數頁面之細節予以後述。

．位元7=PRT_E(Block Protect Enable：區塊保護賦能)：為表示NAND型快閃記憶體100中區塊保護功能是否有效之旗標，“0”表示無效，“1”表示有效。有效之情形時，記憶體系統1可接收主機機器之發行之保護執行指令。

位址“10h”之條目如下所述。即，

．位元0=OIP(Operation in Progress：作業狀態)：為表示記憶體系統1為就緒狀態或忙碌狀態之旗標，“0”為就緒狀態，“1”為忙碌狀態。

．位元1=WEL(Write Enable Latch：寫入賦能閂鎖)：為表示資料之寫入賦能或去能之旗標，“0”表示去能，“1”表示賦能。

．位元2=ERS_F(Erase Fail：抹除失敗)：為表示資料之抹除動作是否失敗之旗標，“0”表示成功，“1”表示失敗。

．位元3=PRG_F(Program Fail：程式失敗)：為表示資料之寫入動作是否失敗之圖表，“0”表示成功，“1”表示失敗。

．位元4、5=ECCS(ECC Status：ECC狀態)：表示控制器200中錯誤校正結果，“00”表示錯誤未被檢測出，“01”及“11”表示錯誤被校正，“10”表示無法校正錯誤。另，“01”表示校正之錯誤位元數未達後述BFD所指定之臨限值，“11”表示為臨限值以上。

．位元6、7=未使用。

位址“10h”之條目如下所述。即，

．位元0~3=未使用

．位元4~7=BFD0~BFD3：藉由主機機器500預先設定之錯誤位元數之臨限值。

3.2關於Set Feature指令

上述圖17所說明之各條目之值可藉由特徵表格設置指令(稱為set feature指令)而由主機機器500任意設定。

圖18係於特徵表格之任意條目設置值時之SPI匯流排上之各種信號之時序圖。如圖所示主機機器500確證信號/CS，且將Set feature指令CMD_GF作為信號SI發行，進而發行時脈SCK。

繼而，主機機器500係例如跨及8時脈週期將位址ADD發送向控制器200。該位址ADD係指定特徵表格內已設定值之條目之位址，若為圖17之例，則為“B0h”、“C0h”、或“10h”。繼而，主機機器500發送所指定之條目所保持之8位元資料ST_DAT。例如，若指定“B0h”作為位址，且將資料ST_DAT之第4位元設為“0”，則特徵表格中旗標ECC_E被設定為“0”，基於此，例如序列產生器250將ECC電路620設為去能。

3.3關於參數頁面

其次，對參數頁面進行說明。控制器200之參數頁面暫存器610係保持記憶體系統1所固有之資訊。圖19係表示有參數頁面所含之資訊之一例。

如圖所示，於參數頁面中各位元組位置包含下述資訊。即，

．0~31位元組：未使用

．32~43位元組：NAND型快閃記憶體200之製造商資訊

．44~63位元組：器件模式資訊

．64位元組：製造商ID

．65~79位元組：未使用

．80~83位元組：每1頁面之位元組數(即1頁面尺寸)

．84~85位元組：每1頁面之備用區域之位元組數，備用區域係於1頁面內可保持實質之使用者資料以外之管理資訊或控制資訊等之區域。

．86~89位元組：每部分(Partial)頁面之位元組數

．90~91位元組：每部分(Partial)頁面之備用區域之位元組數

．92~95位元組：每1區塊之總頁面數

．96~99位元組：每邏輯單元之總區塊數

．100位元組：邏輯單元之數

．101位元組：未使用

．102位元組：1記憶胞之可保持位元數

．103~104位元組：每單元允許之最大壞塊數

．105~106：區塊之可靠性資訊

．107位元組：使用開始時所保證之有效區塊數

．108~109位元組：未使用

．110位元組：每1頁面之編程次數

．111位元組：未使用

．112位元組：主機側必要之ECC校正位元數

．113~127位元組：未使用

．128位元組：輸入輸出引腳電容

．129~132位元組：未使用

．131~132位元組：編程快取時序資訊

．133~134位元組：最大頁面編程時間tPROG

．135~136位元組：最大區塊抹除時間tBERS

．137~138位元組：最大頁面讀取時間tR

．139~253位元組：未使用

．254~255位元組：CRC資訊

．256~511位元組：0~255位元組之值

．512~767位元組：0~255位元組之值

上述之資訊例如於控制器200或記憶體系統1製造時，藉由製造商於出貨前由例如測試者等寫入。

4.關於參數頁面之讀取動作

其次，對主機機器500自記憶體系統1讀取上述參數頁面時之動作進行說明。參數頁面之讀取動作大致包含以下6步驟。即，

(1)藉由set feature，將IDR_E設為“1”：藉由本動作，參數頁面讀取動作被設為賦能。

(2)讀取來自參數頁面暫存器610之資料：藉由本動作，自參數頁面暫存器610讀取參數頁面資料，且儲存於控制器200內之資料緩衝器260及/或270暫存器。

(3)讀取特徵表格(稱為Get feature)：藉由本動作，判定記憶體系統1為忙碌狀態還是就緒狀態，即，判定上述(2)之動作是否結束。

(4)控制器200之參數頁面資料之更新：藉由本動作，參數頁面資料基於例如特徵表格內之資訊，根據需要而被更新。

(5)讀取來自控制器200之資料：藉由本動作，於(4)中根據需要而被更新之參數頁面資料，被讀取至主機機器500。

(6)藉由set feature，將IDR_E設為“0”：藉由本動作，參數頁面讀取動作被設為去能。

以下，使用圖20及圖21進行說明。圖20係表示讀取動作時之主機機器500、控制器200、及NAND型快閃記憶體100之動作之流程圖，圖21係指令序列。

如圖所示，首先，主機機器500發行set feature指令CMD_SF，且發行位址ADD(=“B0h”)，進而發送包含IDR_E=“1”之條目資料。其結果，控制器200之序列產生器250係將特徵表格內之IDR_E自“0”變更成“1”。藉此，記憶體系統1成為參數頁面讀取模式。

其次，主機機器500發行第1讀取指令CMD_RD1，且繼而發行位址ADD。對該位址進行應答，記憶體系統1成為忙碌狀態，特徵表格中OIP為“1”。又，主機機器500係發行Get feature指令CMD_GF及位址ADD(=“C0h”)，且自特徵表格讀取包含OIP之條目之資訊(1位元組資料)。該條目資訊係於時脈SCK被輸入之期間，直至OIP變為“0”為止重複對主機機器500發送(亦可重複發行Get feature指令)。

記憶體系統1成為忙碌狀態，且控制器200將參數頁面暫存器保持之參數頁面資料傳送至資料緩衝器260及/或270。且，例如，序列產生器250比較特徵表格內之資訊、與保持於資料緩衝器260或270內之參數頁面資料，確認兩者之資訊是否一致。且，於兩者不一致之情形時，以與特徵表格內之資訊一致之方式更新參數頁面資料(步驟S12)。

例如，若該更新結束，則記憶體系統1成為就緒狀態，例如序列產生器250將特徵表格內之OIP自“1”設成“0”。

對OIP成為“0”之情形進行應答，主機機器500發行第2讀取指令CMD_RD2，且自控制器200讀取資料緩衝器260或270內之參數頁面資料。

其後，主機機器500再度發行Set feature指令CMD_ST，將特徵表格中IDR_E自“1”變更成“0”，且使記憶體系統回到通常模式。

圖22係表示上述參數頁面之讀取動作之具體例。於本例中，表示特徵表格中ECC_E默認為“1”，即ECC電路620被設為賦能，且於參數頁面中，“Number of ECC bits(ECC位元數)”為“0”之例。即，因原則上以記憶體系統1進行ECC處理，故以主機機器500進行ECC處理所需之位元數(對於主機機器要求之錯誤校正位元數)被設為0位元。

於此種例中，假定藉由Set feature指令，而將ECC_E設為“0”，且ECC電路620被設為去能之情形。且，於圖22中，作為一例，表示有主機機器500讀取被儲存於參數頁面之第112位元組之“Number of ECC bits”之情形。

如圖所示，參數頁面暫存器610所保持之參數頁面資料直接被傳送至資料緩衝器260、270。於該時點，參數頁面資料中“Number of ECC bits”為“0”。

然而，序列產生器250係參照特徵表格之ECC_E。如此，可知ECC_E為“0”，記憶體系統1中ECC功能被設為去能。即，可知該狀況係主機機器500中需要ECC處理之狀況。因此，序列產生器250將讀取之參數頁面資料中“Number of bits(位元數)”自“0”更新成“8”(於本例中，假定每個扇區之ECC位元數為8位元之情形)。

且，控制器200係依據來自主機機器500之指令輸入，發送被更新成“8”之“Number of ECC bits”。藉此，主機機器500可把握對於自控制器200讀取之資料，主機機器500自身有必要進行每扇區最大8位元之錯誤校正。

5.本實施形態之效果

根據本實施形態，主機機器500可始終把握記憶體系統1之最新狀態，且執行最佳動作。關於本效果，進行以下說明。

若為本實施形態之構成，則記憶體系統1保持有頁面尺寸或頁面內之冗長部之尺寸、或主機側之處理器所要求之ECC之校正能力，進而與寫入時間等之時序規格相關之資訊。該等之資訊例如未於記憶體系統1之出貨時被寫入並更新。且，主機500可於該等資訊變得必要時，藉由參數頁面之讀取動作，讀取該等資訊。

又，若為本實施形態之構成，則主機機器500可藉由Set feature指令等變更記憶體系統1之設定。如此，可能存在主機機器500對記憶體系統1要求參數頁面資料時之記憶體系統1之設定、與參數頁面暫存器610所保持之參數頁面資料之設定未一致之情形。其係如圖22之例所說明。

該點於本實施形態中，將自參數頁面暫存器610讀取之參數頁面資料，由控制器200基於特徵表格內之資訊更新成最新之資訊。且，依據來自主機機器500之要求，發送被更新之參數頁面資料。因此，主機機器500可始終把握記憶體系統1之最新之狀態，且執行最佳動作。

當然，自參數頁面暫存器610讀取之參數頁面資料與特徵表格內之資訊一致之情形時，不必更新參數頁面資料。

如此，根據本實施形態，可一面將參數頁面內之設定資訊設為固定值，一面對主機機器500提供最新資訊。

6.變化例等

如上所述，上述實施形態之記憶體系統係具備：第1引腳(圖4中之Pin No.1)，其可自主機機器接收晶片選擇信號(圖4中之/CS)；第2引腳(圖4中之Pin No.2)，其可對主機機器輸出第1信號(圖4中之SO)；第3引腳(圖4中之Pin No.5)，其可自主機機器接收第2信號(圖4中之SI)；第4引腳(圖4中之Pin No.6)，其可自主機機器接收時脈(圖4中之SCK)；介面電路(圖6中之210、220)，其將於經確證之晶片選擇信號被接收之後立即由第3引腳接收之第2信號識別為指令；記憶胞陣列(圖6中之100)，其包含可保持資料之記憶胞，且資料以頁面單位被讀取；表格(圖17)，其保持記憶體系統之設定資訊；及暫存器(圖6中之610)，其保持上述記憶體系統之第1資料。且，記憶體系統可基於表格內之設定資訊更新(圖20中之S12)自暫存器讀取之第1資料(圖19)，且向上述主機機器發送更新後之第1資料。

根據本構成，基於特徵表格內之資訊更新自暫存器讀取之參數頁面資料，且向主機機器發送更新後之參數頁面資料。藉此，記憶體系統可對主機機器提供正確之資訊。

另，實施形態中，上述說明之實施形態並非唯一形態，可進行各種變化。例如，於上述實施形態中，以根據特徵表格中ECC_E，而更新讀取之參數頁面資料中“Number of ECC bits”之情形為例進行說明。然而，並未限定於此種例。例如，記憶體系統1之ECC功能被設為去能之情形時，不必將ECC資料(同位資料等)寫入記憶胞陣列110。因此，有可將ECC資料用之區域作為使用者區域使用之可能性。即，於ECC_E=“0”之情形時，與ECC_E=“1”之情形相比，有可增大頁面尺寸之可能性。因此，於此種情形時，亦可更新圖19所說明之參數頁面資料中80~83位元組之“Number of data bytes per page(每頁面資料位元組數)”及/或“Number of spare bytes per page(每頁面備用位元組數)”。

又，於記憶體系統1中準備了複數個讀取模式之情形(例如，讀取速度不同之複數個模式)，亦可更新參數頁面資料中例如129~130位元組之時序模式、或137~138位元組之最大讀取時間。此外，亦可為更新130~134位元組之最大寫入時間之情形，又可根據記憶體系統1之特性而更新參數頁面資料之任意資訊。

又，於參數頁面資料包含繼續保持固定值者、與可變更者。且，於更新參數頁面資料時，控制器200比較參數頁面資料與特徵表格。此時，序列產生器250亦可預先保持參數頁面資料之各條目與特徵頁面之各位元之對應關係。例如，序列產生器250將特徵表格之ECC_E與參數頁面資料之“Number of ECC bits”、“Number of data bytes per page”、及“Number of spare bytes per page”相關聯。且，於ECC_E變更之情形時，更新與其相關聯之參數頁面資料之資訊。

再者，於上述實施形態中，以參數頁面之讀取時之序列與其他通常資料之讀取時相同之情形為例進行說明。然而，主機機器500於參數頁面之讀取時，亦可發行與通常資料之讀取時不同之指令，又可藉由與不同之通常資料之讀取時不同之序列執行讀取動作。

再者，使用圖17說明之特徵表格及使用圖19說明之參數頁面僅為一例，亦可為僅包含圖示之資訊之一部分之情形，或可為包含其他資訊之情形。

再者，於上述實施形態中，以參數頁面暫存器610內之參數頁面資料為固定值，即未重寫之情形為例進行說明。然而，亦可為於控制器200中更新參數頁面資料時，將其作為新參數頁面資料寫入參數頁面暫存器610之情形。

又，例如，於上述實施形態中，以NAND型快閃記憶體100與控制器200為不同之半導體晶片之情形為例進行說明。然而，該等亦可以單晶片形成。於圖23表示該情形之記憶體系統1之方塊圖。

如圖所示，區塊構成與圖7同樣，但來自主機機器500之信號SCK、/CS、/HOLD、及/WP被輸入邏輯電路470，且信號SI及SO經由輸入輸出控制電路460輸入輸出。且，暫存器410~430、控制電路440 及460、以及邏輯電路470發揮控制器200之功能。即，控制電路440發揮作為序列產生器250及主機介面電路220之功能，且藉由信號/CS判別來自主機機器500之命令。輸入輸出控制電路460及邏輯電路470係作為主機輸入輸出電路210而發揮功能。暫存器410及420作為暫存器280及290發揮功能，特徵表格例如保持於狀態暫存器410等。

又，參數頁面資料亦可保持於NAND型快閃記憶體100。即，亦可為控制器200自NAND型快閃記憶體100讀取參數頁面之構成，即於讀取時ECC電路620實施參數頁面資料之ECC解碼之構成。

又，於圖6及圖7所說明之構成中，ECC電路620亦可包含於NAND型快閃記憶體100。即，亦可為NAND型快閃記憶體100進行錯誤之檢測及校正之構成。此時，例如NAND型快閃記憶體100亦可對參數頁面資料執行ECC處理。

又，上述實施形態所說明之流程圖之各處理可儘可能地替換其順序。再者，上述實施形態所說明之時序圖亦僅為一例，輸入信號SI時必要之時脈數、或輸出信號SO時必要之時脈數亦非限定於上述實施形態者。又，根據指令不同而表示有之後立即被輸入虛設位元之例，但並未限定於該情形者。其對特徵表格而言亦同樣，即，若為可保持上述實施形態所說明之資訊者，則未限定於上述實施形態所說明之形式。

又，上述實施形態所說明之記憶體系統亦可例如為了啟動電視機或機頂盒等之應用而使用。圖24表示此般系統之例。若為本例，則除記憶體系統1外，準備NOR(Not-OR：或非)型快閃記憶體2，記憶體系統1及NOR快閃記憶體2係一併共通地藉由SPI介面而連接。於本例中，用以控制記憶體系統1之指令(指令CMD_RD1、CMD_RD2、CMD_GF、CMD_SF等)保持於NOR型快閃記憶體2。且，於主機機器500啟動時，藉由主機機器500內之ROM保持之序列，主機機器500係自NOR型快閃記憶體2讀取上述指令資訊。且，使用該指令，主機機器500自記憶體系統1讀取啟動序列，且執行該啟動序列而啟動應用。

或，若於主機機器500之ROM內保持有記憶體系統1之指令資訊，則可如圖25所示，去除NOR型快閃記憶體2。

雖對本發明之數個實施形態加以說明，但該等實施形態係作為實例而提示者，並未意欲限定發明之範圍。該等實施形態可以其他多種形態實施，可於不脫離發明主旨之範圍內，進行多種省略、置換及變更。該等實施形態或其變形與包含於發明之範圍或主旨同樣，包含於申請專利範圍所記述之發明與其均等之範圍內。

Claims

一種記憶體系統，其特徵在於包含：第1引腳(pin)，其可自主機機器接收晶片選擇信號；第2引腳，其可對上述主機機器輸出第1信號；第3引腳，其可自上述主機機器接收第2信號；第4引腳，其可自上述主機機器接收時脈；介面電路，其基於上述晶片選擇信號經確立(assert)之時序，將由上述第3引腳接收之上述第2信號識別為指令；及記憶胞陣列，其包含可保持資料之記憶胞，資料以頁面單位被讀取；且進而包含：表格，其保持上述記憶體系統之設定資訊；及暫存器，其保持上述記憶體系統之第1資料；且可基於上述表格內之上述設定資訊更新自上述暫存器讀取之第1資料，且向上述主機機器發送上述更新後之第1資料。
如請求項1之記憶體系統，其中上述第1資料包含上述記憶體系統所固有之資訊。
如請求項1之記憶體系統，其進而包含藉由上述主機機器而設為賦能或去能之ECC電路；且上述表格包含表示上述ECC電路藉由上述主機機器而設為賦能或去能之第1資訊；上述第1資料包含與對上述主機機器要求之錯誤檢測位元數相關之第2資訊；自上述暫存器讀取之上述第1資料中之上述第2資訊，係基於上述第1資訊而更新，並向上述主機機器發送。
如請求項3之記憶體系統，其中上述暫存器中保持之上述第1資料中之上述第2資訊，係表示上述ECC電路為賦能時對上述主機機器要求之錯誤檢測位元數；於上述表格中之上述第1資訊表示上述ECC電路設為去能之情形時，更新上述讀取之第1資料中之上述第2資訊。
如請求項1之記憶體系統，其進而包含藉由上述主機機器而設為賦能或去能之ECC電路；且上述表格包含表示上述ECC電路藉由上述主機機器而設為賦能或去能之第1資訊；上述第1資料包含上述暫存器中之包含頁面尺寸之第2資訊；自上述暫存器讀取之上述第1資料中之上述第2資訊，係基於上述第1資訊而更新，並向上述主機機器發送。
如請求項5之記憶體系統，其中上述暫存器中保持之上述第1資料中之上述第2資訊，係表示上述ECC電路為賦能時之頁面尺寸；於上述表格中之上述第1資訊表示上述ECC電路設為去能之情形時，更新上述讀取之第1資料中之上述第2資訊。
如請求項3至6中任一項之記憶體系統，其中上述暫存器之上述第1資料，係既便於上述ECC電路之狀態藉由上述主機機器變更之情形時亦未重寫。
如請求項1至6中任一項之記憶體系統，其中上述主機機器係於自上述暫存器讀取上述第1資料時發行第1指令；於讀取與上述第1資料不同之第2資料時，發行與上述第1指令不同之第2指令。
如請求項1至6中任一項之記憶體系統，其中上述介面電路與上述時脈同步接收上述第2信號，且將與上述晶片選擇信號被確證後之最初時脈同步接收之上述第2信號識別為上述指令。
如請求項1至6中任一項之記憶體系統，其中上述介面電路可藉由依據SPI(Serial Peripheral Interface)之匯流排而與上述主機機器連接。
如請求項1至6中任一項之記憶體系統，其中上述介面電路安裝於第1半導體晶片；上述記憶胞陣列安裝於與上述第1半導體晶片不同之第2半導體晶片。
如請求項1至6中任一項之記憶體系統，其中上述介面電路及上述記憶胞陣列安裝於同一半導體晶片內。