JP5337273B2 - 半導体記憶装置とそのｉｄコード及び上位アドレスの書き込み方法、並びにテスタ装置、テスタ装置のためのテスト方法 - Google Patents

Description

本発明は、例えばフラッシュメモリやＤＲＡＭなどの半導体記憶装置並びにそのＩＤコード及び上位アドレスの書き込み方法、特にそれら複数の半導体素子をマルチチップパッケージに組んだ場合の上位アドレスの書き込み方法に関する。

例えばフラッシュメモリのマルチチップパッケージ化のために、各半導体チップにそれぞれ異なる上位アドレスを割り当てる必要がある。マルチチップパッケージ上の各半導体チップは、マルチチップパッケージにおける複数の半導体チップの制御ピン及び入出力ピンを共通化して配線するために、もし対応するピンの各々すべてを共通して接続してしまうと、各半導体チップに対し上位アドレスを割り当てていなければアドレス入力に対して１対１に選択することはできない。ここで、上位アドレスとは、１つのマルチチップパッケージの中で各半導体チップに対し、互いに異なるように割り当てられるアドレス範囲の最上位のアドレスをいう。

図１は従来技術に係るマルチチップパッケージ１０内の各半導体チップＤ１〜ＤＮの配線状態を示す一部破断側面図である。図１に示すように、基本的には、各半導体チップの同一の名称のピンはマルチチップパッケージの１つの対応するピンに接続される。通常各半導体チップを識別するために、各半導体チップのチップイネーブル（／ＣＥ）信号ピンは、例えば／ＣＥ１，／ＣＥ２，…，／ＣＥＮなどのように、マルチチップパッケージ１０の異なったチップイネーブル（ＣＥ）信号ピンにボンディングする。しかしながら、この場合（Ｎ−１）個の別の特別なパッケージピンを必要とする。なお、本明細書において、ローアクティブ信号については、オーバーバー（上線）の代わりに、信号の符号の前に／を付す。

また例えば、特許文献１においては、貫通ビアによって共通接続された積層メモリチップのメモリチップを別々に動作させるために、共通接続された入出力パッド及び制御パッドから制御信号を入力する複数の半導体チップを有する半導体記憶装置であって、前記半導体チップは、自己のアドレスを示す自己チップアドレスを記憶する自己アドレス記憶部と、前記入出力パッドを介して外部から入力された選択アドレスを前記自己チップアドレスと比較して一致判定を行う判定部と、この一致判定に応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部とを備えたことを特徴としている。しかしながら、この方法も後述するようにチップ管理などに大きな問題がある。

特開２００８−０７７７７９号公報

図２は図１のマルチチップパッケージ１０において各半導体チップＤ１〜ＤＮに対するＩＤコード及び上位アドレスの書き込み方法の１つを示す回路図である。図２に示すように、上位アドレスは、例えばアッセンブリ処理において、各半導体チップの複数のボンディングパッドを、ハイレベルのＶＣＣ電圧リードフレーム又はローレベルのＶＳＳ電圧リードフレームに、ワイヤーボンディングにより接続することにより割り当てられる。上位アドレスが割り当てらてれた後に、各半導体チップはそれぞれ適当なアドレスを入力することにより、それぞれ適切に選択することができる。ここで、ボンディングパッドは半導体チップ領域を占有し、半導体チップサイズを増大させるという問題点があった。

上述の特許文献１では、アッセンブリ処理前に各半導体チップに上位アドレスが書き込まれ、そのアドレスが入力アドレスと比較されるように回路が構成され、特別なパッドやボンディングワイヤを必要としない。しかしながら、アッセンブリ処理において、より複雑な制御及びチップ管理を必要とし、柔軟な製造方法を提供することができないという問題点があった。上位アドレスを書いた時点、例えばウエハテストからどのチップにどのアドレスを割り当てた（書き込んだ）かを、チップ位置で管理して間違いなく各アドレスを書き込んだチップをピックアップして組み立てなければならず、その管理は非常に困難である。あるいは、アッセンブリ時のチップをピックアップする直前に書き込まれたアドレスを読み出すあるいは書き込むには各パッドをプロービングして電源や信号を供給せねばならず、単純にアッセンブリするよりも煩雑かつコスト増となる。

本発明の目的は以上の問題点を解決し、従来技術に比較して半導体チップサイズを増大させることなく、マルチチップパッケージの各半導体チップに対してＩＤコード及び上位アドレスを容易に割り当てて書き込むことができる半導体記憶装置並びにそのＩＤコード及び上位アドレスの書き込み方法を提供することにある。

第１の発明に係る半導体記憶装置は、複数の半導体記憶装置をスタックしてマルチチップパッケージ化するための半導体記憶装置において、
ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備え、
上記ＩＤコードはアッセンブリ前に上記不揮発性記憶手段に書き込まれることを特徴とする。

上記半導体記憶装置において、上記半導体記憶装置は、フラッシュメモリであり、
上記不揮発性記憶手段は、上記フラッシュメモリのメモリセルアレイ内のメモリ型ヒューズ素子であることを特徴とする。

また、上記半導体記憶装置において、上記半導体記憶装置は、半導体揮発性記憶装置であり、
上記半導体記憶装置は上記半導体揮発性記憶装置とは別に、ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備えたことを特徴とする。

さらに、上記半導体記憶装置において、外部装置から上記半導体記憶装置に入力され、所定のＩＤコードの検索を指示するＩＤコードマッチコマンドに応答して、当該半導体記憶装置のＩＤコードを検索し、上記所定のＩＤコードを上記検索したＩＤコードと比較して比較結果を出力する第１の比較手段をさらに備えたことを特徴とする。

またさらに、上記半導体記憶装置において、外部装置から上記半導体記憶装置に入力され、所定のＩＤコードの検索を指示するＩＤコードサーチコマンドの入力及び所定の入力信号ピンをトグルさせることに応答して、トグルしている信号のパルス数を計数し、当該計数値が当該半導体記憶装置のＩＤコードの値に一致したときに、当該半導体記憶装置のＩＤコードを検索し、上記所定のＩＤコードを上記検索したＩＤコードと比較して比較結果を出力する第２の比較手段をさらに備えたことを特徴とする。

上記半導体記憶装置において、上記比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置は、上記外部装置から上記半導体記憶装置に入力され上記外部装置からのアクセス終了を示すＩＤリリースコマンドを受信するまで、上記外部装置からの他のコマンドを受信可能なアクティブ状態となる一方、上記比較手段がＩＤコードが一致しない比較結果を出力するとき、上記ＩＤコードマッチコマンド又は所定のＩＤコードリリースコマンドを待機する状態となることを特徴とする。

また、上記半導体記憶装置において、上記比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置のレディを示す信号を出力する信号出力手段をさらに備えたことを特徴とする。

さらに、上記半導体記憶装置において、上記ＩＤコードマッチコマンドは、複数の半導体チップをマルチチップパッケージ化した後に入力されることを特徴とする。

さらに、上記半導体記憶装置において、上記ＩＤコードサーチコマンドは、複数の半導体チップをマルチチップパッケージ化した後に入力されることを特徴とする。

またさらに、上記半導体記憶装置において、上記ＩＤコードマッチコマンドの検索すべき所定のＩＤコードは、上記外部装置の記憶手段に記憶されることを特徴とする。

またさらに、上記半導体記憶装置において、上記ＩＤコードサーチコマンドの検索すべき所定のＩＤコードは、上記外部装置の記憶手段に記憶されることを特徴とする。

また、上記半導体記憶装置において、上記ＩＤコードはウエハテスト中に上記半導体記憶装置の不揮発性記憶手段に書き込まれることを特徴とする。

さらに、上記半導体記憶装置において、上記半導体記憶装置のパワーオン時に、上記不揮発性記憶手段からＩＤコードを読み出して記憶する第１のレジスタ手段をさらに備えたことを特徴とする。

またさらに、上記半導体記憶装置において、上記上位アドレスは、複数の半導体チップをマルチチップパッケージ化した後に当該半導体記憶装置がアクティブ状態であるときに上記不揮発性記憶手段に書き込まれることを特徴とする。

またさらに、上記半導体記憶装置において、上記半導体記憶装置のパワーオン時に、上記不揮発性記憶手段から上位アドレスを読み出して記憶する第２のレジスタ手段をさらに備えたことを特徴とする。

第２の発明に係る半導体記憶装置のためのＩＤコード及び上位アドレスの書き込み方法は、複数の半導体記憶装置をスタックしてマルチチップパッケージ化するための半導体記憶装置のためのＩＤコード及び上位アドレスの書き込み方法であって、
上記半導体記憶装置は、ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備え、
上記ＩＤコードをアッセンブリ前に上記不揮発性記憶手段に書き込むステップを含むことを特徴とする。

上記半導体記憶装置のためのＩＤコード及び上位アドレスの書き込み方法において、上記書き込むステップは、上記ＩＤコードをウエハテスト中に上記不揮発性記憶手段に書き込むことを特徴とする。

また、上記半導体記憶装置のためのＩＤコード及び上位アドレスの書き込み方法において、上記上位アドレスを、複数の半導体チップをマルチチップパッケージ化した後に当該半導体記憶装置がアクティブ状態であるときに上記不揮発性記憶手段に書き込むステップを含むことを特徴とする。

従って、本発明に係る半導体記憶装置並びにそのＩＤコード及び上位アドレスの書き込み方法によれば、従来技術に比較して半導体チップサイズを増大させることなく、マルチチップパッケージの各半導体チップに対してＩＤコード及び上位アドレスを容易に割り当てて書き込むことができる。

従来技術に係るマルチチップパッケージ１０内の各半導体チップＤ１〜ＤＮの配線状態を示す一部破断側面図である。 図１のマルチチップパッケージ１０において各半導体チップＤ１〜ＤＮに対するＩＤコード及び上位アドレスの書き込み方法を示す回路図である。 本発明の一実施形態に係る、例えばフラッシュメモリの半導体チップ内の回路構成を示すブロック図である。 本発明の一実施形態に係る複数の半導体チップに対するＩＤコード及び上位アドレス割り当て及び書き込み処理（全体処理）を示すフローチャートである。 図４のＭＣＰテスト処理で実行される各半導体チップにおけるＩＤコード比較及び上位アドレス書き込み処理の詳細を示すフローチャートである。 本実施形態に係る２つの半導体チップＤ１，Ｄ２における動作を示すブロック図である。 本発明の変形例に係るクイックサーチのためのＩＤコードサーチコマンドに対する動作例を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図３は本発明の一実施形態に係る、例えばフラッシュメモリの半導体チップ内の回路構成を示すブロック図である。本実施形態に係るフラッシュメモリの半導体チップは、複数の半導体チップＤ１〜ＤＮをスタックしてマルチチップパッケージ（ＭＣＰ）化するための半導体チップＤ１〜ＤＮにおいて、ＩＤコード及び上位アドレスを記憶するフラッシュメモリのメモリセルアレイ２０を備え、上記ＩＤコードはアッセンブリ前に上記メモリセルアレイ２０のヒューズデータ領域２０Ｆのヒューズ（メモリ型ヒューズ素子）に書き込まれることを特徴としている。

図３において、フラッシュメモリの半導体チップＤ１〜ＤＮは、
（１）データを記憶するメモリセルアレイ２０であって、各ＩＤコード及び上位アドレスを記憶するヒューズデータ領域２０Ｆを有するメモリセルアレイ２０と、
（２）メモリセルアレイ２０からデータをページ単位で書き込み又は読み出すときに用いるページバッファ２１と、
（３）指定アドレスに応答してメモリセルアレイ２０のロウを指定するためのロウデコーダ２２と、
（４）メモリセルアレイ２０からページバッファ２１を介して読み出したＩＤコードを一時的に記憶するＩＤコードレジスタ２３と、
（５）入出力バッファ３１から入力されるＩＤコード（実施形態）又はカウンタ３７より計数されたＩＤコード（変形例）を、ＩＤコードレジスタ２３に格納されたＩＤコードと比較し、その比較結果を出力するコンパレータ２４と、
（６）コンパレータ２４又は３９からの比較結果に基づいて当該半導体チップのステータスを一時的に記憶して入出力バッファ３１に出力し、レディ／ビジー信号（Ｒ／Ｂ信号）を発生してＲ／Ｂ信号端子４２に出力するステータスレジスタ２５と、
（７）入出力端子３１を介して入出力されるデータを一時的に記憶する入出力バッファ３１と、
（８）入出力バッファ３１からのコマンドを復号化して符号化されたコマンドデータをコントロールロジック３５に出力するコマンドデコーダ３２と、
（９）入出力バッファ３１からの指定アドレス又は上位アドレスを一時的に記憶するアドレスバッファ３３と、
（１０）電源オン時に当該半導体チップの動作をリセットするためのリセット信号を出力するパワーオンリセット回路３６と、
（１１）コマンドデコーダ３２からのコマンドデータ、制御信号端子４３を介して入力される制御信号、コンパレータ３９からの比較結果、もしくはパワーオンリセット回路３６からのリセット信号に基づいて、当該半導体チップ内の各回路に対して所定の制御を行うコントロールロジック３５であって、特に本実施形態では、リセット信号に応答してヒューズデータ領域２０ＦのヒューズからＩＤコードをページバッファ２１を介してＩＤコードレジスタ２３に読み出すように制御し、また変形例ではリセット信号に応答してカウンタ３７をリセットするコントロールロジック３５と、
（１２）詳細後述する図７の変形例に係るカウンタ３７であって、ＩＤコードサーチコマンド又はＩＤコードマッチコマンドに応答して、ライトイネーブル信号／ＷＥを計数して計数値をコンパレータ２４に出力するカウンタ３７と、
（１３）メモリセルアレイ２０からページバッファ２１を介して読み出した上位アドレスを一時的に記憶する上位アドレスレジスタ３８と、
（１４）アドレスバッファ３３からの上位アドレスを、上位アドレスレジスタ３８からの上位アドレスと比較して比較結果をコントロールロジック３５に出力するコンパレータ３９とを備えて構成される。

本実施形態に係る半導体チップは、特に、メモリセルアレイ２０にヒューズデータ領域２０Ｆを有し、パワーオンリセット回路３６と、ＩＤコードレジスタ２３と、コンパレータ２４と、ステータスレジスタ２５と、上位アドレスレジスタ３８と、コンパレータ３９とをさらに備えたことを特徴としている。また、詳細後述する図７の変形例に係る半導体チップはさらに、カウンタ３７を備えたことを特徴としている。

また、上位アドレスレジスタ３８及びコンパレータ３９は、上位アドレスがヒューズデータ領域２０Ｆに書き込まれた後であって、当該半導体チップがパワーオンとされたときに、正常のメモリセルアレイ２０の読み出し及び書き込み状態（アクティブ状態）であるときに用いられる。すなわち、当該半導体チップがパワーオンとされたとき、メモリセルアレイ２０のヒューズデータ領域２０Ｆからページバッファ２１を介して読み出されて上位アドレスレジスタ３８に格納され、テスタなどの外部装置から指示された（入力された）アドレスとコンパレータ３９により比較されることになる。

図４は本発明の一実施形態に係る複数の半導体チップに対するＩＤコード及び上位アドレス割り当て及び書き込み処理（全体処理）を示すフローチャートである。図４の処理において、ウエハテスト処理及びＭＣＰテスト処理においては、半導体チップに所定のテスタ（外部装置）を接続して実行される処理である。

図４において、まず、ウエハテスト処理において、ステップＳ１で各半導体チップに対してユニークなＩＤコード（例えば、半導体チップのシリアル番号などである。）を割り当てて、ステップＳ２でテスタを用いて割り当てられたＩＤコードを入力することにより、各半導体チップのメモリセルアレイ２０のヒューズデータ領域２０Ｆ内のヒューズに書き込む。次いで、ステップＳ３で複数の半導体チップをスタックしてアッセンブリするＭＣＰアッセンブリ処理を実行する。ここで、本実施形態では、図２に示すような上位アドレスのボンディングパッドのワイヤリングなしにＭＣＰアッセンブリ処理を行うことを特徴としている。

さらに、ＭＣＰテスト処理において、該ＭＣＰをテスタに接続したうえで、ステップＳ４でパラメータＮを１にセットし、ステップＳ５ですべての半導体チップのヒューズ内のＩＤコードが電源オン時にページバッファ２１を介して自動的に読み出されてＩＤコードレジスタ２３に一時的に格納される。そして、テスタによるＩＤコードサーチ処理が開始され、テスタからのＩＤコードマッチコマンドに応答して、各半導体チップのＩＤコードを検索してＩＤコードが一致する１つの半導体チップを選択する。ここで、ＩＤコードが一致する１つの半導体チップの／Ｒ／Ｂ信号はローアクティブとなる。上記テスタはこのロー状態を検知して次のステップへ移ることができる。ステップＳ７では、選択された半導体チップのヒューズにテスタから入出力バッファ３１を介して上位アドレスを書き込み、ステップＳ８に進む。ステップＳ８では、パラメータＮが最大値Ｎｍａｘであるか否かが判断され、ＮＯであればすべての半導体チップについて処理を実行していないと判断してステップＳ９に進み、パラメータＮを１だけインクリメントしてステップＳ６に進み、別のＩＤコードを検索する。一方、ステップＳ８でＹＥＳであればすべての半導体チップについて処理を実行したと判断して当該処理を終了する。ここで、ＮｍａｘはＭＣＰ内にスタックされている該半導体チップの総数を示す。

図５は図４のＭＣＰテスト処理で実行される各半導体チップにおけるＩＤコード比較及び上位アドレス書き込み処理の詳細を示すフローチャートである。

図５において、まず、ステップＳ１１において、テスタから所定の周期で発生されるＩＤコード付きＩＤコードマッチコマンド（検索すべきＩＤコードは、テスタに入力されてその内部メモリに予め記憶され、もしくは所定の論理で発生される）を受信したか否かが判断され、ＹＥＳのときはステップＳ１２に進む一方、ＮＯのときはステップＳ１１に戻りステップＳ１１の処理を繰り返す。次いで、ステップＳ１２において、受信したＩＤコードマッチコマンド内のＩＤコードを、ヒューズから読み出されてＩＤコードレジスタに格納されたＩＤコードと比較し、ステップＳ１３において一致したか否かが判断され、ＹＥＳのときはステップＳ１４に進む一方、ＮＯのときはステップＳ１６に進む。ステップＳ１４では、次のコマンドを受信可能な状態にセットし、ステップＳ１５においてステータスレジスタ２５内のステータスを「一致状態（アクティブ）」にセットし、ステップＳ１８に進む。一方、ステップＳ１６では、ＩＤコードマッチコマンド又はＩＤコードリリースコマンド（図５のステップＳ１１〜Ｓ１４のＩＤコード比較及び上位アドレス書き込み処理から抜け出すことを指示するコマンドである。）を除き次のコマンドの受信を拒否する状態、すなわちＩＤコードマッチコマンド又はＩＤコードリリースコマンドを待機する状態にセットし、ステップＳ１７においてステータスレジスタ２５内のステータスを「不一致状態（スタンバイ）」にセットし、ステップＳ１８に進む。

ステップＳ１８において、当該ステータスをチェックし、ステップＳ１９でステータスは「一致状態（アクティブ）」か否かが判断され、ＹＥＳのときはステップＳ２０に進む一方、ＮＯのときはステップＳ１１に戻る。ステップＳ２０では、上位アドレス付きヒューズプログラムコマンドを受信したか否かが判断され、ＹＥＳのときはステップＳ２１に進む一方、ＮＯのときはステップＳ２０に戻り当該受信処理を繰り返す。ステップＳ２１では、テスタから上位アドレスをヒューズにプログラムする（書き込む）。ステップＳ２２において当該プログラムがパスしたか否かが判断され、ＹＥＳのときはステップＳ２３に進む一方、ＮＯのときはステップＳ２４に進む。ステップＳ２３においてステータスを「パス」にセットした後、ステップＳ２５に進む。一方、ステップＳ２４においてステータスを「フェール」にセットした後、ステップＳ２５に進む。ステップＳ２５においては、ＩＤコードリリースコマンドを受信したか否かが判断され、ＹＥＳのときは、上位アドレスの書き込みが正常終了し、外部装置であるテスタからのアクセスが終了すると判断してステップＳ１１に戻る一方、ＮＯのときはステップＳ２５に戻り当該受信処理を繰り返す。

図６は本実施形態に係る２つの半導体チップＤ１，Ｄ２における動作を示すブロック図である。図６においては、半導体チップＤ１がＩＤコード「ＩＤ１」を有し、半導体チップＤ２がＩＤコード「ＩＤ２」を有する場合であって、テスタから各半導体チップＤ１，Ｄ２にＩＤコード「ＩＤ１」付きＩＤコードマッチコマンドが入力された場合である。

本実施形態では、同一の名称のピンはすべて、すべての半導体チップに対して共通に接続され、上位アドレスが各半導体チップに書き込まれる前においては、ＩＤコードを除いてすべて同一の半導体チップである。検索するＩＤコード付きＩＤコードマッチコマンドが各半導体チップに入力されると、半導体チップＤ１ではＩＤコード「ＩＤ１」がメモリセルアレイ２０のヒューズデータ領域２０Ｆ内のＩＤコードエリア２０Ｆｃから読み出され、ページバッファ２１を介してＩＤコードレジスタ２３に格納された後、コンパレータ２４に出力される。一方、テスタからのＩＤコード付きＩＤコードマッチコマンド内のＩＤコード「ＩＤ１」が入出力バッファ３１からコンパレータ２４に入力される。コンパレータ２４は２つのＩＤコードが一致しているので、一致状態信号をコントロールロジック３５に出力し、これに応答して、コントロールロジック３５は「一致状態（アクティブ）」をステータスレジスタ２５にセットする。このとき、ステータスレジスタ２５はローアクティブの／Ｒ／Ｂ信号を発生して出力し、テスタなどの外部装置に対し、当該半導体チップＤ１がレディ状態（当該半導体チップが他のコマンド（テスタからのテストコマンドなどである。）を受信できるアクティブ状態である）であることを示すとともに、入出力バッファ３１の出力端子をアクティブ状態にセットしてデータバスを介してのデータ転送を可能にする。

一方、半導体チップＤ２ではＩＤコード「ＩＤ２」がメモリセルアレイ２０のヒューズデータ領域２０Ｆ内のＩＤコードエリア２０Ｆｃから読み出され、ページバッファ２１を介してＩＤコードレジスタ２３に格納された後、コンパレータ２４に出力される。一方、テスタからのＩＤコード付きＩＤコードマッチコマンド内のＩＤコード「ＩＤ１」が入出力バッファ３１からコンパレータ２４に入力される。コンパレータ２４は２つのＩＤコードが不一致しているので、不一致状態信号をコントロールロジック３５に出力し、これに応答して、コントロールロジック３５は「不一致状態（スタンバイ）」をステータスレジスタ２５にセットする。このとき、ステータスレジスタ２５は／Ｒ／Ｂ信号の端子をハイインピーダンス状態とし、テスタなどの外部装置に対し、当該半導体チップＤ２がビジー状態であることを示すとともに、入出力バッファ３１の出力端子をハイインピーダンス状態にする。

以上説明したように、ただ１つの半導体チップがアクティブ状態となり、所定のリリースコマンドを受信するまでメモリセルアレイ２０に対して読み出し及び書き込み可能な状態となり、上位アドレスが書き込まれる。

図７は本発明の変形例に係るクイックサーチのためのＩＤコードサーチコマンドに対する動作例を示すタイミングチャートである。すなわち、上述の実施形態に係るＩＤコマンド付きＩＤコードマッチコマンドに代えて、クイックサーチのためのＩＤコードサーチコマンドを用いる。当該ＩＤコードサーチコマンドがコントロールロジック３５に入力された後、例えばライトイネーブル信号／ＷＥがテスタからトグルされる。ＩＤコードは、結局は“１”“０”を並べた２進数と見られるから、ＩＤコードに一致するライトイネーブル信号／ＷＥのトグル数（ローレベルのパルスの数）が図３のカウンタ３７により計数され、その一致（図７では、ＩＤコードがＮである場合）がコンパレータ２４により判断された後、ステータスレジスタ２５がローアクティブの／Ｒ／Ｂ信号を／Ｒ／Ｂ信号端子４２から出力する。テスタにおいてもライトイネーブル信号／ＷＥのトグル数を計数して、テスタはローアクティブの／Ｒ／Ｂ信号に応答して、その計数値をＩＤコードとして認識する。従って、テスタは、／Ｒ／Ｂ信号がローになったときのトグル数をＭＣＰ内の半導体チップ数まで記録しながらトグルしていくことによりすべてのチップのＩＤコードを一度にサーチできる。これらを使用してＩＤマッチコマンドを使用すれば、当該ＩＤコードに対応する半導体チップに、上述の上位アドレスの書き込みを当該半導体チップに対して行うことになる。

すなわち、当該変形例では、外部装置であるテスタから半導体チップに入力されるライトイネーブル信号／ＷＥのパルス数を計数し、当該計数値が当該半導体チップのＩＤコードの値に一致したときに、所定のＩＤコードの検索を指示するＩＤコードマッチコマンドを受信したと判断してその後のＩＤ検索処理などを行うことになる。

もし例えばＩＤコードの最大値が１０００００（１０進数表示）でありかつライトイネーブル信号／ＷＥのトグル周期が２００ｎｓであれば、最大の検索周期は２０ｍｓとなる。これにより、高速で、半導体チップに対してＩＤコードのクイックサーチを行うことができる。

なお、トグルする信号ピンとしてライトイネーブル信号／ＷＥをあげたが、これに限らず、ライトプロテクト信号／ＷＰやアドレスラッチイネーブル信号ＡＬＥなどでも可能である。

以上の実施形態においては、各半導体チップにおいて、ＩＤコード及び上位アドレスは例えばフラッシュメモリのメモリセルアレイ内のヒューズ（不揮発性メモリ型ヒューズ素子）に書き込まれているが、本発明はこれに限らず、各半導体チップの所定の不揮発性記憶手段又は装置（例えば、電気的に書き換え可能な読み出し専用メモリ（ＥＥＰＲＯＭ）など）に書き込んでよい。

また、ＩＤコードは、各チップについて完全にユニークである必要はなく、アッセンブリ工程にて多重にスタックする間違いが無視できる程度であればよい。完全にユニークなＩＤコードを持つ場合は下位の所定数のビット列を使用することもよい。

以上の実施形態においては、フラッシュメモリなどの半導体不揮発性記憶装置のためのＩＤコード及び上位アドレスの書き込み方法について説明しているが、本発明はこれに限らず、ＤＲＡＭなどの半導体揮発性記憶装置などの種々の記憶装置に適用することができる。この場合において、ＩＤコード及び上位アドレスを記憶する不揮発性メモリを、ＤＲＡＭなどの半導体揮発性記憶装置とは別に備えることが必要になる。

以上詳述したように、本発明に係る半導体記憶装置及びそのためのＩＤコード及び上位アドレスの書き込み方法によれば、従来技術に比較して半導体チップサイズを増大させることなく、マルチチップパッケージの各半導体チップに対してＩＤコード及び上位アドレスを容易に割り当てて書き込むことができる。

１０…マルチチップパッケージ、
２０…メモリセルアレイ、
２０Ｆ…ヒューズデータ領域、
２０Ｆｃ…ＩＤコードエリア、
２１…ページバッファ、
２２…ロウデコーダ、
２３…ＩＤコードレジスタ、
２４…コンパレータ、
２５…ステータスレジスタ、
３１…入出力バッファ、
３２…コマンドデコーダ、
３３…アドレスバッファ、
３５…コントロールロジック、
３６…パワーオンリセット回路、
３７…カウンタ、
３８…上位アドレスレジスタ、
４１…入出力端子、
４２…Ｒ／Ｂ信号端子、
４３…制御信号端子、
Ｄ１〜ＤＮ…半導体チップ。

Claims (19)

1. 複数の半導体記憶装置をスタックしてマルチチップパッケージ化するための半導体記憶装置において、
   上記半導体記憶装置は、ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備え、
   上記ＩＤコードはアッセンブリ前に上記不揮発性記憶手段に書き込まれ、
   上記半導体記憶装置は、フラッシュメモリであり、
   上記不揮発性記憶手段は、上記フラッシュメモリのメモリセルアレイ内のメモリ型ヒューズ素子であり、
   上記半導体記憶装置は、
   外部装置から上記半導体記憶装置に入力され、所定のＩＤコードの検索を指示するＩＤコードマッチコマンドに応答して、当該半導体記憶装置のＩＤコードを検索し、上記所定のＩＤコードを上記検索のために入力したＩＤコードと比較して比較結果を出力する第１の比較手段をさらに備え、
   上記第１の比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置は、上記外部装置から上記半導体記憶装置に入力され上記外部装置からのアクセス終了を示すＩＤリリースコマンドを受信するまで、上記外部装置からの他のコマンドを受信可能なアクティブ状態となる一方、上記第１の比較手段がＩＤコードが一致しない比較結果を出力するとき、上記ＩＤコードマッチコマンド又は所定のＩＤコードリリースコマンドを待機する状態となり、
   上記上位アドレスは、複数の半導体記憶装置をマルチチップパッケージ化した後に当該半導体記憶装置が上記アクティブ状態であるときに上記不揮発性記憶手段に書き込まれることを特徴とする半導体記憶装置。
2. 複数の半導体記憶装置をスタックしてマルチチップパッケージ化するための半導体記憶装置において、
   ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備え、
   上記ＩＤコードはアッセンブリ前に上記不揮発性記憶手段に書き込まれ、
   上記半導体記憶装置は、
   外部装置から上記半導体記憶装置に入力され、所定のＩＤコードの検索を指示するＩＤコードサーチコマンドの入力及び所定の入力信号ピンをトグルさせることに応答して、トグルしている信号のパルス数を計数し、当該計数値を上記所定のＩＤコードと比較して比較結果を出力する第２の比較手段をさらに備えたことを特徴とする半導体記憶装置。
3. 上記半導体記憶装置は、フラッシュメモリであり、
   上記不揮発性記憶手段は、上記フラッシュメモリのメモリセルアレイ内のメモリ型ヒューズ素子であることを特徴とする請求項２記載の半導体記憶装置。
4. 上記半導体記憶装置は、半導体揮発性記憶装置であり、
   上記半導体記憶装置は上記半導体揮発性記憶装置とは別に、ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備えたことを特徴とする請求項２記載の半導体記憶装置。
5. 上記比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置は、上記外部装置から上記半導体記憶装置に入力され上記外部装置からのアクセス終了を示すＩＤリリースコマンドを受信するまで、上記外部装置からの他のコマンドを受信可能なアクティブ状態となる一方、上記比較手段がＩＤコードが一致しない比較結果を出力するとき、上記ＩＤコードマッチコマンド又は所定のＩＤコードリリースコマンドを待機する状態となることを特徴とする請求項２記載の半導体記憶装置。
6. 上記比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置のレディを示す信号を出力する信号出力手段をさらに備えたことを特徴とする請求項１乃至５のうちのいずれか１つに記載の半導体記憶装置。
7. 上記ＩＤコードマッチコマンドは、複数の半導体チップをマルチチップパッケージ化した後に入力されることを特徴とする請求項１記載の半導体記憶装置。
8. 上記ＩＤコードサーチコマンドは、複数の半導体チップをマルチチップパッケージ化した後に入力されることを特徴とする請求項２記載の半導体記憶装置。
9. 上記ＩＤコードマッチコマンドの検索すべき所定のＩＤコードは、上記外部装置の記憶手段に記憶されることを特徴とする請求項１記載の半導体記憶装置。
10. 上記ＩＤコードサーチコマンドの検索すべき所定のＩＤコードは、上記外部装置の記憶手段に記憶されることを特徴とする請求項２記載の半導体記憶装置。
11. 上記ＩＤコードはウエハテスト中に上記半導体記憶装置の不揮発性記憶手段に書き込まれることを特徴とする請求項１乃至１０のうちのいずれか１つに記載の半導体記憶装置。
12. 上記半導体記憶装置のパワーオン時に、上記不揮発性記憶手段からＩＤコードを読み出して記憶する第１のレジスタ手段をさらに備えたことを特徴とする請求項１乃至１１のうちのいずれか１つに記載の半導体記憶装置。
13. 上記半導体記憶装置のパワーオン時に、上記不揮発性記憶手段から上位アドレスを読み出して記憶する第２のレジスタ手段をさらに備えたことを特徴とする請求項１乃至１２のうちのいずれか１つに記載の半導体記憶装置。
14. 複数の半導体記憶装置をスタックしてマルチチップパッケージ化するための上記各半導体記憶装置をテストするテスタ装置において、
    上記各半導体記憶装置は、ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備え、
    上記ＩＤコードはアッセンブリ前に上記不揮発性記憶手段に書き込まれ、
    上記各半導体記憶装置は、フラッシュメモリであり、
    上記不揮発性記憶手段は、上記フラッシュメモリのメモリセルアレイ内のメモリ型ヒューズ素子であり、
    上記各半導体記憶装置は、
    上記テスタ装置から上記半導体記憶装置に入力され、所定のＩＤコードの検索を指示するＩＤコードマッチコマンドに応答して、当該半導体記憶装置のＩＤコードを検索し、上記所定のＩＤコードを上記検索のために入力したＩＤコードと比較して比較結果を出力する第１の比較手段をさらに備え、
    上記第１の比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置は、上記テスタ装置から上記半導体記憶装置に入力され上記テスタ装置からのアクセス終了を示すＩＤリリースコマンドを受信するまで、上記テスタ装置からの他のコマンドを受信可能なアクティブ状態となる一方、上記第１の比較手段がＩＤコードが一致しない比較結果を出力するとき、上記ＩＤコードマッチコマンド又は所定のＩＤコードリリースコマンドを待機する状態となり、
    上記テスタ装置は、上記複数の半導体記憶装置をマルチチップパッケージ化した後に上記各半導体記憶装置が上記アクティブ状態であるときに、上記各半導体記憶装置の上位アドレスをすべての上記複数の半導体記憶装置の不揮発性記憶手段に順次書き込むことを特徴とするテスタ装置。
15. 複数の半導体記憶装置をスタックしてマルチチップパッケージ化するための上記各半導体記憶装置をテストするテスタ装置のためのテスト方法において、
    上記各半導体記憶装置は、ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備え、
    上記ＩＤコードはアッセンブリ前に上記不揮発性記憶手段に書き込まれ、
    上記各半導体記憶装置は、フラッシュメモリであり、
    上記不揮発性記憶手段は、上記フラッシュメモリのメモリセルアレイ内のメモリ型ヒューズ素子であり、
    上記各半導体記憶装置は、
    上記テスタ装置から上記半導体記憶装置に入力され、所定のＩＤコードの検索を指示するＩＤコードマッチコマンドに応答して、当該半導体記憶装置のＩＤコードを検索し、上記所定のＩＤコードを上記検索のために入力したＩＤコードと比較して比較結果を出力する第１の第１の比較手段をさらに備え、
    上記第１の比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置は、上記テスタ装置から上記半導体記憶装置に入力され上記テスタ装置からのアクセス終了を示すＩＤリリースコマンドを受信するまで、上記テスタ装置からの他のコマンドを受信可能なアクティブ状態となる一方、上記第１の比較手段がＩＤコードが一致しない比較結果を出力するとき、上記ＩＤコードマッチコマンド又は所定のＩＤコードリリースコマンドを待機する状態となり、
    上記テスト方法は、上記テスタ装置が、上記複数の半導体記憶装置をマルチチップパッケージ化した後に上記各半導体記憶装置が上記アクティブ状態であるときに、上記各半導体記憶装置の上位アドレスをすべての上記複数の半導体記憶装置の不揮発性記憶手段に順次書き込むことを特徴とするテスト方法。
16. 複数の半導体記憶装置をスタックしてマルチチップパッケージ化するための上記各半導体記憶装置をテストするテスタ装置において、
    上記各半導体記憶装置は、ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備え、
    上記ＩＤコードはアッセンブリ前に上記不揮発性記憶手段に書き込まれ、
    上記各半導体記憶装置は、
    上記テスタ装置から上記半導体記憶装置に入力され、所定のＩＤコードの検索を指示するＩＤコードサーチコマンドの入力及び所定の入力信号ピンをトグルさせることに応答して、トグルしている信号のパルス数を計数し、当該計数値を上記所定のＩＤコードと比較して比較結果を出力する第２の比較手段をさらに備え、
    上記第２の比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置は、上記テスタ装置から上記半導体記憶装置に入力され上記テスタ装置からのアクセス終了を示すＩＤリリースコマンドを受信するまで、上記テスタ装置からの他のコマンドを受信可能なアクティブ状態となる一方、上記第２の比較手段がＩＤコードが一致しない比較結果を出力するとき、上記ＩＤコードマッチコマンド又は所定のＩＤコードリリースコマンドを待機する状態となり、
    上記テスタ装置は、上記複数の半導体記憶装置をマルチチップパッケージ化した後に上記各半導体記憶装置が上記アクティブ状態であるときに、上記各半導体記憶装置の上位アドレスをすべての上記複数の半導体記憶装置の不揮発性記憶手段に順次書き込むことを特徴とするテスタ装置。
17. 上記各半導体記憶装置は、フラッシュメモリであり、
    上記不揮発性記憶手段は、上記フラッシュメモリのメモリセルアレイ内のメモリ型ヒューズ素子であることを特徴とする請求項１６記載のテスタ装置。
18. 複数の半導体記憶装置をスタックしてマルチチップパッケージ化するための上記各半導体記憶装置をテストするテスタ装置のためのテスト方法において、
    上記各半導体記憶装置は、ＩＤコード及び上位アドレスを記憶する不揮発性記憶手段を備え、
    上記ＩＤコードはアッセンブリ前に上記不揮発性記憶手段に書き込まれ、
    上記各半導体記憶装置は、
    上記テスタ装置から上記半導体記憶装置に入力され、所定のＩＤコードの検索を指示するＩＤコードサーチコマンドの入力及び所定の入力信号ピンをトグルさせることに応答して、トグルしている信号のパルス数を計数し、当該計数値を上記所定のＩＤコードと比較して比較結果を出力する第２の比較手段をさらに備え、
    上記第２の比較手段がＩＤコードが一致する比較結果を出力するとき、当該半導体記憶装置は、上記テスタ装置から上記半導体記憶装置に入力され上記テスタ装置からのアクセス終了を示すＩＤリリースコマンドを受信するまで、上記テスタ装置からの他のコマンドを受信可能なアクティブ状態となる一方、上記第２の比較手段がＩＤコードが一致しない比較結果を出力するとき、上記ＩＤコードマッチコマンド又は所定のＩＤコードリリースコマンドを待機する状態となり、
    上記テスト方法は、上記テスタ装置が、上記複数の半導体記憶装置をマルチチップパッケージ化した後に上記各半導体記憶装置が上記アクティブ状態であるときに、上記各半導体記憶装置の上位アドレスをすべての上記複数の半導体記憶装置の不揮発性記憶手段に順次書き込むことを特徴とするテスト方法。
19. 上記各半導体記憶装置は、フラッシュメモリであり、
    上記不揮発性記憶手段は、上記フラッシュメモリのメモリセルアレイ内のメモリ型ヒューズ素子であることを特徴とする請求項１８記載のテスト方法。

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