JP2000228341A

JP2000228341A - 半導体集積回路

Info

Publication number: JP2000228341A
Application number: JP11029975A
Authority: JP
Inventors: Yoshihisa Shioashi; 慶久塩足; Takuya Fujimoto; 卓也藤本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-02-08
Filing date: 1999-02-08
Publication date: 2000-08-15

Abstract

(57)【要約】【課題】製造工程中におけるチップの個別管理情報とテ
スト情報を全てのチップに直接書き込み、組み立て工程
後の故障発生に際してこれを読み取り、故障解析の基礎
データとすることが可能な半導体集積回路を提供する。【解決手段】半導体集積回路の露光工程で、各チップの
表面又は裏面にロット番号、ウエハ番号、ウエハ内位置
座標等の個別管理情報を露光装置を用いてパターン形成
することにより書き込むか、ダイソート・テスタにレー
ザを装着し各チップの表面又は裏面に前記個別管理情報
のほかダイソート・テスタのテスト項目やテスト結果等
のテスト情報をレーザ・ビームを用いて書き込むか、又
はマイクロプロセッサ等の大規模半導体集積回路におい
て、マスクＲＯＭと混載したＰＲＯＭの入力端子からこ
れらの情報を書き込むことにより、故障解析におけるチ
ップ個別のトレーサビリティーを飛躍的に向上させるこ
とが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に係
り、特に、半導体チップの製造工程中における個別管理
情報と、テスト情報とを半導体チップごとに識別するこ
とが可能な半導体集積回路に関するものである。

【０００２】

【従来の技術】従来の半導体集積回路には、製品型名、
試作名称、マスク名称、ＲＯＭコード名、製造業者名等
を露光マスク上にパターン形成し、半導体チップ（以下
単にチップと呼ぶ）上にこれらの名称を転写したものが
ある。ここで、ＲＯＭコード名とは、マイクロプロセッ
サ等からなる半導体集積回路において、半導体チップ上
のＲＯＭ (Read Only Memoryの略称) に書き込まれたユ
ーザ・プログラム（通常ファーム・ウェアと呼ばれる）
のコード名をいう。

【０００３】製品型名、及びＲＯＭコード名が付与され
た、従来のチップの一例を図５に示す。図５に示すチッ
プ２は、チップ周辺部３に形成された複数のボンディン
グ・パッド４と、内部回路形成領域５とから構成され
る。また、内部回路形成領域５の空きスペース１４と１
５に、当該チップの製品型名ＴＭＰ××××と、ＲＯＭ
コード名００１０が書き込まれる。

【０００４】このように、従来チップ上に書き込まれる
製品型名、又はＲＯＭコード名等は、品種ごとに全て同
一の名称を書き込めばよいので、当該チップのマスク作
成の際、チップの空きスペースに前記名称をパターン形
成しておけば、そのマスクを用いた半導体チップには、
容易に全て同一の名称を付与することができる。

【０００５】このように、従来、チップ上に付与される
情報は、社名、型名等の単なる名称のみであって、例え
ばチップのロット番号、ウエハ番号、ウエハ内ショット
位置（以下ウエハ内位置座標と呼ぶ）等のような製造工
程におけるチップの個別管理情報をチップに直接付与す
る試みは全くなされていなかった。

【０００６】さらに、従来半導体集積回路の製造工程に
おいて、チップ上に搭載された集積回路やプロセスＴＥ
Ｇ（Test Element Groupの略称）の各種テスト情報をチ
ップに直接付与する試みも全くなされていなかった。

【０００７】ここで、プロセスＴＥＧとは、集積回路を
構成する単体トランジスタ、抵抗、配線の接続部や部分
回路等をウエハ周辺部、又はチップ上の空きスペースに
形成し、その特性を製造工程中にモニタすることによ
り、不良ロット発生の際、不良原因追及に役立てるため
の中間テスト用の要素素子をいう。

【０００８】従来これらの工程管理情報やテスト情報
は、温度、圧力等のプロセス条件に関する情報と共に外
部の記録媒体に記録され、不良ロットの発生や使用現場
における半導体集積回路の故障が発見された場合に、製
造工程にさかのぼって不良や故障発生の原因を追及する
ための基礎データとして用いられてきた。

【０００９】このとき、故障を生じた半導体集積回路の
パッケージや、その中に組み込まれた個別のチップに
は、社名、型名等のほか、高々、組み立てロット番号が
パッケージに印字される程度であり、例えば出荷試験や
使用現場における故障のように、組み立て工程後に発生
した故障の原因を追及しようとしても、組み立てロット
番号を手掛かりとして工程管理情報やテスト情報を検索
するしか方法がないのが実情であった。

【００１０】しかし、一般に半導体集積回路の製造工程
において、ウエハ工程におけるロット構成と、ウエハ・
ダイシング（ウエハをチップに分離する工程）後の組み
立て工程におけるロット構成とは異なり、例えば組み立
て工程における１ロットが、ウエハ工程における数ロッ
トから構成される場合も多く見受けられる。

【００１１】従って、半導体装置の製造工程で得られた
工程管理情報やテスト情報は、主として製造現場のある
工程で一時的に生じたロット不良の原因追及等、製造ロ
ットが特定できる場合には有効であったが、組み立て工
程以降における出荷試験や使用現場での故障発生に対し
ては、ウエハ工程におけるロット管理データや関連する
テストデータと、故障チップとの間の一義的な対応関係
が失われるため、故障発生の原因を十分に追及すること
ができず、いわゆるトレーサビリティに欠けることが問
題となっていた。

【００１２】また、ウエハ工程におけるロット構成と組
み立て工程におけるロット構成との間に完全な対応関係
が存在する場合でも、チップ個別の識別情報として、例
えばウエハ内におけるチップの位置座標が不明であるた
め、当該故障チップが、本来工程不良を生じやすいウエ
ハ周辺部に存在したのか、あるいは、良品となるべきウ
エハの中央部に存在したかにより故障対策が大きく異な
る。

【００１３】近年、半導体集積回路の微細化に伴う各種
製造工程の複雑化、プロセス条件設定の高精度化によ
り、同一製造ロット内であっても、ウエハごと、チップ
ごとに半導体集積回路の特性差が大きくなることを考慮
すれば、従来、チップに付与されてきた社名、型名等の
ほか、高々、組み立てロット番号がパッケージに印字さ
れる程度の管理情報では、製造現場における不良発生や
使用現場での故障発生の原因追及の立場から極めて不十
分といわざるを得ないのが現状であった。

【００１４】

【発明が解決しようとする課題】上記したように、従来
半導体集積回路のチップ個別に付与される管理情報は、
組み立て工程以降に生じた故障原因を追及するには、極
めて不十分であるという問題があった。

【００１５】本発明は上記の問題点を解決すべくなされ
たもので、製造工程中におけるチップの個別管理情報と
テスト情報とを直接全てのチップに付与し、故障発生後
これを読み出し、適切な故障対策をとることが可能な半
導体集積回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の半導体集積回路
は、チップの表面又は裏面にロット番号、ウエハ番号、
ウエハ内における位置座標等の当該チップに関する製造
上の個別管理情報、又は、プロセスＴＥＧや半導体集積
回路に対する製造工程中におけるテスト項目とテスト結
果等のテスト情報、又は、これらの組み合わせ情報をチ
ップごとに書き込むことにより、故障原因の追及を容易
にすることに特徴がある。

【００１７】具体的には、本発明の半導体集積回路は、
少なくとも、チップの製造工程途中における個別管理情
報、及び、テスト情報のいずれか１つが、前記チップに
付与されることを特徴とする。また、少なくとも、チッ
プの製造工程途中における個別管理情報、及び、テスト
情報のいずれか１つが、前記チップの裏面に付与される
ことを特徴とする。

【００１８】また、これらの情報が、レーザによりチッ
プに書き込まれることを特徴とする。また、これらの情
報が、露光装置によりチップにパターン形成されること
を特徴とする。また、これらの情報が、チップ上に形成
された書き換え可能な不揮発性メモリ（以下ＰＲＯＭ;
Programmable Read Only Memory と略称する）に記録さ
れることを特徴とする。

【００１９】好ましくは、前記チップの製造工程途中に
おける個別管理情報は、少なくとも、前記チップの製造
ロット番号と、ウエハ番号と、ウエハ内位置座標とのい
ずれか１つを含むことを特徴とする。

【００２０】また、好ましくは、前記チップの製造工程
途中におけるテスト情報は、少なくとも、前記チップの
テスト項目と、テスト結果とのいずれか１つを含むこと
を特徴とする。

【００２１】このように、これらチップの個別管理情報
やテスト情報は、露光装置を用いて半導体集積回路の露
光の際にチップに蝕刻するか、半導体集積回路のウエハ
テストの際に、テスト装置を用いてレーザ等によりチッ
プ上に書き込むか、又は、パッケージ封止後に外部端子
からチップ上に形成されたＰＲＯＭの一部に記録するか
等のいずれかの手段、又はその組み合わせによりチップ
個別に付与される。本発明により、ウエハ・ダイシング
後におけるチップ個別のトレーサビリティーが飛躍的に
向上する。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る半導体集積回路のチップ構造を示す平面
図である。図１（ａ）にウエハ・ダイシング前のシリコ
ンウエハ１が示されている。

【００２３】シリコンウエハ１の上には、リソグラフイ
工程を用いて半導体集積回路のチップ２が縦横に規則的
に形成される。なお、チップ２は、後工程においてチッ
プ間のダイシング・ラインに沿って切断され、方形の個
別のチップに分離される。

【００２４】ここで、チップ２のウエハ内位置座標は、
図１（ａ）のように定義される。通常チップのパターン
形成は、シリコンウエハ１の面内における結晶軸方向の
１つを示すオリエンテーション・フラット１ａと、これ
に垂直な方向に沿って行われるので、第１座標軸をオリ
エンテーション・フラット１ａと平行に、第２座標軸を
ウエハ面内でこれと垂直な方向に定め、これを用いて図
１（ａ）に示すようにチップの位置座標を定める。

【００２５】例えば、図１（ａ）に示すチップ２の場合
には、ウエハ内位置座標は（２，２）のように与えられ
る。ウエハ内位置座標の与え方は必ずしもこれに限定さ
れるものではなく、第１、第２の座標軸の原点はチップ
の配列に応じてシリコンウエハ１の中心とすることもで
きる。

【００２６】図１（ｂ）にウエハ・ダイシング後のチッ
プ２の拡大図が示されている。図１（ｂ）に示すチップ
２は、大別してチップ周辺部３に形成された複数のボン
ディング・パッド４と、内部回路形成領域５から構成さ
れ、内部回路５の空きスペースに配置されたデータ領域
６に、当該チップの製造工程における個別管理情報とし
て、図１（ｃ）に示すロット番号と、ウエハ番号と、ウ
エハ内位置座標が、例えばＡ００００１−２−２２のよ
うに書き込まれる。

【００２７】このように、チップの個別管理情報を全て
のチップにそれぞれ付与することにより、ウエハ・ダイ
シング後におけるチップ個別のトレーサビリティーを飛
躍的に向上させることができる。

【００２８】次に、図２を用いて、本発明の第２の実施
の形態について説明する。従来、チップ上に書き込まれ
る製品型名等は、品種ごとに全て同一の名称を書き込め
ばよいので、当該チップのパターン形成の際、同時に内
部回路の空きスペースに前記名称等をパターン形成すれ
ば、容易に全てのチップに同一の名称を付与することが
できた。

【００２９】しかし、先に第１の実施の形態で説明した
ように、本発明ではウエハ内位置座標のように、チップ
ごとに異なる個別管理情報をデータ領域６に書き込まな
ければならない。ここで、従来、名称等が書き込まれて
いた内部回路の空きスペースを特にデータ領域６と呼ぶ
理由は、本発明においては、前記ウエハ内位置座標のほ
か、名称等に比べて情報量が極めて大きいチップの個別
管理情報やテスト情報がこの領域に記録されるためであ
る。

【００３０】図２は、第２の実施の形態における半導体
集積回路のパターン形成方法を示す概念図である。この
例では、配線層形成工程において、プロジェクション露
光装置によりチップごとに異なる識別番号等が露光され
る。

【００３１】図２（ａ）に示すプロジェクション露光装
置は、光源７と、第１レンズ８と、レチクル９と、第２
レンズ１０と、レジスト塗布シリコンウエハ１１から構
成される。

【００３２】ここで、レチクルとは、拡大された１チッ
プの回路パターン、又は、複数チップの回路パターンを
形成した拡大マスクであり、ステップ・アンド・リピー
ト型のプロジェクション露光装置では、レチクル９を固
定し、レジスト塗布シリコンウエハ１１をレチクル上の
回路パターンに合わせてＸ−Ｙ方向に周期的に移動し、
１ショットずつ露光することにより、シリコンウエハ全
面にレチクルと同一の回路パターンが繰り返し形成され
る。

【００３３】一方、走査型プロジェクション露光装置で
は、シリコンウエハ全面の全てのチップの回路パターン
があらかじめマスク上に形成された拡大マスクを用意
し、レチクル９の代わりに前記拡大マスクを用いて、こ
の拡大マスクとシリコンウエハとを同期してＸ−Ｙ方向
に移動させ、１ショットずつ露光することにより、シリ
コンウエハ全面に回路パターンが形成される。

【００３４】第２の実施の形態のプロジェクション露光
装置では、前記露光装置に走査型の機能を付与し、か
つ、全てのチップの回路パターンが形成された拡大マス
クを用いる代わりに、図２（ｂ）の特殊なレチクル９を
用いることに特徴がある。

【００３５】第２の実施の形態においては、配線層の露
光工程で識別番号等が引き続き露光されるので、図２
（ｂ）に示すレチクル９は、１個のチップの配線パター
ン２ａと、先に図１（ｃ）で説明したロット番号、ウエ
ハ番号及びウエハ内位置座標の全ての可能な組み合わせ
が書き込まれた、チップの個別データ６ｂの集合からな
るデータ群１２のパターンとから構成される。ここで、
チップの配線パターン２ａ中のデータ領域６ａはマスク
上の遮光膜で被覆され、この領域がチップの配線パター
ン２ａの形成時に露光されないようにする。

【００３６】はじめに、図２（ａ）に示すように、レチ
クル９を第１のＸ−Ｙテーブルに載置した後、第１のＸ
−Ｙテーブルを制御して、図２（ｂ）に示すレチクル上
のチップの配線パターン２ａの中心が露光装置の光軸と
一致するよう調整する。

【００３７】また、露光装置の露光範囲を定めるアパー
チャ（図示せず）を制御してデータ群１２を遮光し、前
記チップの配線パターン２ａのみが、第２のＸ−Ｙテー
ブルに載置したレジスト塗布シリコンウエハ１１上に転
写されるようにする。なお、このとき、シリコンウエハ
１１の上面は、配線層形成用の金属膜で被覆されてい
る。

【００３８】このように位置決めされたレチクル９を固
定し、レジスト塗布シリコンウエハ１１が載置された第
２のＸ−Ｙテーブルをステップ状に移動させ、１ショッ
トずつ露光することにより、ウエハ全面にチップの配線
パターンを形成する。このとき、全てのチップ２のデー
タ領域６を覆うレジスト膜は、データ領域６ａがマスク
上の遮光膜で覆われているので露光されずに塗布後の状
態が保たれる。

【００３９】次に、個別データを書き込むチップのウエ
ハ内位置座標をアドレスとして、第１のテーブルをプロ
グラム制御し、当該チップに対応する個別データ６ｂを
選択し、その中心が露光装置の光軸と一致するよう調整
する。

【００４０】また、露光範囲を定めるアパーチャを制御
して、書き込みチップに対応する個別データ６ｂ以外の
領域を遮光し、当該チップの個別データ６ｂのみが、第
２のＸ−Ｙテーブルに載置した、レジスト塗布シリコン
ウエハ１１上のデータ領域６に転写されるようにする。

【００４１】このように、第１のＸ−Ｙテーブルをプロ
グラム制御することで、対応するチップの個別データを
検索しながら、レチクル９とウエハ１１とを同期させて
移動し、１ショットずつ露光すれば、全てのチップのデ
ータ領域６に各チップの個別データ６ｂを書き込むこと
ができる。

【００４２】引き続き通常のフォト工程における現像処
理を行えば、配線材料の金属膜により、チップの配線パ
ターンと同時にデータ領域６に当該チップの個別データ
６ｂがパターン形成される。

【００４３】次に、図３を用いて、本発明の第３の実施
の形態について説明する。図３（ａ）に示すように、シ
リコンウエハ１に対して、図１（ａ）と同様な位置座標
が付与される。図３（ｂ）に示すチップ２のデータ領域
１３には、図３（ｃ）に示すように、チップの個別管理
情報やテスト情報が符号化され、レーザ・ビームを照射
することにより所定のアドレスにスポット状に書き込ま
れる。

【００４４】図３（ｃ）において、例えば縦に数字の１
乃至１０（図では０と記している）、又はアルファベッ
トのＡ乃至Ｊを対応させ、先にのべたロット番号、ウエ
ハ番号、及びウエハ内位置座標Ａ００００１−２−２２
が、レーザ・ビームを用いてデータ領域１３にスポット
状に符号化され書き込まれる。

【００４５】このように、管理上のルールを適切に定め
ておけば、数字とアルファベットを共通のスポットで表
示しても支障を生じないようにすることができる。特に
支障がある場合には両者を区別すればよい。

【００４６】第３の実施の形態は、ダイソート・テスタ
によるテスト結果をテスト情報として、データ領域１３
に書き込むのに適している。ここで、ダイソート・テス
タとは、集積回路の回路パターンが形成されたシリコン
ウエハ１をＸ−Ｙテーブルに固定し、さらに図３（ｂ）
に示すようにＺ方向の移動を与えて、マルチプローバの
先端部をチップのボンディング・パッドに接触させ、シ
リコンウエハ１をチップごとにステップ状に移動させる
ことにより、チップ上に形成された集積回路又はＴＥＧ
の特性を短時間で評価することができるテスト装置であ
る。

【００４７】通常ダイソート・テスタにおいて不良が発
見されれば、不良チップに自動的にマーキングが施さ
れ、個別のチップに分離した後このマーキングに基づき
良品チップが選別され組み立てロットが構成される。

【００４８】第３の実施の形態では、上記ダイソート・
テスタの動作時に、図３（ｂ）に示すマルチプローバの
上部にレーザヘッド固定し（図示せず）、テスト・デー
タがレーザ・ビームによりデータ領域１３に書き込まれ
る。

【００４９】すなわち、マルチプローバを用いてシリコ
ンウエハ１の全てのチップを測定した後、マルチプロー
バの先端部をボンデイグ・パッドから離し、ウエハ内位
置座標と共にダイソート・テスタに記録された測定デー
タを付属のコンピュータで符号化し、プログラム制御に
より当該チップに対応するデータ領域１３の選択と、デ
ータ領域１３におけるビーム・スポットのアドレス選択
とを行う。

【００５０】これに合わせてＸ−Ｙテーブルを移動させ
レーザ・ビームを照射すれば、図３（ｃ）に示す符号化
されたチップの個別管理情報Ａ００００１−２−２２に
引き続き、チップのデータ領域１３に、ダイソート・テ
スタによるテスト情報を自動的に書き込むことができ
る。

【００５１】このように、チップの個別管理情報に加え
て、ダイソート・テスタによるテスト情報を各チップに
書き込むことにより、ウエハ・ダイシング後におけるチ
ップ個別のトレーサビリティーをさらに向上させること
ができる。

【００５２】次に、図４を用いて、本発明の第４の実施
の形態について説明する。第４の実施の形態では、デー
タ領域１３ａはチップ２の裏面に設けられ、シリコンウ
エハ１に形成された全てのチップについてダイソート・
テスタによるテストを終了した後、真空チャックで吸引
されたウエハ１をＸ−Ｙテーブルから引き離し、ウエハ
１を反転して再度真空チャックで固定し、各チップの裏
面に設けたデータ領域１３に当該チップの個別管理情報
とテスト情報をレーザ・ビームで書き込む。

【００５３】このようにすれば、データ領域１３の面積
は、チップの全面に亘って無制限に拡大することができ
るので、チップごとに極めて多くの個別管理情報と、テ
スト情報を書き込むことができる。

【００５４】また、フリップ・チップ組み立て技術を用
いる場合には、パッケージを開封しても容易にチップ表
面を目視することができないので、第４の実施の形態は
特にこの場合に有効であり、かつ、集積回路パターンが
形成されたシリコン基板上面に与える損傷を回避するこ
とができる。

【００５５】ここで、フリップ・チップ組み立て技術と
は、パッド４に半田バンプを形成し、チップを反転して
配線基板上の接続部分に直接チップを半田付けする技術
であり、特に入出力端子数の多い大規模半導体集積回路
に適したチップの実装技術である。

【００５６】次に、本発明の第５の実施の形態について
説明する。前記第１乃至第４の実施の形態では、チップ
の個別管理情報とテスト情報は、いずれもチップに直接
書き込まれるため、故障発生後これを読み出す際、パッ
ケージを開封しなければならない。

【００５７】しかし、パッケージの開封は必ずしも容易
でなく、特に樹脂モールド型のものでは樹脂の除去に時
間がかかり、故障解析を迅速・確実に行うことが困難で
あった。このため、第５の実施の形態では、半導体集積
回路のパッケージの入力端子から、チップ上に形成され
たＰＲＯＭに前記チップの個別管理情報やテスト情報を
書き込み、故障発生後直ちに前記パッケージの出力端子
から、これらの情報を読み出すことができるようにし
た。

【００５８】例えば、マイクロプロセッサ等の大規模な
半導体集積回路において、通常チップ上のマスクＲＯＭ
（マスクパターンで形成された読み出し専用メモリ）に
は、前記マイクロプロセッサの動作に必要な、固定的な
動作プログラムが書き込まれる。

【００５９】しかし、これらのマスクＲＯＭは、半導体
集積回路の回路パターンと同時にパターン形成され、チ
ップ上に作り込まれるため、品種ごとに同一なプログラ
ム情報が全てのチップに書き込まれる。また、これらの
プログラム情報は、通常作り込みにより形成されるた
め、パッケージの出力端子からこれを読み出すことがで
きない。

【００６０】このため、前記マスクＲＯＭとＰＲＯＭと
を混載し、前記マスクＲＯＭにプログラム情報を書き込
み、パッケージの入力端子から前記ＰＲＯＭにチップの
個別管理情報とテスト情報とを書き込むことが可能な構
造とした。

【００６１】このように、マスクＲＯＭとＰＲＯＭとを
混載すれば、組み立て工程後の製品の故障解析の際、パ
ッケージを開封することなく、出力端子から即座に前記
個別管理情報とテスト情報とを読み出すことができる。

【００６２】なお本発明は上記の実施の形態に限定され
ることはない。例えば、第２の実施の形態において、チ
ップの個別管理情報を回路の配線パターン形成用の金属
膜に書き込む場合について説明したが、同様にして、こ
れらの情報をチップ上の絶縁膜に書き込むこともでき
る。

【００６３】また、第２、第３の実施の形態において、
データ領域１３、及び１３ａに光記録用の記録媒体を形
成し、光記録用のヘッドを用いて、この記録媒体にチッ
プの個別管理情報とテスト情報を記録するようにすれ
ば、光加工用のレーザを用いて前記情報をシリコン基板
に直接刻む方法に比べて記録密度が向上し、シリコン基
板に与える損傷を低減することができる。

【００６４】また、第２、第３の実施の形態において、
チップの個別管理情報とテスト情報を符号化してチップ
に記録することを説明したが、必ずしも符号化する必要
はなく、第１の実施の形態で説明したように、文字及び
数字パターンをそのまま記録してもよい。その他本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。

【００６５】

【発明の効果】上述したように本発明の半導体集積回路
によれば、例えば組み立て工程後に生じた故障品の解析
において、チップの表面又は裏面に付与された製造ロッ
ト番号、ウエハ番号、ウエハ内位置座標等のチップ個別
の管理情報や、当該チップのテスト情報を読み出すこと
ができるので、ウエハ工程にまで遡及して故障発生の原
因を追及することが可能となり、故障原因のトレーサビ
リティーを飛躍的に向上させることができる。

【００６６】また、マイクロプロセッサ等の大規模半導
体集積回路において、チップ上のマスクＲＯＭと混載さ
れたＰＲＯＭに、前記チップごとの個別管理情報やテス
ト情報を入力端子から書き込めば、故障解析の際パッケ
ージを開封することなく、これらの情報をパッケージの
出力端子から容易に読み出すことが可能になる。

【図面の簡単な説明】

【図１】第１の実施の形態の半導体集積回路を示す図で
あって、（ａ）はチップのシリコンウエハ内位置座標を
示す図。（ｂ）はチップの構成とデータ領域の配置を示
す図。（ｃ）はチップの個別管理情報の一例を示す図。

【図２】第２の実施の形態におけるチップの個別データ
の記入方法を示す図であって、（ａ）は露光装置とレチ
クルとウエハの配置を示す図。（ｂ）はレチクルの構成
を示す図。

【図３】第３の実施の形態における半導体集積回路を示
す図であって、（ａ）はチップのシリコンウエハ内位置
座標を示す図。（ｂ）はマルチプローバとレーザ書き込
み用データ領域の配置を示す図。（ｃ）はレーザ書き込
みデータの一例を示す図。

【図４】第４の実施の形態におけるチップ裏面のデータ
領域の配置を示す図。

【図５】従来のチップ内部回路の空きスペースへの名称
等の書き込み状況を示す図。

【符号の説明】

１…シリコンウエハ１ａ…オリエンテーション・フラット２…チップ２ａ…チップパターン３…チップ周辺部４…パッド５…内部回路形成領域６…データ領域（光露光書き込み）６ａ…データ領域の遮蔽パターン６ｂ…チップの個別データ７…光源８…第１レンズ９…レチクル１０…第２レンズ１１…レジスト塗布シリコンウエハ１２…データ群１３…データ領域（レーザ書き込み）１３ａ…チップ裏面のデータ領域１４、１５…内部回路の空きスペース

フロントページの続きＦターム(参考） 4M106 AA01 AA02 BA01 BA14 CA70 DA05 DJ38 5F038 DF04 DF05 DT12 DT15 DT19 EZ01 EZ20 5F046 AA16 BA03 DD03

Claims

【特許請求の範囲】

【請求項１】少なくとも、半導体チップの製造工程途
中における個別管理情報、及び、テスト情報のいずれか
１つが、前記半導体チップ上に付与されることを特徴と
する半導体集積回路。
【請求項２】少なくとも、半導体チップの製造工程途
中における個別管理情報、及び、テスト情報のいずれか
１つが、前記半導体チップの裏面に付与されることを特
徴とする半導体集積回路。
【請求項３】少なくとも、半導体チップの製造工程途
中における個別管理情報、及び、テスト情報のいずれか
１つが、レーザにより前記半導体チップに書き込まれる
ことを特徴とする半導体集積回路。
【請求項４】少なくとも、半導体チップの製造工程途
中における個別管理情報、及び、テスト情報のいずれか
１つが、露光装置により半導体チップにパターン形成さ
れることを特徴とする半導体集積回路。
【請求項５】少なくとも、半導体チップの製造工程途
中における個別管理情報、及び、テスト情報のいずれか
１つが、半導体チップ上に形成された書き換え可能な不
揮発性メモリに記録されることを特徴とする半導体集積
回路。
【請求項６】前記半導体チップの製造工程途中におけ
る個別管理情報は、少なくとも、前記半導体チップの製
造ロット番号と、ウエハ番号と、ウエハ内位置座標との
いずれか１つを含むことを特徴とする請求項１乃至５の
いずれか１つに記載の半導体集積回路。
【請求項７】前記半導体チップの製造工程途中におけ
るテスト情報は、少なくとも、前記半導体チップのテス
ト項目と、テスト結果とのいずれか１つを含むことを特
徴とする請求項１乃至５のいずれか１つに記載の半導体
集積回路。