JP2002196470A

JP2002196470A - フォトマスクの製造方法および半導体集積回路装置の製造方法

Info

Publication number: JP2002196470A
Application number: JP2000395447A
Authority: JP
Inventors: Katsuya Hayano; 勝也早野; Norio Hasegawa; 昇雄長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-12-26
Filing date: 2000-12-26
Publication date: 2002-07-12
Also published as: US6824958B2; US20020102476A1

Abstract

(57)【要約】【課題】フォトマスクの製造時間を短縮する。【解決手段】ＩＰマスクＭｍ１のパターンを縮小投影
露光することで製造された製品マスクを用いて半導体ウ
エハ上に所定のパターンを縮小投影露光する方法におい
て、ＩＰマスクＭｍ１を、その遮光パターン２がレジス
ト膜等のような有機膜で構成されるレジストマスク構造
とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォトマスクの製
造方法および半導体集積回路装置の製造置技術に関し、
特に、半導体集積回路装置の製造工程において、フォト
マスク（以下、単にマスクという）を用いた露光処理に
より、半導体ウエハ（以下、単にウエハと言う）に所定
のパターンを転写するフォトリソグラフィ（以下、単に
リソグラフィという）技術に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】素子や配線等のようなパターンの微細、
高集積の要求に伴い、マスク・コストの増大が問題とな
っている。これは、マスク製造の分野は、マーケット規
模が小さいため採算に乗らないという状況下にあって、
マスクパターンにおいても微細で高い精度が要求される
ことから、例えば高価なパターン描画装置や検査装置等
が必要となりそのための設備費やランニングコストが膨
大になること、位相シフト技術や光近接効果補正（Opti
cal Proximity Correction）技術等のような新たな技術
を導入する必要性が生じること、要求されるパターンが
微細になることからマスクの歩留りが下がること等、様
々な要因によるものである。半導体集積回路装置におい
ては、その性能の向上に伴い、１つの半導体集積回路装
置を製造するのに必要なマスクの総数が増える傾向にあ
ることからも、マスクのコストを如何にして低減するか
が重要な課題となっている。

【０００３】このような課題の解決を目的とした技術に
ついては、例えば日経ＢＰ社、２０００年４月１日発
行、「日経マイクロデバイス２０００年４月号」Ｐ１４
５，Ｐ１４６、日経ＢＰ社、２０００年５月１日発行、
「日経マイクロデバイス２０００年５月号」Ｐ１４２〜
Ｐ１５２、特開２０００−１７１９６号公報およびPROC
EEDINGS OF SPIE SPIE−The International Society f
or Optical Engineering「Optical Microlithography X
III １−３ March ２０００ Santa Clara，USA」Ｐ
６４７〜Ｐ６５７に記載がある。ここには、描画精度の
高い寸法でマスタとなるマスク（マスタ・マスク）を作
成し、このマスタ・マスクのパターンを縮小投影露光装
置を用いてドータ・マスクに転写し、さらに、そのドー
タ・マスクを用いてウエハ上にパターンを転写する技術
が開示されている。具体的には、以下のような手順でマ
スク（マスタ・マスクおよびドータ・マスク）を作成す
る。

【０００４】まず、マスタ・マスク用のマスク基板を用
意する。このマスク基板上には、例えばクロム等のよう
な金属膜およびレジスト膜が下層から順に堆積されてい
る。続いて、そのマスタ・マスク上のレジスト膜に設計
ルールの２０倍のパターンを描画した後、現像処理によ
り形成されたレジストパターンをエッチングマスクとし
て、下層の金属膜をエッチング法によってパターニング
することによりマスタ・マスクを製造する。その後、マ
スタ・マスク用のマスク基板と同様のドータ・マスク用
のマスク基板を用意する。続いて、上記マスタ・マスク
のマスクパターンをｉ線ステッパ等のような縮小投影露
光装置を用いてドータ・マスク用のマスク基板のレジス
ト膜に描画した後、マスタ・マスクと同様にして金属膜
をエッチングしてドータ・マスクを製造する。この技術
では、高価な電子線描画装置が不要となるのでマスクの
コスト低減を推進できる。

【０００５】

【発明が解決しようとする課題】ところが、上記マスク
（マスタ・マスクおよびドータ・マスク）の製造技術に
おいては、以下の課題があることを本発明者は見出し
た。

【０００６】第１は、マスクを効率的に短期間で製造す
ることについて充分な考慮がなされていないという問題
である。すなわち、上記技術においてマスタ・マスクは
一回または数回程度しか使用されないにもかかわらず、
マスタ・マスクのマスクパターンを、微細なパターンを
有する通常のマスクと同様に、上記金属膜をエッチング
することで形成しているため、マスタ・マスクの製造に
時間がかかり、その結果、半導体集積回路装置の製造時
間の短縮を阻害するという問題がある。このような問題
は、システムＬＳＩ等のようなカスタム製品を製造する
場合に特に問題となる。カスタム製品においては、高い
機能が要求される程、製品開発に要する工数や期間がか
かることになるが、その反面、現存する製品の陳腐化も
速く、製品寿命が短いため、製品の開発、製造期間の短
縮が望まれている。したがって、カスタム製品の製造に
おいては、その製造に用いるマスクを如何にして効率的
に短時間で製造するかが重要な課題となっている。

【０００７】第２は、マスクのコストをさらに下げるこ
とについて充分な解決手段されていないという問題であ
る。すなわち、上記技術では、マスタマスクを一回また
は数回程度の露光にしか使用しないので、マスタ・マス
クの製造コストが高くなり、半導体集積回路装置のコス
ト低減を阻害するという問題がある。この場合も上記カ
スタム製品において特に問題となる。カスタム製品は、
ＤＲＡＭ等のような汎用品と比較して、１品種当たりの
生産量が少ないためである。

【０００８】本発明の目的は、マスクの製造時間を短縮
することのできる技術を提供することにある。

【０００９】また、本発明の他の目的は、半導体集積回
路装置の製造時間を短縮することのできる技術を提供す
ることにある。

【００１０】また、本発明の他の目的は、マスクのコス
トを低減することのできる技術を提供することにある。

【００１１】さらに、本発明の他の目的は、半導体集積
回路装置のコストを低減することのできる技術を提供す
ることにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明は、１枚または複数枚の
レジストマスクを含む複数枚の第１のマスクの各々のパ
ターンを縮小投影露光して第２のマスクに転写した後、
その第２のマスクのパターンを縮小投影露光して半導体
ウエハに転写する工程を有するものである。

【００１５】また、本発明は、少なくとも１枚がレジス
トマスクからなる複数枚のＩＰマスクのセットの各々の
パターンを縮小投影露光して製品マスクに転写した後、
その製品マスクのパターンを縮小投影露光して半導体ウ
エハに転写する工程を有するものである。

【００１６】また、本発明は、前記製品マスクが、露光
光に対して遮光性を有するメタルパターンを持つもので
ある。

【００１７】また、本発明は、前記製品マスクが、レジ
ストマスクとするものである。

【００１８】また、本発明は、前記製品マスクが、露光
光に対して遮光性を有するメタルパターンと、露光光に
対して遮光性または減光性を有する有機膜パターンとの
両方を有するものである。

【００１９】また、本発明は、前記有機膜パターンが、
前記製品マスクの一部のパターン転写領域のみに配置さ
れているものである。

【００２０】また、本発明は、前記パターン転写領域が
ユーザロジック回路部とするものである。

【００２１】また、本発明は、前記製品マスクの前記有
機膜パターンを除去した後、再度、有機膜パターンを形
成する工程を有するものである。

【００２２】また、本発明は、メモリマットまたはメモ
リマットの集合体を転写するためのフォトマスクであっ
て、レジストマスクからなる第１のＩＰマスクを用意す
る工程、前記メモリマットの周辺回路領域を転写するた
めのフォトマスクであって、レジストマスクからなる第
２のＩＰマスクを用意する工程、前記第１、第２のＩＰ
マスクのパターンを製品マスクに縮小投影露光する工
程、前記製品マスクのパターンを半導体ウエハに縮小投
影露光する工程とを有するものである。

【００２３】

【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。

【００２４】１．ＩＰ（Intellectual Property）：既
に設計され、動作が確認されている回路機能ブロック
を、設計資産として再利用が可能な回路ブロックまたは
機能ブロックのことを言う。具体的には、マクロセル(M
acro Cell)がある。

【００２５】２．マクロセル：基本セルよりも高機能
で、大規模な特定用途の回路ブロックまたは機能ブロッ
クを言う。マスクパターンが確定しているハードマクロ
と、ライブラリ情報はネットリスト表現までで、設計の
たびにマスクパターンを生成するソフトマクロに分類さ
れる。マクロセルには、小規模な論理ゲートを表し高さ
一定の標準セル（ポリセル）、規則的なレイアウト構造
を持ちモジュールジェネレータにより入力パラメータに
応じて自動生成されるＲＡＭ（Random Access Memor
y）、ＲＯＭ（Read Only Memory）、ＰＬＡ(Programmab
le Logic Array)、乗算器、加算機またはデータパスな
どのようなモジュールセル、ＣＰＵ（CentralProcessin
g Unit）やアナログセル、Ｉ／Ｏ(Input／Output)セル
等がある。マクロセルは、マスクパターン情報以外に、
自動配置配線のためのセル枠および端子情報、シミュレ
ーションのための機能モデル、論理モデルおよび遅延パ
ラメータ等のような情報がセルライブラリとして設計シ
ステム（コンピュータ等）に登録されており、シミュレ
ーションのとき等、セルライブラリから簡単に呼び出し
て使用できる。上記ＲＡＭの例としては、ＤＲＡＭ（Dy
namic RAM）、ＳＲＡＭ（Static RAM）またはＦＲＡＭ
（Ferroelectric RAM）等がある。また、ＲＯＭの例と
しては、マスクＲＯＭ（ＭＲＯＭ）、フラッシュメモリ
（ＥＥＰＲＯＭ；Electric Erasable Programmable RO
M）等がある。

【００２６】３．マスク（光学マスク）：マスク基板上
に光を遮光するパターンや光の位相を変化させるパター
ンを形成したものである。実寸の数倍のパターンが形成
されたレチクルも含む。マスクの第１主面とは、上記光
を遮蔽するパターンや光の位相を変化させるパターンが
形成されたパターン面であり、マスクの第２主面とは第
１主面の反対側の面（すなわち、裏面）のことを言う。

【００２７】４．製品マスク：上記マスクの１種であっ
て、ドータマスクまたは中間マスクとも呼ばれ、ウエハ
等のような被転写基板にパターンを転写する際に用いる
マスクを言う。

【００２８】５．マスタ・マスク：上記マスクの１種で
あり、上記製品マスクにパターンを転写する際に用いる
マスクであって、製品マスクのパターンの数倍のパター
ンが形成されているマスクを言う。本実施の形態で呼ぶ
ＩＰ（Intellectual Property）マスクもこの一つであ
る。

【００２９】６．通常のマスク：上記マスクの一種であ
って、マスク基板上に、メタルからなる遮光パターン
と、光透過パターンとでマスクパターンを形成した一般
的なマスクのことを言う。

【００３０】７．レジストマスク：上記マスクの一種で
あって、マスク基板上に、有機膜からなる遮光体（遮光
膜、遮光パターン、遮光領域等）を有するマスクを言
う。すなわち、本願でレジストマスクというのは、一般
に感光性レジストをベースとした膜を電子線（イオンビ
ーム）や光（真空紫外、遠紫外、近紫外等の紫外線、可
視光）等のエネルギービームやフォトリソグラフィーの
手法で感光してパターニングするものを言う。遮蔽膜と
しては真空紫外、遠紫外、近紫外等の紫外線、可視光の
全部または一部を遮蔽する。感光性は上記樹脂自体の属
性であり、ハロゲン化銀等の添加組成物が感光性の主体
をなすエマルジョンマスク等は原則として、ここで言う
レジストマスクに対応しないものとする。ただし、それ
らを含めて各種の添加物を含むことを許容することは言
うまでもない。

【００３１】８．マスク（上記通常のマスクおよびレジ
ストマスク）のパターン面を以下の領域に分類する。転
写されるべき集積回路パターンが配置される領域を「集
積回路パターン領域」といい、その外周の領域を「周辺
領域」と言う。この集積回路パターン領域には、複数の
チップ領域が配置される。

【００３２】９．「遮光体」、「遮光領域」、「遮光
膜」、「遮光パターン」と言うときは、その領域に照射
される露光光のうち、４０％未満を透過させる光学特性
を有することを示す。一般に数％から３０％未満のもの
が使われる。一方、「透明」、「透明膜」、「光透過領
域」、「光透過パターン」と言うときは、その領域に照
射される露光光のうち、６０％以上を透過させる光学特
性を有することを示す。一般に９０％以上のものが使用
される。

【００３３】１０．ウエハ：集積回路の製造に用いるシ
リコン単結晶基板（一般にほぼ平面円形状）、サファイ
ア基板、ガラス基板、その他の絶縁、反絶縁または半導
体基板等並びにそれらの複合的基板を言う。また、本願
において半導体集積回路装置というときは、シリコンウ
エハやサファイア基板等の半導体または絶縁体基板上に
作られるものだけでなく、特に、そうでない旨明示され
た場合を除き、ＴＦＴ（Thin-Film-Transistor）および
ＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラ
ス等の他の絶縁基板上に作られるもの等も含むものとす
る。

【００３４】１１．デバイス面：ウエハの主面であっ
て、その面にリソグラフィにより、複数のチップ領域に
対応するデバイスパターンが形成される面を言う。

【００３５】１２．転写パターン：マスクによってウエ
ハ上に転写されたパターンであって、具体的にはフォト
レジスト（以下、単にレジストという）パターンおよび
フォトレジストパターンをマスクとして実際に形成され
たウエハ上のパターンを言う。

【００３６】１３．レジストパターン：感光性樹脂膜
（レジスト膜）をフォトリソグラフィの手法により、パ
ターニングした膜パターンを言う。なお、このパターン
には当該部分に関して全く開口のない単なるレジスト膜
を含む。

【００３７】１４．通常照明：非変形照明のことで、光
強度分布が比較的均一な照明を言う。

【００３８】１５．変形照明：中央部の照度を下げた照
明であって、斜方照明、輪帯照明、４重極照明、５重極
照明等の多重極照明またはそれと等価な瞳フィルタによ
る超解像技術を含む。

【００３９】１６．スキャンニング露光：細いスリット
状の露光帯を、ウエハとマスクに対して、スリットの長
手方向と直交する方向に（斜めに移動させてもよい）相
対的に連続移動（走査）させることによって、マスク上
の回路パターンをウエハ上の所望の部分に転写する露光
方法。この露光方法を行う装置をスキャナという。

【００４０】１７．ステップ・アンド・スキャン露光：
上記スキャンニング露光とステッピング露光を組み合わ
せてウエハ上の露光すべき部分の全体を露光する方法で
あり、上記スキャンニング露光の下位概念に当たる。

【００４１】１８．ステップ・アンド・リピート露光：
マスク上の回路パターンの投影像に対してウエハを繰り
返しステップすることで、マスク上の回路パターンをウ
エハ上の所望の部分に転写する露光方法。この露光方法
を行う装置をステッパという。

【００４２】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。

【００４３】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。

【００４４】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。

【００４５】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。

【００４６】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。

【００４７】また、本実施の形態で用いる図面において
は、平面図であっても図面を見易くするために遮光体
（遮光膜、遮光パターン、遮光領域等）およびレジスト
膜にハッチングを付す。

【００４８】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。

【００４９】（実施の形態１）本実施の形態の半導体集
積回路装置の製造方法は、ＩＰマスク（第１のフォトマ
スク）のパターンを縮小投影露光装置を用いて製品マス
ク（第２のフォトマスク）に転写し、その製品マスクの
パターンを縮小投影露光装置を用いてウエハを転写する
ことにより、所望の半導体集積回路装置を製造するもの
である。

【００５０】まず、本実施の形態で用いるＩＰマスクに
ついて説明する。本実施の形態では、ＩＰマスクを上記
レジストマスクとしている。基本的なレジストマスク
は、レジスト膜等のような有機膜がＡｒＦエキシマレー
ザ光（波長１９３ｎｍ）等のような露光光に対してマス
ク効果（減光性または遮光性）を有することを利用した
技術である。図１は、例えばポリフェノール系樹脂また
はノボラック系樹脂等のようなマスク描画等で用いられ
る一般的な電子線レジスト膜の分光透過率を示してい
る。また、ここでは、それらの電子線レジスト膜の膜厚
を約１００ｎｍとした場合の分光透過率を例示してい
る。これらの電子線レジスト膜は、例えば波長が１５０
ｎｍ〜２３０ｎｍ程度の光に対して透過率がほぼ０であ
り、例えば波長１９３ｎｍのＡｒＦエキシマレーザ光や
波長１５７ｎｍのＦ²レーザ光等に対して充分なマスク
効果を有することが分かる。なお、レジスト膜を遮光体
とするマスクについては、例えば特開平５−２８９３０
７号公報に開示されている。

【００５１】次に、本実施の形態で用いるＩＰマスクの
一例を図２〜図５により説明する。図２〜図５（ａ）は
ＩＰマスクＭｍ１〜Ｍｍ５の全体平面図、（ｂ）は各
（ａ）のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｘ３−Ｘ３線お
よびＸ４−Ｘ４線の断面図、（ｃ）は変形例の断面図を
示している。なお、図２〜図５（ａ）は、平面図である
が、図面を分かり易くするために遮光体にハッチングを
付す。この場合、有機膜からなる遮光体は太線のハッチ
ング、メタルからなる遮光体は細線のハッチングとし
た。また、図２〜図５では、説明を簡単にするために各
ＩＰマスクＭｍ１〜Ｍｍ４のパターンを英字のＥで模式
的に示している。実際には、配線や電極等を形成するた
めのラインまたは矩形状のパターン、スルーホールやコ
ンタクトホール等を形成するためのホールパターン等あ
るいは不純物導入時のマスクを形成するためのパターン
が形成されている。また、図２〜図５では、各ＩＰマス
クＭｍ１〜Ｍｍ４に１個の集積回路パターン領域ＣＡを
配置した場合を例示している。ただし、集積回路パター
ン領域ＣＡの配置は、これに限定されるものではなく複
数個の集積回路パターン領域を配置しても良い。また、
ここでは、１個の集積回路パターン領域ＣＡが１個の半
導体チップ（以下、単にチップという）の形成領域に相
当している場合を例示している。

【００５２】このＩＰマスクＭｍ１〜Ｍｍ４には、例え
ば後述する製品マスクのパターンの４倍または５倍のパ
ターンが形成されている。ＩＰマスクＭｍ１〜Ｍｍ４
は、製品マスクのパターン寸法の４倍または５倍である
ため、パターン形成および寸法精度が高い。また、寸法
ばらつきは製品マスクに転写される際に縮小率分小さく
できるので、製品マスク上での寸法精度を極めて高くで
きる。また、欠陥の低減も可能である。したがって、よ
り高精度なパターン寸法が要求される製品の製造が可能
となる。この倍率は、製品マスクを形成する際に用いる
縮小投影露光装置の倍率に依存するもので特に上記した
ものに限定されるものではない。このＩＰマスクＭｍ１
〜Ｍｍ４を構成するマスク基板１は、例えば平面四角形
状に形成された厚さ６ｍｍ程度の透明な合成石英ガラス
基板等からなる。

【００５３】図２のＩＰマスクＭｍ１は、マスク基板１
の第１主面上の遮光パターン２（２ａ，２ｂ，２ｃ）が
全て有機膜で構成されている場合を例示している。この
遮光パターン２は、例えばｇ線（波長４３６ｎｍ）、ｉ
線（波長３６５ｎｍ）、ＫｒＦエキシマレーザ光（波長
２４８ｎｍ）、ＡｒＦエキシマレーザ光（波長１９３ｎ
ｍ）またはＦ₂レーザ光（波長１５７ｎｍ）等のような
露光光を吸収（遮光または減光）する性質を有してお
り、クロム等のようなメタルからなる遮光体とほぼ同様
のマスク効果を有している。遮光パターン２ａは、集積
回路パターンを上記製品マスク上に転写するためのパタ
ーンであり、マスク基板１の第１主面中央における集積
回路パターン領域ＣＡの光透過領域３ａに配置されてい
る。遮光パターン２ｂは、集積回路パターン領域ＣＡの
範囲を規定するパターンであり、集積回路パターン領域
ＣＡの外周を縁取るように周辺領域に配置されている。
このＩＰマスクＭｍ１では、遮光パターン２ｂが帯状に
形成され、その外方の周辺領域が光透過領域３ｂとなっ
ている。その光透過領域３ｂに配置された平面十字状で
例示される遮光パターン２ｃは、ＩＰマスクＭｍ１と縮
小投影露光装置との平面的な位置合せを行う際に用いる
アライメントマークである。ペリクルの基部の接合面
は、遮光パターン２ｂの外周のマスク基板１に接触され
た状態で接合される。これにより、ペリクル剥離の問題
やペリクル離脱着時の異物発生の問題を回避できる。

【００５４】図２（ｂ）には、その遮光パターン２が電
子線レジスト膜の単体膜で構成されている場合が例示さ
れている。この電子線レジスト膜の材料としては、例え
ばα-メチルスチレンとα−クロロアクリル酸の共重合
体、ノボラック樹脂とキノンジアジド、ノボラック樹脂
とポリメチルペンテン−1−スルホン、クロロメチル化
ポリスチレン等を主成分とするものを用いた。ポリビニ
ルフェノール樹脂等のようなフェノール樹脂やノボラッ
ク樹脂にインヒビタおよび酸発生剤を混合した、いわゆ
る化学増幅型レジスト等を用いることができる。ここで
用いる遮光用のレジスト膜の材料としては、投影露光装
置の光源に対し遮光特性を持ち、マスク製造プロセスに
おけるパターン描画装置の光源、例えば電子線あるいは
２３０ｎｍ以上の光に感度を有する特性を持っていれば
良く、前記材料に限定されるものではなく種々変更可能
である。ポリフェノール系、ノボラック系樹脂を約１０
０ｎｍの膜厚に形成した場合は、例えば１５０ｎｍ〜２
３０ｎｍ程度の波長で透過率がほぼ０であり、例えばＡ
ｒＦエキシマレーザ光、Ｆ²レーザ光等に十分なマスク
効果を有する。ここでは、波長２００ｎｍ以下の真空紫
外光を対象にしたが、これに限定されない。上記ｇ線、
ｉ線またはＫｒＦエキシマレーザ光等のように波長が２
００ｎｍよりも長い波長の露光光を用いることもでき
る。その場合は、他の電子線レジスト膜材料を用いる
か、露光光に対して吸光性を有する吸収材や遮光性を有
する遮光材をレジスト膜に添加することが必要である。
これにより、遮光パターン２が電子線レジスト膜の単体
膜であっても、例えばｇ線、ｉ線またはＫｒＦエキシマ
レーザ光等のような波長が２００ｎｍ以上の露光光に対
して充分なマスク効果を持たせることができる。なお、
有機膜によって遮光パターンを形成する技術について
は、本願発明者らによる特願平１１−１８５２２１号
（平成１１年６月３０日出願）に記載がある。

【００５５】また、図２（ｃ）には、上記遮光パターン
２が、例えば吸光性有機膜上に上記図２（ｂ）で説明し
た電子線レジスト膜を堆積した積層膜で構成されている
場合が例示されている。吸光性有機膜は、例えばポリイ
ミド樹脂等のような反射防止膜からなり、上記波長が２
００ｎｍ以上の露光光に対して吸光性、減光性または遮
光性を有する材料からなる。これにより、上記波長が２
００ｎｍ以上の露光光に対しても充分なマスク効果を持
たせることできる。このような積層構造の遮光パターン
２を形成するには、まず、電子線レジスト膜に電子線を
用いて所定のパターンを描画する。続いて、現像処理を
施して電子線レジスト膜のレジストパターンを形成す
る。その際に、レジストパターンをマスクとして下層の
吸光性有機膜を自己整合的にパターニングする。なお、
遮光膜を吸光性有機膜と感光性有機膜との積層膜で構成
する技術については、本願発明者らによる特願２０００
−３２８１５９号および特願２０００−３２８１６０号
（両出願ともに平成１２年１０月２７日出願）に記載が
ある。

【００５６】図３のＩＰマスクＭｍ２は、マスク基板１
の第１主面上の遮光パターン２（２ｃ，２ｄ）が全て有
機膜で構成されている場合であって、図２のＩＰマスク
Ｍｍ１に対して光透過領域および遮光領域の配置が反転
している場合を例示している。このＩＰマスクＭｍ２に
おけるマスク基板１の第１主面の中央には、遮光パター
ン２ｄが配置されている。遮光パターン２ｄは、集積回
路パターン領域ＣＡの大半を覆うパターンであり、その
外周が周辺領域にはみ出した形状となっている。遮光パ
ターン２ｄで規定された光透過パターン３ｃは、集積回
路パターンを上記製品マスク上に転写するためのパター
ンであり、マスク基板１の第１主面中央における集積回
路パターン領域ＣＡ内に配置されている。ペリクルの基
部の接合面は、遮光パターン２ｄの外周のマスク基板１
に接触された状態で接合される。図３（ｂ）は、上記と
同様、遮光パターン２（２ｃ，２ｄ）が上記電子線レジ
スト膜の単体膜で構成されている場合を示し、図３
（ｃ）は、遮光パターン２（２ｃ，２ｄ）が上記吸光性
有機膜と電子線レジスト膜との積層膜で構成されている
場合を示している。なお、ＩＰマスクＭｍ１，Ｍｍ２を
用いてウエハ上に同じパターンを転写するには、ＩＰマ
スクＭｍ１を用いる場合は、ウエハ上にポジ形のレジス
ト膜を塗布し、ＩＰマスクＭｍ２を用いる場合は、ウエ
ハ上にネガ形のレジスト膜を塗布すれば良い。

【００５７】図４のＩＰマスクＭｍ３は、マスク基板１
の第１主面上に、有機膜からなる遮光パターン２（２
ａ）と、メタルからなる遮光パターン４（４ａ，４ｂ）
とが配置されている場合を例示している。このＩＰマス
クＭｍ３では、遮光パターン４ａ，４ｂ（図２のＩＰマ
スクＭｍ１の遮光パターン２ｂ，２ｃにそれぞれ相当）
が、例えばクロム（Ｃｒ）の単体膜またはクロムと酸化
クロム（ＣｒＯ_x）との積層膜等のようなメタル膜で構
成されている。ただし、遮光パターン４の材料は、上記
クロム等に限定されるものではなく種々変更可能であ
り、例えばタングステン、モリブデン、タンタルまたは
チタン等のような高融点金属、窒化タングステン等のよ
うな窒化物、タングステンシリサイド（ＷＳｉ_x）やモ
リブデンシリサイド（ＭｏＳｉ_x）等のような高融点金
属シリサイド（化合物）、あるいはこれらの積層膜を用
いても良い。レジストマスクの場合は、有機膜からなる
遮光パターン２を除去した後、そのマスク基板１を洗浄
し再度使用する場合（再生）があるので、耐酸化性およ
び耐摩耗性に富み、耐剥離性に富むタングステン等のよ
うな高融点金属は、遮光パターン４の材料として好まし
い。平面十字状で例示される遮光パターン４ｂは、ＩＰ
マスクＭｍ３と縮小投影露光装置との平面的な位置合わ
せを行う際に用いるアライメントマークである。アライ
メントマークをメタルで構成したことにより、アライメ
ント用の光源として、例えば波長が６３３ｎｍのヘリウ
ム−ネオン（Ｈｅ−Ｎｅ）ガスレーザ光を用いる場合で
も、充分な遮光効果を得ることができ、遮光領域と光透
過領域との間のコントラストを充分に得ることができる
ので、位置検出を良好に行うことができ、パターン転写
精度を向上させることができる。ペリクルの基部の接合
面は、遮光パターン４ａの外周のマスク基板１に接触さ
れた状態で接合される。図４（ｂ）は、上記と同様、遮
光パターン２（２ａ）が上記電子線レジスト膜の単体膜
で構成されている場合を示し、図４（ｃ）は、遮光パタ
ーン２（２ａ）が上記吸光性有機膜と電子線レジスト膜
との積層膜で構成されている場合を示している。このＩ
ＰマスクＭｍ３では、再生に際して、図２，図３のＩＰ
マスクＭｍ１，Ｍｍ２に比べ周辺領域の遮光パターン４
ａ，４ｂを露光しないで済む分、マスクの製造時間を短
縮できる。なお、この構成のＩＰマスクＭｍ３でも、図
３で説明したように、集積回路パターン領域のパターン
を反転させる構造とすることもできる。また、レジスト
マスクの再生技術については、例えば本願発明者らによ
る特願２０００−２４６５０６号（平成１２年８月１５
日出願）に記載がある。

【００５８】図５のＩＰマスクＭｍ４は、マスク基板１
の第１主面における周辺領域の大半がメタルからなる遮
光パターン４ｃで覆われている場合を例示している。遮
光パターン４ｃは、上記遮光パターン４ａ等と同じメタ
ルからなる。遮光パターン４ｃの一部には、遮光パター
ン４ｃで規定される平面十字状で例示される微細な光透
過パターン３ｄが形成されている。この光透過パターン
３ｄは、ＩＰマスクＭｍ４と縮小投影露光装置との平面
的な位置合わせを行う際に用いるアライメントマークで
ある。この場合も、アライメント用の光源として、例え
ば波長が６３３ｎｍのヘリウム−ネオンガスレーザ光を
用いる場合に、充分な遮光効果を得ることができ、遮光
領域と光透過領域との間のコントラストを充分に得るこ
とができるので、位置検出を良好に行うことができ、パ
ターン転写精度を向上させることができる。ペリクルの
基部の接合面は、遮光パターン４ｃに接触された状態で
接合される。図５（ｂ）は、上記と同様、遮光パターン
２（２ａ）が上記電子線レジスト膜の単体膜で構成され
ている場合を示し、図５（ｃ）は、遮光パターン２（２
ａ）が上記吸光性有機膜と電子線レジスト膜との積層膜
で構成されている場合を示している。なお、この構成の
ＩＰマスクＭｍ４でも、図３で説明したように、集積回
路パターン領域のパターンを反転させる構造とすること
もできる。

【００５９】このようにＩＰマスクをレジストマスクで
構成したことにより、例えば以下の効果を得ることがで
きる。

【００６０】第１に、半導体集積回路装置の開発期間や
製造時間を短縮できる。ＩＰマスクは、１回または数回
程度しか使用しない（特に、カスタム製品）ので、その
製造に時間をかけることは時間的に無駄が生じることに
なる。これに対して、本実施の形態のＩＰマスクにおい
ては、遮光パターンを有機膜で構成していることによ
り、マスクパターンの形成に際して、メタル膜のエッチ
ング工程を無くすことができるので、ＩＰマスクの製造
時間を上記通常のマスクに比べて大幅に短縮できる。

【００６１】第２に、製品マスク上（すなわち、ウエハ
上）に転写されるパターンの寸法精度を向上させること
ができるので、半導体集積回路装置の性能および集積度
を向上させることができる。これは、本実施の形態のＩ
Ｐマスクにおいては、マスクパターンの形成に際して、
メタル膜をエッチングするのではなく、有機膜を露光お
よび現像処理でパターニングして形成するので、マスク
パターンをエッチングで形成した場合の寸法誤差を無く
すことができるからである。

【００６２】第３に、信頼性の高いＩＰマスクを高い歩
留りで製造できる。これは、パターンの形成に際してエ
ッチングを行わないので、欠陥の発生率も大幅に低減で
きるからである。

【００６３】第４に、マスク（ＩＰマスクおよび製品マ
スクを含む上位概念）の製造コストを低減できるので、
半導体集積回路装置のコストを低減できる。これは、上
記第３の効果が得られる他、本実施の形態のＩＰマスク
においては、遮光パターンを有機膜で構成していること
により、マスクパターンの形成に際してメタル膜をエッ
チングする工程を無くすことができるので、エッチング
を行う場合に必要な材料費、燃料費および設備費を削減
でき、また、有機膜からなる遮光パターンを除去するこ
とでマスク基板をリサイクルできるからである。ＩＰマ
スクは、１回または数回しか使用しない（特にカスタム
製品）ので、この効果は、半導体集積回路装置のコスト
を低減する上で非常に効果的である。

【００６４】なお、レジストマスクの場合、露光光の照
射に対して膜質および透過率が変動する可能性がある。
しかし、ＩＰマスクは１回または数回しか露光処理に使
用しないので、その程度の露光処理であればＩＰマスク
としてレジストマスクを用いても充分な耐性があり、上
記の膜質および透過率の変動が小さく問題とならないレ
ベルである。

【００６５】次に、前記製品マスクについて説明する。
図６〜図８その一例を示している。製品マスクＭｄ１〜
Ｍｄ３の平面の全体寸法は、上記ＩＰマスクＭｍ１〜Ｍ
ｍ４と同程度である。ここでは、倍率を４倍としたの
で、図６〜図８には、例えば４×４＝１６個の集積回路
パターン領域ＣＡが配置されている場合が例示されてい
る。製品マスクＭｄ１〜Ｍｄ３は、ＩＰマスクＭｍ１〜
Ｍｍ４を用いて製造されたものなので、各集積回路パタ
ーン領域ＣＡのパターンを、ＩＰマスクＭｍ１〜Ｍｍ４
に合わせて英字のＥで模式的に示している。ここでも、
１個の集積回路パターン領域ＣＡが１個のチップの形成
領域に相当している。図６〜図８（ａ）は、平面図であ
るが、図面を分かり易くするために遮光体にハッチング
を付す。この場合、有機膜からなる遮光体は太線のハッ
チング、メタルからなる遮光体は細線のハッチングとし
た。

【００６６】図６（ａ）は、製品マスクＭｄ１の全体平
面図、（ｂ）は（ａ）のＸ５−Ｘ５線の断面図を示して
いる。この製品マスクＭｄ１は、前記通常のマスクで構
成されている。すなわち、マスク基板１の第１主面上の
遮光パターン４（４ｂ，４ｄ，４ｅ）が、例えばクロム
の単体膜またはクロム上に酸化クロムを積み重ねた積層
膜で構成されている。遮光パターン４ｄは、上記ＩＰマ
スクＭｍ１〜Ｍｍ４の遮光パターン２ａまたは光透過パ
ターン３ｃが転写されたパターンであって、集積回路パ
ターンをウエハ上に転写するためのパターンであり、各
集積回路パターン領域ＣＡの光透過領域３ａに配置され
ている。集積回路パターン領域ＣＡのパターンを図３に
示したように反転させても良い。遮光パターン４ｅは、
集積回路パターン領域ＣＡの範囲を規定するパターンで
あり、集積回路パターン領域ＣＡの外周を縁取るように
配置されている。製品マスクＭｄ１の場合もマスク基板
１の周辺領域を図５に示した構造とすることもできる。

【００６７】このような製品マスクＭｄ１では、ペリク
ルの基部の接合面が、遮光パターン４ｅの外周のマスク
基板１に接触された状態で接合される。製品マスクＭｄ
１は、ＩＰマスクよりは使用回数が多いので、製品マス
クＭｄ１を通常のマスクとすることは、製品マスクＭｄ
１の耐久性（寿命）を向上させる上で効果的である。

【００６８】図７（ａ）は、製品マスクＭｄ２の全体平
面図、（ｂ）は（ａ）のＸ６−Ｘ６線の断面図を示して
いる。この製品マスクＭｄ２は、前記レジストマスクで
構成されている。すなわち、マスク基板１の第１主面上
の遮光パターン２（２ｃ，２ｅ，２ｆ）が、上記有機膜
で構成されている。遮光パターン２ｅは、上記ＩＰマス
クＭｍ１〜Ｍｍ４の遮光パターン２ａまたは光透過パタ
ーン３ｃが転写されたパターンであって、集積回路パタ
ーンをウエハ上に転写するためのパターンであり、各集
積回路パターン領域ＣＡの光透過領域３ａに配置されて
いる。集積回路パターン領域ＣＡのパターンを図３に示
したように反転させても良い。遮光パターン２ｆは、集
積回路パターン領域ＣＡの範囲を規定するパターンであ
り、集積回路パターン領域ＣＡの外周を縁取るように配
置されている。この製品マスクＭｄ２では、ペリクルの
基部の接合面が、遮光パターン２ｆの外周のマスク基板
１に接触された状態で接合される。図７（ｂ）は、製品
マスクＭｄ２の遮光パターン２が前記電子線レジスト膜
の単体膜で構成されている場合を示し、同図（ｃ）は製
品マスクＭｄ２の遮光パターン２が上記吸光性有機膜と
電子線レジスト膜との積層膜で構成されている場合を示
している。

【００６９】このような製品マスクＭｄ２では、ＩＰマ
スクをレジストマスクとした場合に得られた前記第１〜
第２の効果をさらに向上させるができる。すなわち、半
導体集積回路装置の開発期間や製造時間をさらに短縮で
きる。また、製品マスク上（すなわち、ウエハ上）に転
写されるパターンの寸法精度をさらに向上させることが
できるので、半導体集積回路装置の性能および集積度を
さらに向上させることができる。また、信頼性の高い製
品マスクを高い歩留りで製造できる。マスク（ＩＰマス
クおよび製品マスクを含む上位概念）の製造コストをさ
らに低減できるので、半導体集積回路装置のコストをさ
らに低減できる。

【００７０】図８（ａ）は、製品マスクＭｄ３の全体平
面図、（ｂ）は（ａ）のＸ７−Ｘ７線の断面図を示して
いる。製品マスクＭｄ３は、マスク基板１の第１主面上
に、有機膜からなる遮光パターン２（２ｅ）と、メタル
からなる遮光パターン４（４ｂ，４ｄ）とが配置されて
いる場合を例示している。この製品マスクＭｄ３では、
遮光パターン４ｂ，４ｅ（図７の製品マスクＭｄ２の遮
光パターン２ｃ，２ｆにそれぞれ相当）が、例えばクロ
ムの単体膜またはクロムと酸化クロムとの積層膜等のよ
うなメタル膜で構成されている。ただし、この場合の遮
光パターン４の材料は、上記図４で説明したのと同様
に、例えば上記高融点金属、上記窒化物、上記高融点金
属シリサイド（化合物）、あるいはこれらの積層膜とし
ても良い。特に、レジストマスクの場合は、有機膜から
なる遮光パターン２を除去した後、そのマスク基板１を
洗浄し再度使用する場合（再生）があるので、耐酸化性
および耐摩耗性に富み、耐剥離性に富む上記高融点金属
は、遮光パターン４の材料として好ましい。この構成の
製品マスクＭｄ３でも、前記図３で説明したように、集
積回路パターン領域のパターンを反転させる構造とする
こともできる。この製品マスクＭｄ３では、ペリクルの
基部の接合面が、遮光パターン４ｅの外周のマスク基板
１に接触された状態で接合される。図８（ｂ）は、上記
と同様、遮光パターン２（２ｅ）が上記電子線レジスト
膜の単体膜で構成されている場合を示し、図８（ｃ）
は、遮光パターン２（２ｅ）が上記吸光性有機膜と電子
線レジスト膜との積層膜で構成されている場合を示して
いる。

【００７１】この製品マスクＭｄ３では、上記図７の製
品マスクＭｄ２を用いた場合に得られる効果の他に、再
生に際して、図７の製品マスクＭｄ２に比べ周辺領域の
遮光パターン４ｂ，４ｅを露光しないで済む分、マスク
の製造時間を短縮できる、という効果を得ることができ
る。

【００７２】図９は、このような製品マスクＭｄ１〜Ｍ
ｄ３を用いた縮小投影露光処理によってウエハ５上に転
写されたパターンを例示している。図９（ａ）はウエハ
５の全体平面図、（ｂ）は（ａ）中のチップ形成領域Ｗ
ＣＡの拡大平面図、（ｃ）は（ｂ）のＸ８−Ｘ８線の断
面図を示している。なお、図９（ａ），（ｂ）は平面図
であるが、図面を見易くするためハッチングを付す。

【００７３】ウエハ５の半導体基板５Ｓは、例えばシリ
コン（Ｓｉ）単結晶等のような半導体からなり、そのデ
バイス面（主面）には、所定の集積回路素子が形成され
ている。ウエハ５のデバイス面には、複数のチップ形成
領域ＷＣＡが配置されている。各チップ形成領域ＷＣＡ
には、上記製品マスクＭｄ１〜Ｍｄ３を用いた露光処理
によって転写されたレジストパターンＲＰが転写されて
いる。ここでは、半導体基板５Ｓのデバイス面上に、例
えば酸化シリコン等からなる絶縁膜６が堆積され、さら
に、その上に、例えばアルミニウムまたはアルミニウム
合金等のようなメタル膜７が堆積されている場合が例示
されている。上記レジストパターンＲＰは、そのメタル
膜７上に形成されている。

【００７４】次に、上記製品マスクＭｄ１〜Ｍｄ３の製
造およびウエハ５上のレジストパターンＲＰの転写工程
で用いた縮小投影露光装置の一例を図１０によって説明
する。なお、図１０においては、露光装置の機能を説明
するために必要な部分のみを示したが、その他の通常の
露光装置（スキャナやステッパ）に必要な部分は通常の
範囲で同様である。

【００７５】図１０に示す露光装置ＥＸＰは、例えば縮
小比４：１の走査型縮小投影露光装置（スキャナ）であ
る。露光装置ＥＸＰの露光条件は、例えば次の通りであ
る。すなわち、露光光Ｌｐには、例えば露光波長２４８
ｎｍ程度のＫｒＦエキシマレーザ光を用い、光学レンズ
の開口数ＮＡ＝０．６５、照明の形状は円形であり、コ
ヒーレンシ（σ：sigma）値＝０．７である。マスクＭ
としては、前記ＩＰマスクＭｍ１〜Ｍｍ４または製品マ
スクＭｄ１〜Ｍｄ３を用いる。ただし、露光光Ｌｐは、
上記のものに限定されるものではなく種々変更可能であ
り、例えば上記ｇ線、ｉ線、ＡｒＦエキシマレーザ光ま
たはＦ₂ガスレーザ光を用いても良い。

【００７６】露光光源Ｅ１から発する光は、フライアイ
レンズＥ２、アパーチャＥ３、コンデンサレンズＥ４、
Ｅ５及びミラーＥ６を介してマスク（ここではレチク
ル）Ｍを照明する。光学条件のうち、コヒーレンシはア
パーチャＥ３の開口部の大きさを変化させることにより
調整した。マスクＭ上には異物付着によるパターン転写
不良等を防止するための上記ペリクルＰＥが設けられて
いる。マスクＭ上に描かれたマスクパターンは、投影レ
ンズＥ７を介して処理基板である製品マスクＭｄ１〜Ｍ
ｄ３またはウエハ５上に投影される。なお、マスクＭ
は、マスク位置制御手段Ｅ８およびミラーＥ９で制御さ
れたマスクステージＥ１０上に載置され、その中心と投
影レンズＥ７の光軸とは正確に位置合わせがなされてい
る。

【００７７】製品マスクＭｄ１〜Ｍｄ３またはウエハ５
は、試料台Ｅ１１上に真空吸着されている。試料台Ｅ１
１は、投影レンズＥ７の光軸方向、すなわち、試料台Ｅ
１１の基板載置面に垂直な方向（Ｚ方向）に移動可能な
ＺステージＥ１２上に載置され、さらに試料台Ｅ１１の
基板載置面に平行な方向に移動可能なＸＹステージＥ１
３上に搭載されている。ＺステージＥ１２及びＸＹステ
ージＥ１３は、主制御系Ｅ１４からの制御命令に応じて
それぞれの駆動手段Ｅ１５，Ｅ１６によって駆動される
ので、所望の露光位置に移動可能である。その位置はＺ
ステージＥ１３に固定されたミラーＥ１７の位置とし
て、レーザ測長機Ｅ１８で正確にモニタされている。ま
た、製品マスクＭｄ１〜Ｍｄ３またはウエハ５の表面位
置は、通常の露光装置が有する焦点位置検出手段で計測
される。計測結果に応じてＺステージＥ１２を駆動させ
ることにより、ウエハ５の表面は常に投影レンズＥ７の
結像面と一致させることができる。

【００７８】マスクＭと、製品マスクＭｄ１〜Ｍｄ３ま
たはウエハ５とは、縮小比に応じて同期して駆動され、
露光領域がマスクＭ上を走査しながらマスクパターンを
製品マスクＭｄ１〜Ｍｄ３またはウエハ５上に縮小転写
する。このとき、製品マスクＭｄ１〜Ｍｄ３またはウエ
ハ５の表面位置も上述の手段により製品マスクＭｄ１〜
Ｍｄ３またはウエハ５の走査に対して動的に駆動制御さ
れる。ウエハ５上に形成された回路パターンに対してマ
スクＭ上の回路パターンを重ね合わせ露光する場合、ウ
エハ５上に形成されたマークパターンの位置をアライメ
ント検出光学系を用いて検出し、その検出結果からウエ
ハ５を位置決めして重ね合わせ転写する。主制御系Ｅ１
４はネットワーク装置と電気的に接続されており、露光
装置ＥＸＰの状態の遠隔監視等が可能となっている。

【００７９】本実施の形態によれば、マスク精度を向上
させることができ、その結果、転写パターンのばらつき
を約４０％低減することができた。これにより、チップ
の動作速度を向上させることができ、高付加価値のデバ
イスチップを高歩留まりで製造することができた。ま
た、マスクの寸法ばらつきに起因するウエハ上での寸法
ばらつきを低減できるので、製品製造の工程歩留まり率
を２／３に低減できた。

【００８０】（実施の形態２）本実施の形態２では、例
えばシステムＬＳＩ等のような混載デバイスの製造方法
に本発明を適用した場合について説明する。図１１は、
そのシステムＬＳＩの一例を示すチップ５Ｃの全体平面
図を模式的に示している。なお、図１１には、各回路領
域を区別するためにハッチングを付した。

【００８１】チップ５Ｃは、前記実施の形態１で説明し
たウエハ５のチップ形成領域ＷＣＡ（図９等参照）を切
断して得られたものである。チップ５Ｃのデバイス面
（主面）の中央の内部回路領域ＩＡには、複数の回路領
域１０ａ〜１０ｅが配置されている。回路領域１０ａ
は、例えばＤＲＡＭ（Dynamic Random Access Memory）
が形成された領域、回路領域１０ｂは、例えばＳＲＡＭ
（Static Random Access Memory）が形成された領域、
回路領域１０ｃは、例えばＤＳＰ（Digital SignalProc
essor）が形成された領域、回路領域１０ｄは、例えば
マイクロプロセッサが形成された領域、さらに回路領域
１０ｅは、例えばユーザロジックが形成された領域を示
している。内部回路領域ＩＡの外周の周辺回路領域ＰＡ
には、入出力回路（入力回路、出力回路および入出力双
方向回路）等および複数の外部端子１１が配置されてい
る。外部端子１１は、内部回路領域ＩＡに形成された集
積回路の電極を外部に引き出すための電極であり、ボン
ディングワイヤまたはバンプ電極等が接合されるように
なっている。

【００８２】このような混載デバイスを製造する際に用
いたＩＰマスクを図１２に示す。図１２（ａ）〜（ｅ）
のＩＰマスクＭｍ５〜Ｍｍ９は、それぞれ図１１の回路
領域１０ａ〜１０ｅの転写用のマスクを示している。こ
れらのＩＰマスクＭｍ５〜Ｍｍ９は、前記実施の形態１
で説明したのと同様に、基本的にレジストマスクで構成
されている。ＩＰマスクＭｍ５〜Ｍｍ９の具体的構成は
前記実施の形態１の図２〜図５で説明したのと同じなの
で説明を省略する。なお、図１２（ａ）〜（ｅ）の各Ｉ
ＰマスクＭｍ５〜Ｍｍ８には、それが図１１のチップ５
ｃのどの回路領域１０ａ〜１０ｄを転写するものかを示
すために各回路領域１０ａ〜１０ｄと同様のハッチング
を付した。ユーザロジック用の回路領域１０ｅを転写す
るためのＩＰマスクＭｍ９には、図１１で示した回路領
域１０ｅと同様にハッチングを付さないことで、それを
示した。

【００８３】また、このようなＩＰマスクＭｍ５〜Ｍｍ
９を用いて製造された製品マスクを図１３に示す。製品
マスクＭｄ４の集積回路パターン領域ＣＡには、複数の
パターン転写領域１２ａ〜１２ｅが配置されている。パ
ターン転写領域１２ａは、そのパターンが、図１２
（ａ）のＩＰマスクＭｍ５で転写された領域であり、図
１１の回路領域１０ａのパターンを転写するためのパタ
ーンが配置された領域である。パターン転写領域１２ｂ
は、そのパターンが、図１２（ｂ）のＩＰマスクＭｍ６
で転写された領域であり、図１１の回路領域１０ｂのパ
ターンを転写するためのパターンが配置された領域であ
る。パターン転写領域１２ｃは、そのパターンが、図１
２（ｃ）のＩＰマスクＭｍ７で転写された領域であり、
図１１の回路領域１０ｃのパターンを転写するためのパ
ターンが配置された領域である。パターン転写領域１２
ｄは、そのパターンが、図１２（ｄ）のＩＰマスクＭｍ
８で転写された領域であり、図１１の回路領域１０ｄの
パターンを転写するためのパターンが配置された領域で
ある。パターン転写領域１２ｅは、そのパターンが、図
１２（ｅ）のＩＰマスクＭｍ９で転写された領域であ
り、図１１の回路領域１０ｅのパターンを転写するため
のパターンが配置された領域である。このような製品マ
スクＭｄ４を用いてウエハ５のデバイス面に転写された
パターンを図１４に模式的に示す。

【００８４】なお、図１３の製品マスクＭｄ４の各パタ
ーン転写領域１２ａ〜１２ｅおよび図１４のチップ形成
領域ＷＣＡには、それが図１１のチップ５ｃのどの回路
領域１０ａ〜１０ｄを転写するものかを示すために各回
路領域１０ａ〜１０ｄと同様のハッチングを付した。製
品マスクＭｄ４においてユーザロジック用の回路領域１
０ｅを転写するためのパターン転写領域１２ｅおよびウ
エハ５の各チップ形成領域ＷＣＡにおける論理回路領域
１０ｅには、図１１で示した回路領域１０ｅと同様にハ
ッチングを付さないことで、それを示した。

【００８５】次に、このような混在デバイスの製造方法
の製造工程の具体的な一例を図１５の工程図に沿って、
図１６および図１７を用いて説明する。なお、図１６お
よび図１７においては、図１１の回路領域１０ａ〜１０
ｅのパターンを、それぞれ英字のＤ，Ｓ，ＤＳ，Ｍ，Ｕ
で模式的に示す。また、図１６および図１７において
は、図面を見易くするため、有機膜からなる遮光パター
ンに太いハッチングを付し、メタルからなる遮光パター
ンに細いハッチングを付した。

【００８６】まず、上記マスク基板の第１主面上に上記
電子線レジスト膜を塗布し、これに対して電子線描画処
理を施すことでパターンを描画する。続いて、これに対
して現像処理を施すことで、遮光パターンがレジスト膜
等のような有機膜で構成されるレジストマスクでＩＰマ
スクを製造する（工程１００，１０１）。このＩＰマス
クの一例を図１６に模式的に示す。ＩＰマスクＭｍ１０
〜Ｍｍ１４は、図１１の混載デバイスを構成するのに用
いるＩＰマスクのセットを示している。各ＩＰマスクＭ
ｍ１０〜Ｍｍ１４は、レジストマスクで構成されてい
る。ＩＰマスクＭｍ１０〜Ｍｍ１４は、それぞれ図１１
の回路領域１０ａ〜１０ｅを転写するためのマスクであ
る。各ＩＰマスクＭｍ１０〜Ｍｍ１４の集積回路パター
ン領域には、前記有機膜からなる遮光パターン２が形成
されている。ＩＰマスクを通常のマスクとした場合に
は、上記電子線描画処理後にメタル膜のエッチング工程
が必要であるが、本実施の形態では、ＩＰマスクをレジ
ストマスクとしていることにより、それらの工程が不要
であり、現像完了の段階でＩＰマスクとして完成する。
ここでは、ＩＰマスクＭｍ１０〜Ｍｍ１４の周辺領域に
メタルからなる遮光パターン４（４ｂ，４ｃ）が配置さ
れている場合を例示したが、これに限定されるものでは
なく、前記実施の形態１において、図２，図３，図５で
説明した構造のＩＰマスクを用いても良い。

【００８７】次に、このＩＰマスクＭｍ１０〜Ｍｍ１４
のセットを用いて製品マスクを製造する。ここでは、製
品マスクを通常のマスクとする。そこで、まず、製品用
のマスク基板を用意する。このマスク基板の第１主面に
は、例えばクロムまたは酸化クロム等のようなメタル膜
が堆積が堆積され、さらにその上にはレジスト膜が塗布
されている。続いて、この製品用のマスク基板を、上記
露光装置ＥＸＰの試料台Ｅ１１にセットした後、その露
光装置ＥＸＰのマスクステージＥ１０にＩＰマスクＭｍ
１０〜Ｍｍ１４を順にセットして順に露光処理を施し、
現像処理を施す（工程１０２）。その後、製品マスクの
マスク基板１上における各回路領域間（パターン転写領
域のパターン間）に接続ずれがあるか否かを検査する
（工程１０３）。検査の結果、接続ずれが確認された場
合には、上記現像処理で形成されたレジストパターンを
除去し、上記と同様のレジスト塗布、露光および現像処
理を施して再作成する。検査の結果、接続ずれが無いと
確認された場合には、上記ＩＰマスクＭｍ１０〜Ｍｍ１
５を用いた露光処理によりマスク基板上のメタル膜上に
形成されたレジストパターンをエッチングマスクとし
て、そこから露出するメタル膜をエッチング除去するこ
とでメタルからなる遮光パターンを形成し（工程１０
４）、製品マスクを製造する（工程１０５）。この製品
マスクの一例を図１７に模式的に示す。製品マスクＭｄ
５は、通常のマスクで構成されており、集積回路パター
ン領域ＣＡ内における各パターン転写領域１２ａ〜１２
ｅおよび周辺領域には、メタル膜からなる遮光パターン
４（４ｂ，４ｄ，４ｅ）が形成されている。

【００８８】その後、この製品マスクを上記露光装置Ｅ
ＸＰにセットした後、ウエハのデバイス面上のレジスト
膜に露光処理を施すことにより、ウエハのデバイス面に
複数のチップ形成領域を転写する。これ以降は、通常の
半導体集積回路装置の製造方法と同じなので説明を省略
する。

【００８９】（実施の形態３）本実施の形態において
は、製品マスクをレジストマスクで構成する場合につい
て説明する。図１８は、前記実施の形態２で説明した混
載デバイスの製造方法の製造工程の一例を示している。
また、図１９は、製品マスクＭｄ６の一例を示してい
る。なお、図１９においては、図１１の回路領域１０ａ
〜１０ｅのパターンを、それぞれ英字のＤ，Ｓ，ＤＳ，
Ｍ，Ｕで模式的に示す。また、図１９においては、図面
を見易くするため、有機膜からなる遮光パターンに太い
ハッチングを付した。

【００９０】ここでは、前記実施の形態２で説明したの
と同様に、図１８の工程１００〜工程１０１を経た後、
工程１０２ａ以降は、例えば次のようにする。

【００９１】まず、製品マスク用のマスク基板を用意す
る。このマスク基板は、その主面に、メタル膜は塗布さ
れておらず、例えば前記電子線レジスト膜が塗布されて
いる。続いて、その製品用のマスク基板を前記露光装置
ＥＸＰの試料台Ｅ１１上にセットした後、その露光装置
ＥＸＰのマスクステージＥ１０に、前記図１６で例示し
たＩＰマスクＭｍ１０〜Ｍｍ１４を順にセットして順に
露光処理を施し、現像処理を施す（工程１０２ａ）。こ
こでは、製品マスクのマスク基板上にレジストパターン
からなる遮光パターンが形成される。その後、製品マス
クのマスク基板上における各回路領域間（パターン転写
領域のパターン間）に接続ずれがあるか否かを検査する
（工程１０３ａ）。検査の結果、接続ずれが確認された
場合には、上記現像処理で形成されたレジストパターン
を除去し、上記と同様のレジスト塗布、露光および現像
処理を施して再作成する。検査の結果、接続ずれが無い
と確認された場合には、製品マスクの完成となる（工程
１０５ａ）。この後、製品マスク上のパターンに欠陥が
あるか否かを検査しても良い。その際に、製品マスクを
用いてウエハ上に露光処理を行い、そのウエハ上に転写
されたレジストパターンの良否を確認することで、製品
マスクのパターンの良否を検査しても良い。この検査の
結果、合格であれば製品マスクとして実際の半導体集積
回路装置の製造に用い、不合格であれば、有機膜からな
る遮光パターンを除去して再度製品マスクを作成し直
す。このように実際のウエハ上にパターンを転写して製
品マスクのパターンの良否を判定することにより、製品
マスク専用の検査装置を不要とすることができる。ま
た、欠陥修正装置等も不要となる。したがって、マスク
コストを低減できる。また、実際の転写パターンを検査
しているので検査結果の信頼性が高い。このため、信頼
性の高い半導体集積回路装置を提供できる。また、検査
の信頼性が高いので、検査のし直しを低減できる。この
ため、マスクの製造時間の短縮を図れる。なお、このよ
うな検査技術については、本願発明者らによる特願２０
００−３１６９６５号（平成１２年１０月１７日出願）
に記載がある。

【００９２】この製品マスクの一例を図１９に模式的に
示す。製品マスクＭｄ６は、レジストマスクで構成され
ており、集積回路パターン領域ＣＡ内における各パター
ン転写領域１２ａ〜１２ｅおよび周辺領域には、前記有
機膜からなる遮光パターン２（２ｃ，２ｅ，２ｆ）が形
成されている。この場合、ＩＰマスクの製造工程でも、
製品マスクの製造工程でも、メタルをエッチングする工
程が１度も無くなるので、混載デバイスの開発期間およ
び製造時間をさらに短縮できる。また、パターン寸法精
度をさらに向上させることもできる。しかも、前記実施
の形態１で説明した場合よりもさらにマスクコストを低
減できるので、混載デバイスのコストを大幅に低減でき
る。製品マスクは、図１９に示すものに限定されるもの
ではなく、例えば前記図８で例示した製品マスクＭｄ３
を使用しても良い。

【００９３】（実施の形態４）本実施の形態では、ＩＰ
マスクのセットのうち、所定のＩＰマスクのみをレジス
トマスクとする場合を説明する。ここでは、ＩＰマスク
のセットの中でも比較的複数回使用できるものはメタル
マスクとし、例えばユーザロジック部等のようにパター
ンの変更が生じ易く、１回または数回程度しか使用しな
いものはレジストマスクとする。これにより、ＩＰマス
クのセットを効率的に製造することができる。このた
め、ＩＰマスクの製造時間を短縮でき、半導体集積回路
装置の短納期化に対応できる。また、ＩＰマスクのセッ
トコストを低減できる。

【００９４】図２０は、図１１の混載デバイスの製造工
程の一例を示している。また、図２１〜図２３は、ＩＰ
マスクＭｍ１５〜Ｍｍ１９のセットの一例を示してい
る。なお、図２１〜図２３においては、図１１の回路領
域１０ａ〜１０ｅのパターンを、それぞれ英字のＤ，
Ｓ，ＤＳ，Ｍ，Ｕで模式的に示す。また、図２１〜図２
３では、図面を見易くするため、有機膜からなる遮光パ
ターンに太いハッチングを付し、メタルからなる遮光パ
ターンに細いハッチングを付した。

【００９５】まず、前記実施の形態２，３と同様にし
て、ＩＰマスクのセットのうちの所定のＩＰマスクをレ
ジストマスクで製造する（工程１００ａ，１０１ａ）。
一方、ＩＰマスクのセットのうちの所定のＩＰマスクを
通常のマスクで製造する。ここでは、通常のマスクと同
様の製造方法によりＩＰマスクを製造する。すなわち、
マスク基板上のメタル膜上に電子線レジスト膜を塗布し
た後、これに電子線描画処理によってパターンを描画す
る。続いて、現像処理を施してレジストパターンを形成
した後、これをエッチングマスクとして下層のメタル膜
をパターニングする。このようにして通常のマスクで構
成されるＩＰマスクを製造する（工程１００ｂ，１０１
ｂ，１０１ｃ）。

【００９６】このようにして製造されたＩＰマスクのセ
ットの一例を図２１に示す。ＩＰマスクＭｍ１５〜Ｍｍ
１８は、通常のマスクとされている。このＩＰマスクＭ
ｍ１５〜Ｍｍ１８は、それぞれ図１１の回路領域１０ａ
〜１０ｄのパターンを製品マスクに転写するためのマス
クである。各ＩＰマスクＭｍ１５〜Ｍｍ１８には、例え
ばクロムまたは酸化クロム等のようなメタル膜からなる
遮光パターン４（４ｆ）が形成されている。

【００９７】一方、ＩＰマスクＭｍ１９は、レジストマ
スクとされている。このＩＰマスクＭｍ１９は、図１１
の回路領域１０ｅのパターンを製品マスクに転写するた
めのマスクである。すなわち、ユーザロジック回路部の
パターンを転写するためのマスクである。ここでは、前
記実施の形態１の図４で説明したタイプのレジストマス
ク構造を例示したが、これに限定されるものではなく、
前記図２、図３および図５で説明したタイプのレジスト
マスク構造としても良い。

【００９８】このＩＰマスクＭｍ１９の遮光パターン２
（２ａ）を除去した状態を図２２に示す。ＩＰマスクＭ
ｍ１９のパターンに変更が生じた場合は、この図２２
（ｅ）のマスク基板１の第１主面上に、前記電子線レジ
スト膜を塗布し、これに電子線描画処理によってパター
ンを描画することで、図２３に例示するように、上記有
機膜からなる新たな遮光パターン２（２ａ）を形成し、
ＩＰマスクＭｍ２０を製造すれば良い。したがって、ユ
ーザのパターン変更に柔軟にしかも短時間のうちに対応
でき、製品の短納期化が可能となる。すなわち、複数種
類の異なる製品を短期間のうちに提供することが可能と
なる。また、種々の電気的特性試験のためのパターン変
更にも柔軟にしかも短期間のうちに対応できるので、製
品の開発期間を短縮することができる。

【００９９】このようなＩＰマスクＭｍ１５〜Ｍｍ１９
のセットを用意した後、これらを用いて製品マスクを製
造する。この製品マスクの製造工程は、前記実施の形態
３で説明したのと同じなので説明を省略する。

【０１００】（実施の形態５）本実施の形態５において
は、製品マスクの一部のみを変更する場合について説明
する。図２４は、図１１の混載デバイスの製造方法の製
造工程の具体的な一例を示している。

【０１０１】まず、図２４に示すように、前記実施の形
態２〜４と同様に、ＩＰマスクのセットを製造する。こ
のＩＰマスクは、通常のマスクでも良いし、レジストマ
スクでも良いし、あるいは通常のマスクとレジストマス
クとを混在させても良い（工程２００）。続いて、前記
露光装置ＥＸＰの試料台Ｅ１１上に製品マスク用のマス
ク基板をセットする。このマスク基板上には、例えば図
４で説明したのと同様のメタル膜が堆積され、さらにそ
の上にはレジスト膜が塗布されている。続いて、露光装
置ＥＸＰのマスクステージＥ１０上に上記ＩＰマスクを
順にセットして順に露光処理を施すことにより、製品マ
スク用のマスク基板上のレジスト膜にパターンを転写し
た後、現像処理を施す（工程２０１）。その後、製品用
のマスク基板上に形成されたレジストパターンを検査す
る。この際、製品マスクの各パターン転写領域間の接続
ずれがあるか否かを検査する（工程２０２）。検査の結
果、接続ずれがある場合は、再作成をする。一方、接続
ずれが無ければ、そのレジストパターンをエッチングマ
スクとして、下層のメタル膜をエッチング法によってパ
ターニングして、中間マスタ・マスクを製造する（工程
２０３，２０４）。

【０１０２】この中間マスタ・マスクの一例を図２５に
示す。この中間マスタ・マスクＭｄａは、製品マスクと
して完成される前の未完成マスクである。中間マスタ・
マスクＭｄａのパターン転写領域１２ａ〜１２ｄには、
例えばメタル膜からなる遮光パターン４（４ｄ）が形成
されている。しかし、ユーザロジック回路部の回路領域
のパターンを転写するためのパターン転写領域１２ｅに
は、何ら遮光パターンが形成されていない。なお、図２
５においては、図１１の回路領域１０ａ〜１０ｄのパタ
ーンを、それぞれ英字のＤ，Ｓ，ＤＳ，Ｍで模式的に示
す。また、ここでは、図面を見易くするため、メタル膜
からなる遮光パターンに細いハッチングを付す。

【０１０３】次いで、この中間マスタ・マスクＭｄａの
マスク基板１の第１主面上に前記電子線レジスト膜を塗
布した後、これを上記露光装置ＥＸＰの試料台Ｅ１１上
にセットし、かつ、マスクステージＥ１０上に、上記図
１１の回路領域１０ｅのパターンを転写するためのＩＰ
マスクをセットした状態で、露光処理を施し、続いて、
現像処理を施す（工程２０５）。このようにして中間マ
スタ・マスクＭｄａのマスク基板１上に形成されたレジ
ストパターンについて、各パターン転写領域間の接続ず
れがあるか否かを検査する（工程２０６）。検査の結
果、接続ずれがある場合は、再作成をする。一方、接続
ずれが無ければ、そのレジストパターンを遮光パターン
とする製品マスクを製造する（工程２０７）。

【０１０４】この製品マスクの一例を図２６に示す。こ
の製品マスクＭｄ７のパターン転写領域１２ｅには、例
えば前記有機膜からなる遮光パターン２（２ｅ）が形成
されている。すなわち、本実施の形態の製品マスクＭｄ
７では、同じマスク基板１の第１主面の集積回路パター
ン領域ＣＡ内に、メタルからなる遮光パターン４（４
ｄ）と、有機膜からなる遮光パターン２（２ｅ）との両
方が配置されている。なお、図２６においては、図１１
の回路領域１０ａ〜１０ｅのパターンを、それぞれ英字
のＤ，Ｓ，ＤＳ，Ｍ，Ｕで模式的に示す。また、ここで
は、図面を見易くするため、メタル膜からなる遮光パタ
ーンに細いハッチングを付し、有機膜からなる遮光パタ
ーンに太いハッチングを付す。また、部分レジストマス
ク技術については、本願発明者らによる特願平２０００
−２０６７２８号および特願２０００−２０６７２９号
（共に平成１２年７月７日出願）に記載がある。

【０１０５】次に、このような製品マスクのパターン変
更方法について説明する。図２７は、その変更方法の工
程の一例を示している。例えばユーザロジック回路部の
パターンの変更に際しては、まず、製品マスクＭｄ７の
パターン転写領域１２ｅにおける有機膜からなる遮光パ
ターン２（２ｅ）を除去し洗浄処理を施す（工程３０
０）。これにより、図２５に示した中間マスタ・マスク
Ｍｄａの状態に戻る（工程３０１）。その後、図２４で
説明したのと同様の工程を経て、図２８に例示するよう
に、製品マスクＭｄ８のユーザロジック回路部のパター
ンを転写するためのパターン転写領域１２ｅに、図２６
に示した元の製品マスクＭｄ７のパターン転写領域１２
ｅに形成されていた遮光パターン２（２ｅ）とは異なる
回路構成を形成する有機膜からなる新たな遮光パターン
２（２ｅ）を形成する。これにより、回路構成の異なる
混載デバイスを短時間のうちに製造することができる。
このような製品マスクの製造方法は、電気的特性が若干
異なる同一タイプの混載デバイスをシリーズで提供する
ような場合にも適している。また、混載デバイスの開発
期に種々の電気的特性のものを試験用として製造し、そ
の電気的特性のうち最適なものを選択するような場合に
も、短期間のうちに多くのデータを取得できることから
適している。

【０１０６】（実施の形態６）本実施の形態において
は、例えばＤＲＡＭに本発明を適用した場合について説
明する。このＤＲＡＭの一例を図２９に示す。

【０１０７】チップ５Ｃの中央の内部回路領域ＩＡに
は、複数のメモリマット１５が規則的に並んで配置され
ている。各メモリマット１５内には、例えば１個のＭＩ
Ｓ・ＦＥＴ（Metal Insulator Semiconductor・Field E
ffect Transistor）と１個のキャパシタとを有するメモ
リセルが複数個規則的に並んで配置されている。各メモ
リセルは、ワード線とこれに交差するように配置された
データ線との交点近傍に配置されている。また、各メモ
リマット１５の近傍には、周辺回路領域１６ａ，１６ｂ
が配置されている。周辺回路領域１６ａ，１６ｂには、
デコーダ回路、センスアンプ回路、ドライバ回路等のよ
うな種々の周辺回路が配置されている。さらに、内部回
路領域ＩＡの外周の短辺近傍には、複数の外部端子１１
が並んで配置されている。

【０１０８】次に、本実施の形態におけるＩＰマスクの
一例を説明する。本実施の形態では、上記メモリマット
１５のパターンを転写するためのＩＰマスク（第１のＩ
Ｐマスク）と、上記周辺回路領域のパターンを転写する
ためのＩＰマスク（第２のＩＰマスク）とを用意した。
図３０は、その一例を示している。図３０（ａ）〜
（ｃ）は、それぞれ上記メモリマット１５のパターンを
転写するためのＩＰマスクＭｍ２０、上記周辺回路領域
１６ａのパターンを転写するためのＩＰマスクＭｍ２
１、上記周辺回路領域１６ｂのパターンを転写するため
のＩＰマスクＭｍ２２を示している。

【０１０９】このＩＰマスクＭｍ２０〜Ｍｍ２２は、前
記レジストマスクで構成されている。ここでは、前記図
４のレジストマスク構造を例示したが、これに限定され
るものではなく種々変更可能であり、前記図２，図３お
よび図５で例示したレジストマスク構造とすることもで
きる。また、ＩＰマスクＭｍ２０〜Ｍｍ２２のうちのど
れかをレジストマスクとし、それ以外を通常のマスクと
しても良い。

【０１１０】また、ここでは、１個のＩＰマスクＭｍ２
０に１個のメモリマットを転写するための領域を設けた
場合について説明したが、これに限定されるものでは
く、１枚のＩＰマスクＭｍ２０に複数個のメモリマット
を転写するための領域（ブロック単位またはチップ単
位）を設けても良い。

【０１１１】このようなＩＰマスクＭｍ２０〜Ｍｍ２２
を用いて製品マスクを製造する。その製造方法は、前記
実施の形態１〜５と同じなので説明を省略する。ＩＰマ
スクＭｍ２０のみを用いて製品マスクにパターンを転写
した状態を図３１に示す。パターン転写領域１２ｍは、
上記図２９のメモリマット１５のパターンを転写するた
めの領域である。また、ＩＰマスクＭｍ２０〜Ｍｍ２２
を用いて製造された製品マスクの一例を図３２に示す。
製品マスクＭｄ９のパターン転写領域１２ｐ１，１２ｐ
２は、それぞれ上記図２９の周辺回路領域１６ａ，１６
ｂのパターンを転写するための領域である。製品マスク
Ｍｄ９は、レジストマスク構造としても良いし、通常の
マスク構造としても良い。レジストマスク構造とした場
合は、前記実施の形態１〜５と同様の効果が得られる。
特に、マスクの製造時間を短縮できる。また、マスクコ
ストを低減できる。一方、ＤＲＡＭ等のようなメモリ製
品では、大量生産が見込め、製品マスクＭｄ９を複数回
使用することから、それによりマスクコストの増大を吸
収できるので、製品マスクＭｄ９を通常のマスクとして
もコストの増大を回避できる。また、製品マスクＭｄ９
を複数回使用する場合には、ある程度の耐性（耐光性お
よび機械的な耐性）が必要となることからも通常のマス
クとすることが好ましい。

【０１１２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１１３】例えば有機膜からなる遮光パターンを現像
処理によってパターン形成した後、露光光照射に対する
耐性を向上させる目的で、熱処理や予め紫外光を強力に
照射する、いわゆるレジスト膜のハードニング処理を行
っても良い。

【０１１４】また、前記実施の形態１〜６では、マスク
基板上の有機膜からなるパターンが遮光パターンとした
場合について説明したが、これに限定されるものではな
く、例えば減光パターン、すなわち、ハーフトーンパタ
ーンとして用いることもできる。

【０１１５】また、前記実施の形態６では、ＤＲＡＭの
製造方法に本発明を適用した場合について説明したが、
これに限定されるものではなく、例えばＳＲＡＭ、マス
クＲＯＭ、フラッシュメモリ（ＥＥＰＲＯＭ）等のよう
な他のメモリの製造方法に適用できる。これらの場合も
前記実施の形態６で説明したようにメモリマットと周辺
回路領域とでＩＰマスクを分けることができる。

【０１１６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置の製造方法に適用した場合について説明し
たが、それに限定されるものではなく、例えば液晶パネ
ル、ディスクアレイまたはマイクロマシンの製造方法に
も適用できる。

【０１１７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、第１のマスクをレジストマスクと
したことにより、第１のマスクにおけるマスクパターン
のパターニング工程に際してエッチング処理を無くすこ
とができるので、マスクの製造時間を短縮することが可
能となる。 (2).本発明によれば、第１のマスクをレジストマスクと
したことにより、第１のマスクにおけるマスクパターン
のパターニング工程に際してエッチング処理を無くすこ
とができ、マスクの製造時間を短縮できるので、半導体
集積回路装置の製造時間を短縮することが可能となる。 (3).本発明によれば、第１のマスクをレジストマスクと
したことにより、第１のマスクにおけるマスクパターン
のパターニング工程に際してエッチング処理を無くすこ
とができるので、マスクのコストを低減することが可能
となる。 (4).本発明によれば、第１のマスクをレジストマスクと
したことにより、マスクのコストを低減できるので、半
導体集積回路装置のコストを低減することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法で用いるフォトマスクに形成されたレジス
ト膜の各種露光波長の光に対する光透過率を示すグラフ
図である。

【図２】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造方法で用いるフォトマスクの平面図、
（ｂ）は（ａ）のＸ１−Ｘ１線の断面図、（ｃ）は
（ｂ）の変形例の構造を示す断面図である。

【図３】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造方法で用いる他のフォトマスクの平面
図、（ｂ）は（ａ）のＸ２−Ｘ２線の断面図、（ｃ）は
（ｂ）の変形例の構造を示す断面図である。

【図４】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造方法で用いる他のフォトマスクの平面
図、（ｂ）は（ａ）のＸ３−Ｘ３線の断面図、（ｃ）は
（ｂ）の変形例の構造を示す断面図である。

【図５】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造方法で用いるさらに他のフォトマスク
の平面図、（ｂ）は（ａ）のＸ４−Ｘ４線の断面図、
（ｃ）は（ｂ）の変形例の構造を示す断面図である。

【図６】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造方法で用いる他のフォトマスクの平面
図、（ｂ）は（ａ）のＸ５−Ｘ５線の断面図である。

【図７】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造方法で用いる他のフォトマスクの平面
図、（ｂ）は（ａ）のＸ６−Ｘ６線の断面図、（ｃ）は
（ｂ）の変形例の構造を示す断面図である。

【図８】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造方法で用いる他のフォトマスクの平面
図、（ｂ）は（ａ）のＸ７−Ｘ７線の断面図、（ｃ）は
（ｂ）の変形例の構造を示す断面図である。

【図９】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造工程における半導体ウエハの平面図、
（ｂ）は（ａ）の半導体ウエハにおける半導体チップ形
成領域の拡大平面図、（ｃ）は（ｂ）のＸ８−Ｘ８線の
断面図である。

【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法で用いる露光装置の一例の説明図であ
る。

【図１１】本発明の他の実施の形態である半導体集積回
路装置を構成する半導体チップの一例の全体平面図であ
る。

【図１２】（ａ）〜（ｅ）は図１１の半導体集積回路装
置の製造に用いるフォトマスクの一例の全体平面図であ
る。

【図１３】図１１の半導体集積回路装置の製造に用いる
フォトマスクの一例の全体平面図である。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造工程における半導体ウエハの全体平面図で
ある。

【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造方法で用いるフォトマスクの製造工程を示
すフロー図である。

【図１６】（ａ）〜（ｅ）は図１５の製造工程で用いら
れるフォトマスクの一例の全体平面図である。

【図１７】図１５の製造工程で製造されるフォトマスク
の一例の全体平面図である。

【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造方法で用いるフォトマスクの製造工程を示
すフロー図である。

【図１９】図１８の製造工程で製造されるフォトマスク
の一例の全体平面図である。

【図２０】本発明の他の実施の形態である半導体集積回
路装置の製造方法で用いるフォトマスクの製造工程を示
すフロー図である。

【図２１】（ａ）〜（ｅ）は図２０の製造工程で用いら
れるフォトマスクの一例の全体平面図である。

【図２２】（ａ）〜（ｅ）は図２０の製造工程で用いら
れるフォトマスクの一例の全体平面図である。

【図２３】（ａ）〜（ｅ）は図２０の製造工程で用いら
れるフォトマスクの一例の全体平面図である。

【図２４】本発明の他の実施の形態である半導体集積回
路装置の製造方法で用いるフォトマスクの製造工程を示
すフロー図である。

【図２５】図２４の製造工程で製造されるフォトマスク
の一例の全体平面図である。

【図２６】図２４の製造工程で製造されるフォトマスク
の一例の全体平面図である。

【図２７】本発明の他の実施の形態である半導体集積回
路装置の製造方法で用いるフォトマスクの製造工程を示
すフロー図である。

【図２８】図２７の製造工程で製造されるフォトマスク
の一例の全体平面図である。

【図２９】本発明のさらに他の実施の形態である半導体
集積回路装置を構成する半導体チップの一例の全体平面
図である。

【図３０】（ａ）〜（ｃ）は図２９の半導体集積回路装
置の製造に用いるフォトマスクの一例の全体平面図であ
る。

【図３１】図２９の半導体集積回路装置の製造に用いる
フォトマスクの製造工程中の一例の全体平面図である。

【図３２】図２９の半導体集積回路装置の製造に用いる
フォトマスクの一例の全体平面図である。

【符号の説明】

１マスク基板２遮光パターン２ａ〜２ｆ遮光パターン３ａ，３ｂ光透過領域３ｃ光透過パターン４遮光パターン４ａ〜４ｅ遮光パターン５半導体ウエハ５Ｓ半導体基板５Ｃ半導体チップ６絶縁膜７メタル膜１０ａ〜１０ｅ回路領域１１外部端子１２ａ〜１２ｅ，１２ｍ，１２ｐ１，１２ｐ２パター
ン転写領域１５メモリマット１６ａ，１６ｂ周辺回路領域ＭフォトマスクＭｍ１〜Ｍｍ２２ＩＰフォトマスクＭｄ１〜Ｍｄ９製品フォトマスクＣＡ集積回路パターン領域ＷＣＡチップ形成領域ＩＡ内部回路領域ＲＰレジストパターンＥＸＰ露光装置Ｅ１露光光源Ｅ２フライアイレンズＥ３アパーチャＥ４、Ｅ５コンデンサレンズＥ６ミラーＥ７投影レンズＥ８マスク位置制御手段Ｅ９ミラーＥ１０マスクステージＥ１１試料台Ｅ１２ＺステージＥ１３ＸＹステージＥ１４主制御系Ｅ１５，Ｅ１６駆動手段Ｅ１７ミラーＥ１８レーザ測長機

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/027 Ｈ０１Ｌ 21/30 ５０２Ｐ

Claims

【特許請求の範囲】

【請求項１】以下の工程を有することを特徴とするフ
ォトマスクの製造方法：（ａ）１枚または複数枚のレジストマスクを含む複数枚
の第１のフォトマスクのセットを用意する工程、（ｂ）
前記複数枚の第１のフォトマスクの各々のパターンを第
２のフォトマスクに縮小投影露光する工程。
【請求項２】請求項１記載のフォトマスクの製造方法
において、前記第２のフォトマスクの集積回路パターン
領域には、露光光に対して遮光性を有するメタルパター
ンが配置されていることを特徴とするフォトマスクの製
造方法。
【請求項３】請求項１記載のフォトマスクの製造方法
において、前記第２のフォトマスクの集積回路パターン
領域には、露光光に対して遮光性または減光性を有する
有機膜パターンが配置されていることを特徴とするフォ
トマスクの製造方法。
【請求項４】請求項１記載のフォトマスクの製造方法
において、前記第２のフォトマスクの集積回路パターン
領域には、露光光に対して遮光性を有するメタルパター
ンと、露光光に対して遮光性または減光性を有する有機
膜パターンとの両方が配置されていることを特徴とする
フォトマスクの製造方法。
【請求項５】請求項４記載のフォトマスクの製造方法
において、前記第２のフォトマスクの前記有機膜パター
ンを除去する工程を有することを特徴とするフォトマス
クの製造方法。
【請求項６】以下の工程を有することを特徴とするフ
ォトマスクの製造方法：（ａ）少なくとも１枚がレジストマスクからなる複数枚
のＩＰマスクのセットを用意する工程、（ｂ）前記複数
枚のＩＰマスクの各々のパターンを製品マスクに縮小投
影露光する工程。
【請求項７】請求項６記載のフォトマスクの製造方法
において、前記製品マスクの集積回路パターン領域に
は、露光光に対して遮光性を有するメタルパターンが配
置されていることを特徴とするフォトマスクの製造方
法。
【請求項８】請求項６記載のフォトマスクの製造方法
において、前記製品マスクの集積回路パターン領域に
は、露光光に対して遮光性または減光性を有する有機膜
パターンが配置されていることを特徴とするフォトマス
クの製造方法。
【請求項９】請求項６記載のフォトマスクの製造方法
において、前記製品マスクの集積回路パターン領域に
は、露光光に対して遮光性を有するメタルパターンと、
露光光に対して遮光性または減光性を有する有機膜パタ
ーンとの両方が配置されていることを特徴とするフォト
マスクの製造方法。
【請求項１０】請求項９記載のフォトマスクの製造方
法において、前記製品マスクの前記有機膜パターンを除
去する工程を有することを特徴とするフォトマスクの製
造方法。
【請求項１１】以下の工程を有することを特徴とする
フォトマスクの製造方法：（ａ）メモリマットまたはメモリマットの集合体を転写
するためのフォトマスクであって、レジストマスクから
なるＩＰマスクを用意する工程、（ｂ）前記ＩＰマスク
のパターンを製品マスクに縮小投影露光する工程。
【請求項１２】請求項１１記載のフォトマスクの製造
方法において、前記製品マスクの集積回路パターン領域
には、露光光に対して遮光性を有するメタルパターンが
配置されていることを特徴とするフォトマスクの製造方
法。
【請求項１３】請求項１１記載のフォトマスクの製造
方法において、前記製品マスクの集積回路パターン領域
には、露光光に対して遮光性または減光性を有する有機
膜パターンが配置されていることを特徴とするフォトマ
スクの製造方法。
【請求項１４】以下の工程を有することを特徴とする
フォトマスクの製造方法：（ａ）メモリマットまたはメモリマットの集合体を転写
するためのフォトマスクであって、レジストマスクから
なる第１のＩＰマスクを用意する工程、（ｂ）前記メモ
リマットの周辺回路領域を転写するためのフォトマスク
であって、レジストマスクからなる第２のＩＰマスクを
用意する工程、（ｃ）前記第１、第２のＩＰマスクのパ
ターンを製品マスクに縮小投影露光する工程。
【請求項１５】請求項１４記載のフォトマスクの製造
方法において、前記製品マスクの集積回路パターン領域
には、露光光に対して遮光性を有するメタルパターンが
配置されていることを特徴とするフォトマスクの製造方
法。
【請求項１６】請求項１４記載のフォトマスクの製造
方法において、前記製品マスクの集積回路パターン領域
には、露光光に対して遮光性または減光性を有する有機
膜パターンが配置されていることを特徴とするフォトマ
スクの製造方法。
【請求項１７】以下の工程を有することを特徴とする
半導体集積回路装置の製造方法：（ａ）１枚または複数枚のレジストマスクを含む複数枚
の第１のフォトマスクのセットを用意する工程、（ｂ）
前記複数枚の第１のフォトマスクの各々のパターンを第
２のフォトマスクに縮小投影露光する工程、（ｃ）前記
第２のフォトマスクのパターンを半導体ウエハに縮小投
影露光する工程。
【請求項１８】請求項１７記載の半導体集積回路装置
の製造方法において、前記第２のフォトマスクの集積回
路パターン領域には、露光光に対して遮光性を有するメ
タルパターンが配置されていることを特徴とする半導体
集積回路装置の製造方法。
【請求項１９】請求項１７記載の半導体集積回路装置
の製造方法において、前記第２のフォトマスクの集積回
路パターン領域には、露光光に対して遮光性または減光
性を有する有機膜パターンが配置されていることを特徴
とする半導体集積回路装置の製造方法。
【請求項２０】請求項１７記載の半導体集積回路装置
の製造方法において、前記第２のフォトマスクの集積回
路パターン領域には、露光光に対して遮光性を有するメ
タルパターンと、露光光に対して遮光性または減光性を
有する有機膜パターンとの両方が配置されていることを
特徴とする半導体集積回路装置の製造方法。
【請求項２１】請求項２０記載の半導体集積回路装置
の製造方法において、前記第２のフォトマスクの前記有
機膜パターンを除去する工程を有することを特徴とする
半導体集積回路装置の製造方法。
【請求項２２】以下の工程を有することを特徴とする
半導体集積回路装置の製造方法：（ａ）少なくとも１枚がレジストマスクからなる複数枚
のＩＰマスクのセットを用意する工程、（ｂ）前記複数
枚のＩＰマスクの各々のパターンを製品マスクに縮小投
影露光する工程、（ｃ）前記製品マスクのパターンを半
導体ウエハに縮小投影露光する工程。
【請求項２３】請求項２２記載の半導体集積回路装置
の製造方法において、前記製品マスクの集積回路パター
ン領域には、露光光に対して遮光性を有するメタルパタ
ーンが配置されていることを特徴とする半導体集積回路
装置の製造方法。
【請求項２４】請求項２２記載の半導体集積回路装置
の製造方法において、前記製品マスクの集積回路パター
ン領域の遮光パターンには、露光光に対して遮光性また
は減光性を有する有機膜パターンが配置されていること
を特徴とする半導体集積回路装置の製造方法。
【請求項２５】請求項２２記載の半導体集積回路装置
の製造方法において、前記製品マスクの集積回路パター
ン領域には、露光光に対して遮光性を有するメタルパタ
ーンと、露光光に対して遮光性または減光性を有する有
機膜パターンとの両方が配置されていることを特徴とす
る半導体集積回路装置の製造方法。
【請求項２６】請求項２５記載の半導体集積回路装置
の製造方法において、前記製品マスクの前記有機膜パタ
ーンを除去する工程を有することを特徴とする半導体集
積回路装置の製造方法。
【請求項２７】以下の工程を有することを特徴とする
半導体集積回路装置の製造方法：（ａ）メモリマットまたはメモリマットの集合体を転写
するためのフォトマスクであって、レジストマスクから
なるＩＰマスクを用意する工程、（ｂ）前記ＩＰマスク
のパターンを製品マスクに縮小投影露光する工程、
（ｃ）前記製品マスクのパターンを半導体ウエハに縮小
投影露光する工程。
【請求項２８】請求項２７記載の半導体集積回路装置
の製造方法において、前記製品マスクの集積回路パター
ン領域には、露光光に対して遮光性を有するメタルパタ
ーンが配置されていることを特徴とする半導体集積回路
装置の製造方法。
【請求項２９】請求項２７記載の半導体集積回路装置
の製造方法において、前記製品マスクの集積回路パター
ン領域には、露光光に対して遮光性または減光性を有す
る有機膜パターンが配置されていることを特徴とする半
導体集積回路装置の製造方法。
【請求項３０】以下の工程を有することを特徴とする
半導体集積回路装置の製造方法：（ａ）メモリマットまたはメモリマットの集合体を転写
するためのフォトマスクであって、レジストマスクから
なる第１のＩＰマスクを用意する工程、（ｂ）前記メモ
リマットの周辺回路領域を転写するためのフォトマスク
であって、レジストマスクからなる第２のＩＰマスクを
用意する工程、（ｃ）前記第１、第２のＩＰマスクのパ
ターンを製品マスクに縮小投影露光する工程、（ｄ）前
記製品マスクのパターンを半導体ウエハに縮小投影露光
する工程。
【請求項３１】請求項３０記載の半導体集積回路装置
の製造方法において、前記製品マスクの集積回路パター
ン領域には、露光光に対して遮光性を有するメタルパタ
ーンが配置されていることを特徴とする半導体集積回路
装置の製造方法。
【請求項３２】請求項３０記載の半導体集積回路装置
の製造方法において、前記製品マスクの集積回路パター
ン領域には、露光光に対して遮光性または減光性を有す
る有機膜パターンが配置されていることを特徴とする半
導体集積回路装置の製造方法。