JP2006210821A

JP2006210821A - 配線パターン形成方法および、この方法に用いられるマスク

Info

Publication number: JP2006210821A
Application number: JP2005023830A
Authority: JP
Inventors: Yoshihisa Matsubara; 義久松原; Seiji Matsuura; 誠司松浦; Hiromasa Kobayashi; 弘昌小林
Original assignee: Renesas Technology Corp; NEC Electronics Corp
Current assignee: Renesas Technology Corp; NEC Electronics Corp
Priority date: 2005-01-31
Filing date: 2005-01-31
Publication date: 2006-08-10
Anticipated expiration: 2025-01-31
Also published as: JP4759279B2

Abstract

【課題】テストパターン形成における露光のマージンを広く確保することができるパターン形成方法およびこの実施に用いるマスクを提供する。
【解決手段】第１回目露光用マスクとして、ガラス基板上に形成されたクロム膜３１００上に、マクロパターンブロック幅３１０１を７μｍとしマクロパターンブロック高さ３１０２を５００μｍとした長方形の領域が所定のピッチで形成される（図（ａ））。この領域内には、プロセス評価の対象となる０．１μｍ以下の微細配線の束が存在する。
【選択図】図７

Description

本発明は、半導体装置の製造に使用するマスクおよびそのマスクを用いた半導体装置の製造方法に関する。

まず、最近のリソグラフィー技術動向について説明する。加速するＬＳＩ微細化を実現するため、ＬＳＩに特徴的なパターンの解像度を向上する超解像露光技術が重要となってきた。斜入射照明、位相シフトマスク、瞳フィルターなどの手段により、周期パターンに対して２光束干渉、孤立パターンに対してベッセルビームまたは多重焦点により解像度を向上する。これらは多重露光などのイメージプロセシングと組み合わせることにより、さらに応用範囲が広がる。また、レジストプロセス的に光学解像限界を超えることもできる。これらの技術を短波長レーザー露光と組み合わせてサブ１００ｎｍ世代のＬＳＩを実現するには、パターン設計、マスク、光学系、レジストプロセスのすべてでナノメートルレベルの精度が必要である（非特許文献１）。

続いて、一般的な半導体装置のプロセス評価マスクについて述べる。図１６に一般的なプロセス評価用のマスクの全体図を示す。マスクサイズの横幅８０１と縦幅８０２は露光装置のフィールドサイズで定義される。マスクデータはサブチップ８０３と呼ばれる評価ブロックの集合体で構成されており、このサブチップのサイズは一般的に同一である。理由は、測定用プログラムにおいて、測定針の配置および移動を同一にすることにより、プログラムの共有や測定針の共用が可能となるからである。つづいて、配線系プロセス評価用のパターンの概要を図１７を用いて説明する。図１７は図１６中の枠Ａで囲まれる部分の拡大図である。配線系プロセス評価用のパターンには、図１７中の符号８２０１〜８２０３に示すようなビアチェーン、エレクトロマイグレーションElectro migration（EM）評価パターン、リーク測定パターンなどがある。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。

次に、このようなマスクを用いた、配線またはビアから構成される２層配線プロセスを説明する。ここで、図１８にマスクを用いた配線の製造プロセスを説明するための断面図を示し、図１９は平面図を示す。

まず、図１８（ａ）および図１９（ａ）に示すように、ＣＶＤ法等によりシリコン基板９１０１上にシリコン酸化膜からなる第１層間絶縁膜９１０２を形成する。その後、第１層間絶縁膜９１０２の上にレジスト９１０３を形成し、このレジスト９１０３をフォトリソグラフィー法により、０．１μｍ以下の評価対象となる微細配線パターンとこれより寸法の大きなパターンが混在する１枚のマスクにてパターニングする。さらに、図１８（ｂ）に示すように、ドライエッチング技術によりレジストパターンを第１層間絶縁膜９１０２に転写した後、レジスト９１０３を除去することにより、所望の位置に配線用溝９１０４を形成する（図１８（ｃ）および図１９（ｂ））。

次に、配線用溝９１０４を含む第１層間絶縁膜９１０２の全面に銅、アルミニウム等の導体膜９１０５を成膜した後（図１８（ｄ）および図１９（ｃ））、ＣＭＰ（化学機械研磨）により導体膜９１０５の表面を平坦化する。この結果、第１層間絶縁膜９１０２の所望の位置に第１配線９１０６がダマシン配線構造で形成される（図１８（ｅ）および図１９（ｄ））。
福田宏，"超解像露光技術の現状と課題"，「応用物理」，第６９巻，第０９号，ｐ．１０６０−１０６６（２０００）

従来の配線形成における１度露光方法では、光強度がテストパターンにより大きく異なるために、露光のマージンが確保できない問題があった。

つまり、従来は図１７の符号８２０１〜８２０３に示される各テストパターンのように、テストパターンが占める領域（マクロデータ領域、あるいはマクロパターンブロックと呼ぶ。）の面積が異なるために、テストパターン毎の最適データ率が異なる問題があった。さらに、このデータ率の違いが大きく露光条件の違いに反映された。したがって、すべてのテストパターンブロックに共通する最適露光のプロセスウインドーが極端に減少する問題が深刻化した。図２０にコントラストのテストブロック毎最適ドーズ値の例を示している。配線長の長い大面積のブロックでは低ドーズ領域が最適である。短い配線の面積が小さいブロックは、上記の大面積のブロックと比較して大きいドーズ量が最適であり、共通のドーズ領域があった。しかしながら、面積の小さい孤立配線では、オーバーラップする露光量は存在しなかった。なお、「ドーズ」とはレジストの露光に必要な単位面積当たりの露光量をいう。

そこで、本発明は、上述した従来の問題点に鑑みてなされたものであって、すべてのテストパターンのブロックを同一の矩形形状に制限した第１のマスクを用いて第１回目露光を行い、第２のマスクにてテストパターン以外のパターンをパターニングする方法をとることで、テストパターン形成における露光のマージンを広く確保することができる配線パターン形成方法および、この方法の実施に用いられるマスクを提供することを目的とする。

上記目的を達成するために本発明は、半導体基板上に、幅０．１μｍ以下の微細配線とこれより大きい寸法のパターンからなるパターン群を少なくとも２枚のマスクを用いて形成する配線パターン形成方法であって、前記パターン群のうちの前記微細配線のデータだけで占めるデータブロックが同一矩形形状で複数配置されるとともに各データブロックの周囲にデータが全く存在しない第１マスクを用いて、第１のリソグラフィーパターニングを実施する段階と、
前記パターン群のうち前記微細配線を除いた前記微細配線より大きい寸法のパターンのデータが配置された第２マスクを用いて、第２のリソグラフィーパターニングを実施する段階とを有することを特徴とする。

上記の配線パターン形成方法では、前記第１マスクとして、前記データブロックの周囲３０μｍ以上の範囲で、データが全く存在しないマスクを用いることによりパターン変動を抑制することができる。

さらに、前記第１マスクとして、前記データブロックの短辺が１０μｍ以下であるマスクや、前記データブロックの短辺に対する長辺の比が５０以上であるマスクを用いることでも、パターン変動を抑制することができる。

上記のような発明では、半導体基板上に、幅０．１μｍ以下の微細配線とこれより大きい寸法のパターンからなるパターン群を形成する際、パターン群のうちの幅０．１μｍ以下の微細配線についてはそのデータだけで占める複数のデータブロックに分割した第１マスクにて第１回目露光を実施し、微細配線より大きい寸法のパターンについては第２マスクにて第２回目露光を実施する。また、微細配線で構成するデータブロックの形状およびこのブロック周囲の領域寸法を所定の条件に規定する。

以上のように、本発明は、微細パターンブロックを分割し、微細パターンのブロックデータ面積を制限し、このブロックデータ領域を一定にすることにより、マクロデータ毎の適正露光を均一化し、これによってリソグラフィープロセスウインドーを確保することができる。

以下、本発明の実施例について図面を参照して説明する。

（実施形態１）
第１の実施形態としてプロセス評価用TEG（Test Element Group）の実施例を説明する。

まず、本出願に関する半導体装置のプロセス評価マスクについて述べる。図１に一般的なプロセス評価用のマスクの全体図を示す。マスクサイズの横幅１０１と縦幅１０２は露光装置のフィールドサイズで定義される。マスクデータはサブチップ１０３と呼ばれる評価ブロックの集合体で構成されており、このサブチップのサイズは同一である。つづいて、配線系プロセス評価用のパターンの概要を図２を用いて説明する。図２は図１のＡ部拡大図である。図２のように配線系プロセス評価用のパターンには、ビアチェーン１２０１、リーク特性測定パターン１２０２、エレクトロマイグレーションElectro migration（EM）評価パターン１２０３がある。

続いて、このようなマスクを用いた、配線またはビアから構成される２層配線プロセスを説明する。ここで、図３および４にマスクを用いた配線の製造プロセスを説明するための断面図を示し、図５および６は平面図を示す。

まず、図３（ａ）および図５（ａ）に示すように、ＣＶＤ法等によりシリコン基板２１０１上にシリコン酸化膜からなる第１層間絶縁膜２１０２を形成する。その後、第１層間絶縁膜２１０２の上にＦ２波長フォトリソグラフィー用レジスト２１０３を形成し、このレジスト２１０３をＦ２波長フォトリソグラフィー法により、幅０．１μｍ以下の微細配線パターンを有するマスク（図７（ａ）の第１マスク）にてパターニングする。さらに、図３（ｂ）および図５（ｂ）に示すようにドライエッチング技術によりレジストパターンを第１層間絶縁膜２１０２に転写した後、レジスト２１０３を除去することにより、所望の位置に幅０．１μｍ以下の第１配線用溝２１０４を形成する（図３（ｃ）および図５（ｃ））。

続いて、配線用溝２１０４を含む第１層間絶縁膜２１０２の上にＡｒＦ波長フォトリソグラフィー用レジスト２１０５を形成し、このレジスト２１０５をＡｒＦ波長のフォトリソグラフィー法により、幅０．１μｍ以上（０．１μｍを含まない。）のパターンを有するマスク（図７（ｂ）の第２マスク）にてパターニングする（図３（ｄ）および図５（ｄ））。さらにドライエッチング技術によりレジストパターンを第１層間絶縁膜２１０２に転写した後、レジスト２１０５を除去することにより、所望の位置に幅０．１μｍ以上（０．１μｍを含まない。）の第２配線用溝２１０６を形成する（図４（ａ）および図６（ａ））。

次に、配線用溝２１０４と配線用溝２１０６を含む第１層間絶縁膜２１０２の全面に銅、アルミニウム等の導体膜２１０７を成膜した後（図４（ｂ）および図６（ｂ））、CMPにより導体膜２１０７の表面を平坦化する。この結果、第１層間絶縁膜２１０２の所望の位置に第１配線２１０８、第２配線２１０９が各々ダマシン配線構造で形成される（図４（ｃ）および図６（ｃ））。

つづいて、図７に本発明に用いるプロセス評価用マスクについて説明する。図７（ａ）は第１配線用マスクにおけるサブチップの平面図である。ガラス基板上に形成されたクロム膜３１００上に、マクロパターンブロック幅３１０１を７μｍとしマクロパターンブロック高さ３１０２を５００μｍとした長方形の領域（マクロデータ領域、あるいはマクロパターンブロックと呼ぶ。）が所定のピッチで形成される。この領域内には、プロセス評価の対象となる０．１μｍ以下の微細配線の束が存在する。

このような寸法のマクロパターンとした理由を図８〜１０を用いて説明する。図８はパターン変動量のマクロパターンブロック幅依存性である。図８のようにマクロパターンブロック幅が１０μｍ以上になると極端にパターン変動量が大きくなる。続いて、図９は、パターン変動量のマクロデータ領域の縦横比依存性である。図９中に描かれた図のように横軸の値（縦横比）が大きくなるほどマクロパターンブロックが細長の長方形となる。このような縦横比が大きいマクロデータ領域ほどパターン変動量は抑制でき、縦横比５０以上において効果的にパターン変動を抑制できることを見出した。

さらに、図１０にマクロパターンブロックの外側に形成した、データ禁止ブロック幅依存性を示す。図１０に示すようにデータ禁止ブロック幅が３０μｍ以上において効果的にパターン変動量を抑制できることが判明した。

以上の知見より、図７に示した第１マスク上の各マクロパターンブロックは横寸法（幅）が７μｍ、縦寸法（高さ）が５００μｍに制限されている。さらに、各マクロパターンブロックの周囲は均等に配線等のデータが全く配置されていない領域とし、隣り合うマクロパターンブロックどうしの間隔３１０３は３０μｍで設定されている。

また、図７（ｂ）に、第２マスクの平面図を示す。この第２マスクは図３〜６を用いて説明したように、第１マスクで、マクロパターンブロックに含まれる０．１μｍ以下の微細配線パターンを形成した後、この微細配線の占めるブロックの周囲に別のパターンを形成するために使用するものである。別のパターンとしては、図４（ｂ）にて説明したＣＭＰの際に銅などの研磨均一性を向上させるダミー配線３１０４と、第１マスクで形成した微細配線と電気的に接続される電気特性評価用のパッド３１０５とが第２マスク上に配置されている。

図１１に共通ドーズ量の最小配線幅依存性を示す。本発明を適用することにより、最小配線幅が９０ｎｍ以下においても共通ドーズ量が確保されている。

以上説明したような本実施形態によれば、マクロパターンブロックの面積を一定にした微細パターンを作ることにより、微細パターン形成におけるリソグラフィーマージンが広く確保できる。さらに、２枚のマスクを用い０．１μｍ以下の微細配パターンとこれより大きな寸法のパターンとの形成工程を分けて行うことにより、エッチング面積が大きくなるほどエッチング速度が低下するローディング効果の抑制ができ、エッチング形状が設計寸法に最適化しやすくなる効果を有する。

（実施形態２）
次に、一般的なＣＰＵロジック回路における実施形態について述べる。製品ではＩＯブロックとＲＡＭ部、ロジック部とＰＬＬの４つのマクロ機能からなる。図１２に概要を示す。

図１２において、ＩＯブロック４１０１は１μｍ以上の配線幅の配線のみで構成されるエリアである。基本的には細い配線のニーズはまったくない。大電流許容量制限が決まるエリアで、配線幅とビアの最大値はこのエリアで決まる。

ＲＡＭブロック４１０２は、一般的に1メガバイト程度を実装している。この領域で使用される配線は、スピードよりも微細化が優先されており、もっとも細い配線のニーズがある。幅広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とＧＮＤ配線が配置されている。

高性能ロジックブロック４１０３はドライブ能力を要求するセルで、電源配線が強化されているブロックである。基本的にはゲートアレーのスタンダードセル構成に近い。配線の構成はＲＡＭと類似しているものの、ＲＡＭよりは電源配線が強化されているのが一般的である。

ＰＬＬブロック４１０４は電源やＧＮＤおよび、容量素子の安定動作が優先されるため、配線密度はゆるいものの、配線幅はＩＯ領域に続いて広いことが一般的である。

上記ＲＡＭブロック４１０２と高性能ロジックブロック４１０３の境界領域における、第１マスクの平面図を図１３に示す。設計単位となるグリッド４２００に沿った設計を実例としている。ブロック内信号配線４２０１が存在し、マクロパターンブロック４２０３とマクロパターンブロック４２０３の間（マクロパターンブロック間４２０４）にはブロック内信号配線４２０１のうちの接続用信号配線４２０２が延在する。つづいて、第２マスクの平面図を図１４に示す。図１３に示した信号配線４２０１、４２０２よりも配線幅が広いダミー配線４３０３、電源配線４３０１およびGND配線４３０２を第２マスクに配置している。上記実施形態１と同一の製造方法を用いて第１配線を形成することにより、図１５に示す製品の第１配線が形成できる。

この実施形態では、配線設計階層構造に準じていることから、データの分離は容易であることを示している。したがって、製品においても第１マスクと第２マスクとに実用的に使い分けることができることを示している。

本発明の適用できる範囲は、製品およびプロセス開発用マスクにおいても実用的であることを示している。このように、効果的に微細配線と配線幅の広い配線を使い分けることにより、製品歩留まりが向上できるばかりでなく、安定したプロセスを構築できる効果を有する。

本発明の実施形態１によるプロセス評価用のマスク全体を示す平面図である。図１のＡ部拡大図である。本発明の実施形態１による半導体装置製造プロセスを説明するための断面模式図である。図３の工程以降を示す断面模式図である。本発明の実施形態１による半導体装置製造プロセスを説明するための平面図である。図５の工程以降を示す平面図である。本発明の実施形態１の半導体装置製造プロセスに用いた第１マスクおよび第２マスクを示す平面図である。パターン変動量のマクロパターンブロック幅依存性を示すグラフである。パターン変動量のマクロデータ領域縦横比依存性を示すグラフである。パターン変動量のデータ禁止領域ブロック幅依存性を示すグラフである。共通ドーズ量の最小配線幅依存性を示すグラフである。本発明の実施形態２として製品の概要を示す図である。本発明の実施形態２の半導体装置製造プロセスに用いた第１マスクの配線パターンを示す平面図である。本発明の実施形態２の半導体装置製造プロセスに用いた第２マスクの配線パターンを示す平面図である。図１３および図１４の２枚のマスクを用いて形成した製品の配線パターンを示す平面図である。従来のマスクを示す平面図である。図１６のＡ部拡大図である。従来の半導体装置製造プロセスを説明するための断面模式図である。従来の半導体装置製造プロセスを説明するための平面図である。コントラストのテストブロック毎最適ドーズ値の例を示す図である。

符号の説明

１０１マスクサイズ横幅
１０２マスクサイズ縦幅
１０３サブチップ
１２０１ビアチェーン
１２０２リーク特性測定パターン
１２０３ＥＭ評価パターン
２１０１シリコン基板
２１０２第１層間絶縁膜
２１０３Ｆ２波長フォトリソグラフィー用レジスト
２１０４０．１μｍ以下の第１配線用溝
２１０５ＡｒＦ波長フォトリソグラフィー用レジスト
２１０６０．１μｍより大きい第２配線用溝
２１０７導体膜
２１０８０．１μｍ以下の第１配線
２１０９０．１μｍより大きい第２配線
３１００クロム膜
３１０１マクロパターンブロック幅
３１０２マクロパターンブロック高さ
３１０３マクロパターンブロックの間隔
３１０４ダミー配線
３１０５パッド
４１０１ＩＯブロック
４１０２ＲＡＭブロック
４１０３ロジックブロック
４１０４ＰＬＬブロック
４２０１ブロック内信号線
４２０２ブロック間信号線
４２０３マクロパターンブロック
４２０４マクロパターンブロック間
４３０１電源線
４３０２ＧＮＤ線
４３０３ダミー配線

Claims

半導体基板上に、幅０．１μｍ以下の微細配線とこれより大きい寸法のパターンからなるパターン群を少なくとも２枚のマスクを用いて形成する配線パターン形成方法であって、
前記パターン群のうちの前記微細配線のデータだけで占めるデータブロックが同一矩形形状で複数配置されるとともに各データブロックの周囲にデータが全く存在しない第１マスクを用いて、第１のリソグラフィーパターニングを実施する段階と、
前記パターン群のうち前記微細配線を除いた前記微細配線より大きい寸法のパターンのデータが配置された第２マスクを用いて、第２のリソグラフィーパターニングを実施する段階とを有する配線パターン形成方法。
前記第１マスクとして、前記データブロックの周囲３０μｍ以上の範囲で、データが全く存在しないマスクを用いた、請求項１に記載の配線パターン形成方法。
前記第１マスクとして、前記データブロックの短辺が１０μｍ以下であるマスクを用いた、請求項１または２に記載の配線パターン形成方法。
前記第１マスクとして、前記データブロックの短辺に対する長辺の比が５０以上であるマスクを用いた、請求項１から３のいずれかに記載の配線パターン形成方法。
前記第１マスクの前記微細配線のデータは信号線であり、前記第２マスクの前記パターンデータは電源線もしくは接地線もしくはダミー配線である、請求項１から４のいずれかに記載の配線パターン形成方法。
半導体基板上に、幅０．１μｍ以下の微細配線とこれより大きい寸法のパターンからなるパターン群を少なくとも２回の露光で形成する際に用いられる第１回目露光用のマスクであって、
前記パターン群のうちの前記微細配線のデータだけで占めるデータブロックが同一矩形形状で複数配置されるとともに各データブロックの周囲にデータが全く存在しないマスク。
前記データブロックの周囲３０μｍ以上の範囲で、データが全く存在しない、請求項６に記載のマスク。
前記データブロックの短辺が１０μｍ以下である、請求項６または７に記載のマスク。
前記データブロックの短辺に対する長辺の比が５０以上である、請求項６から８のいずれかに記載のマスク。