JP2007294499A

JP2007294499A - 半導体装置

Info

Publication number: JP2007294499A
Application number: JP2006117461A
Authority: JP
Inventors: Yoshihisa Matsubara; 義久松原
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-04-21
Filing date: 2006-04-21
Publication date: 2007-11-08
Also published as: US20070249162A1; US7692306B2

Abstract

【課題】従来技術においては、半導体装置の製造プロセス中のリソグラフィ工程において、データ率の大きい領域が露光量の変動を発生させ、それによりプロセスウインドーが狭くなるという問題があった。
【解決手段】半導体装置１は、基板の基板面内の第１の方向（図中左右方向）に延在する配線１０３ａ（第１の配線）と、配線１０３ａに沿って延在し、平面視で配線１０３ａと離間している配線１０３ｂ（第２の配線）と、上記基板の基板面内の方向のうち上記第１の方向に垂直な方向である第２の方向（図中上下方向）に延在し、配線１０３ａと配線１０３ｂとを電気的に接続するスリットビア１０６（スリット状のビアプラグ）と、を備えている。
【選択図】図１

Description

本発明は、半導体装置に関する。

一般的な半導体装置のプロセス評価用テストパターンについて述べる。図８に一般的なプロセス評価用テストチップレイアウト全体図を示す。テストチップサイズの横幅ｄ１、縦幅ｄ２の最大値は、リソグラフィ装置のフィールドサイズで定義されていることが一般的である。評価パターンは、サブチップ８０３と呼ばれる評価ブロックの集合体で構成されている。このサブチップ８０３のサイズは、テストブロック内部では、一律となっている。理由は、測定用プログラムにおいて、測定針の配置および移動量を一定にすることにより、プログラムの共有や測定針の共用ができるからである。

続いて、図９を参照しつつ、配線系プロセス評価用のパターンの概要を説明する。配線系プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーション（ＥＭ：Electro Migration）評価パターン、リーク測定パターン等が搭載されている。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。このようなプロセス評価に必要な評価ブロックをＴＥＧ領域９０１と呼び、電気測定用針が接触させる電極を電極パッド９０２と呼び、これらのＴＥＧ領域９０１と電極パッド９０２とをつなぐ配線を引出し配線９０３と呼ぶ。

図１０にＴＥＧ領域と電極パッドとの接続領域の拡大図を示す。同図は、ビアチェーンパターンＴＥＧ領域１００１と、同領域１００１を電極パッドに電気的に接続する引出し配線１００２とを含む平面図である。ビアチェーンパターンＴＥＧ領域１００１に接続されている引出し配線１００２の一部は、同領域１００１中の配線よりも広い配線幅で形成されている。

ビアチェーンパターンＴＥＧ領域１００１においては、Ｍ１配線１００３とＭ２配線１００４とが交互に配置され、これらの配線がビア１００５によって互いに接続されている。ここで、Ｍ１配線１００３およびＭ２配線１００４の配線幅ｄ３は、共に７０ｎｍであり、当該半導体装置における最小配線幅に等しい。

図１０においては、折返しＭ１配線１００６が設けられている。ここで、繰り返しデータの最小配線ピッチを１辺の長さとする正方形状の４つのグリッドからなる領域１００８の面積である最小規格化面積（１４０ｎｍ×１４０ｎｍ）に対して、折り返し領域は７５％の配線データ率を有している。この折り返し領域は、上記４つのグリッドのうち３つのグリッドにデータを有しているからである。

続いて、一般的な多層配線を形成するプロセスについて２層配線を例にとって形成プロセスを説明する。図１１〜図１４は、同プロセスを示す断面図である。これらの図は、図１０中の破線Ｌ１に沿った断面を示している。まず、ＣＶＤ法等により、基板１１０１上にシリコン酸化膜等からなる層間絶縁膜１１０２を形成する（図１１（ａ））。基板１１０１にはトランジスタ等の素子（図示せず）が形成されている。次に、層間絶縁膜１１０２上にレジスト１１０３を形成し、そのレジスト１１０３をフォトリソグラフィ法によりパターニングする。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜１１０２に転写することにより、所望の位置に配線用溝１１０４を形成する（図１１（ｂ））。その後、残ったレジスト１１０３を除去する（図１１（ｃ））。

次に、層間絶縁膜１１０２上にレジスト１２０１を形成し、そのレジスト１２０１をフォトリソグラフィ法によりパターニングする（図１２（ａ））。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜１１０２に転写することにより、所望の位置に配線用溝１２０２を形成する。その後、残ったレジスト１２０１を除去する（図１２（ｂ））。続いて、層間絶縁膜１１０２の全面に、Ｃｕ膜またはＡｌ膜等の導体膜１２０３を成膜する（図１２（ｃ））。その後、ＣＭＰにより、層間絶縁膜１１０２が露出するまで導体膜１２０３を研磨する。この結果、層間絶縁膜１１０２の所望の位置に、ダマシン構造の配線１２０４が形成される（図１２（ｄ））。

次に、配線１２０４が形成された層間絶縁膜１１０２上に、ＳｉＣ膜等からなる拡散防止膜１３０１を形成した後、その上にシリコン酸化膜等からなる層間絶縁膜１３０２を形成する（図１３（ａ））。続いて、層間絶縁膜１３０２上にレジスト１３０３を形成し、そのレジスト１３０３をフォトリソグラフィ法によりパターニングする（図１３（ｂ））。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜１３０２に転写することにより、所望の位置に配線用溝１３０４を形成する。その後、残ったレジスト１３０３を除去する。続いて、層間絶縁膜１３０２の全面に、Ｃｕ膜またはＡｌ膜等の導体膜１３０５を成膜する（図１３（ｃ））。その後、ＣＭＰにより、層間絶縁膜１３０２が露出するまで導体膜１３０５を研磨する。この結果、層間絶縁膜１３０２の所望の位置に、ビア１３０６が形成される（図１３（ｄ））。

次に、ビア１３０６が形成された層間絶縁膜１３０２上に、ＳｉＣ膜等からなる拡散防止膜１４０１を形成した後、その上にシリコン酸化膜等からなる層間絶縁膜１４０２を形成する（図１４（ａ））。続いて、層間絶縁膜１４０２上にレジストを形成し、そのレジストをフォトリソグラフィ法によりパターニングする。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜１４０２に転写することにより、所望の位置に配線用溝１４０３を形成する。その後、残ったレジストを除去する（図１４（ｂ））。続いて、層間絶縁膜１４０２の全面に、Ｃｕ膜またはＡｌ膜等の導体膜を成膜する。その後、ＣＭＰにより、層間絶縁膜１４０２が露出するまで導体膜を研磨する。この結果、層間絶縁膜１４０２の所望の位置に、ダマシン構造の配線１４０４が形成される（図１４（ｃ））。

ある孤立したブロックから電気的に密集した電気的なブロックへの接続配線の構造は、プロセス評価用のＴＥＧの引出し配線に限らず、製品においても類似した構造が使われる。したがって、かかる製品の従来例について述べる。

図１５は、一般的なロジック製品の概要を示す平面図である。この図を参照しつつ、一般的なＣＰＵロジック回路における従来の形態について述べる。この製品は、Ｉ／Ｏブロック１５０１、ＲＡＭブロック１５０２、ロジックブロック１５０３およびＰＬＬブロック１５０４という４つのマクロ機能を有している。

Ｉ／Ｏブロック１５０１は、１μｍ以上の配線幅の配線のみで構成されるエリアである。このエリアにおいては、基本的に、細い配線のニーズはない。また、このエリアは大電流許容量制限を決めるエリアであり、配線幅とビアの最大値はこのエリアで決まる。Ｉ／Ｏブロックの回路ブロック間を接続する配線は、パッド電極につながる配線（入力配線）および内部回路につながる配線（出力配線）の２つの配線で構成されている。

ＲＡＭブロック１５０２は、一般的に１メガバイト程度のメモリを実装している。このエリアの配線は、スピードよりも微細化が優先されている。そのため、このエリアは、細い配線のニーズが最も高いエリアである。このエリアにおいては、広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とＧＮＤ配線とが配置されている。

ロジックブロック１５０３は、ドライブ能力が要求されるセルであり、電源配線が強化されているブロックである。このエリアの構成は、基本的に、ゲートアレイのスタンダードセルの構成に近い。配線の構成はＲＡＭと類似しているものの、ＲＡＭよりは電源配線が強化されているのが一般的である。ＰＬＬとは異なり、マクロ回路同士の接続は、複数存在しているのが一般的である。

ＰＬＬブロック１５０４においては、電源、ＧＮＤおよび容量素子の安定動作が優先されるため、配線密度は緩いものの、配線幅はＩ／Ｏ領域に次いで広いことが一般的である。ＰＬＬは、外部発信機からの信号入力を増幅（例えば４倍または５倍に増幅）して、各マクロにクロックツリーを構成している。このクロック入力部分およびクロック出力部分がマクロ回路からの引出し配線となっている。ＰＬＬには、基本的に２つの入出力配線しか存在しない。

図１６を参照しつつ、この一般的な配線配置構造における２つのロジック部マクロ回路のブロック接続構造を説明する。同図において、第１ロジック領域１６０１および第２ロジック領域１６０２の２つのマクロ回路の間の領域が領域１６０３である。マクロ内部には、電源メッシュ１６０４とＧＮＤメッシュ１６０５とが配置されている。マクロ内の電源メッシュ１６０４とＧＮＤメッシュ１６０５との間には、回路構成因子となる結線および信号配線１６０６が配置されている。さらに、これらのマクロ同士をつなぐ信号配線が引き出されている。この信号配線の接続領域が領域１６０７である。マクロ同士は、同一配線層で接続されることもあれば、別々の配線層で接続されることもある。

さらに、マクロの拡大図が図１７である。同図は、ロジック部１７０１およびマクロ連結領域１７０２を示している。配線１７０３の一部は、マクロ連結領域１７０２内において、マクロ内部の配線よりも広い配線幅を有している。配線１７０３は、マクロ内部では、ビア１７０７を介して、Ｍ２配線１７０８に接続されている。電源配線１７０４とＧＮＤ配線１７０５とは、交互に配置されている。信号配線１７０６は、電源配線１７０４とＧＮＤ配線１７０５との間に配置されるのが一般的である。また、信号配線１７０６は、Ｘ方向（図中左右方向）およびＹ方向（図中上下方向）の双方に平行に配置されることが一般的である。

なお、本発明に関連する先行技術文献としては、特許文献１が挙げられる。
特開２００４−２２８１１１号公報

しかしながら、従来技術においては、半導体装置の製造プロセス中のリソグラフィ工程において、データ率の大きい領域が露光量の変動を発生させ、それによりプロセスウインドーが狭くなるという問題があった。プロセスウインドーが狭くなると、例えば、マクロ接続端部が切れて、ショートが起こることがある。

リソグラフィにおける最適露光量は、データ率の増加に伴い減少する。これは、フレア現象、すなわちレンズ光の乱反射によってパターン像にボケが生じるという現象に起因するものである。この現象の特徴は、データ率に依存してパターン形状が変化することである。したがって、この現象を抑制するには、使用する配線データ率の幅に制限を設ける必要がある。

本発明による半導体装置は、基板上に設けられた配線層を有する半導体装置であって、上記配線層内に設けられ、上記基板の基板面内の第１の方向に延在する第１の配線と、上記配線層内に設けられ、上記第１の配線に沿って延在し、平面視で上記第１の配線と離間している第２の配線と、上記配線層内に設けられ、上記基板の基板面内の方向のうち上記第１の方向に垂直な方向である第２の方向に延在し、上記第１の配線と上記第２の配線とを電気的に接続するスリット状のビアプラグと、を備えることを特徴とする。

この半導体装置においては、第１の配線と第２の配線との間の電気的接続を、それらの延在方向に垂直な方向に延びるスリット状のビアプラグにより行っている。これにより、配線の折り返し領域で発生する配線データ率を小さく抑えることができる。

本発明によれば、配線の折り返し領域で発生する配線データ率を小さく抑えることが可能な半導体装置が実現される。

以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

図１は、本発明による半導体装置の一実施形態を示す平面図である。半導体装置１は、基板の基板面内の第１の方向（図中左右方向）に延在する配線１０３ａ（第１の配線）と、配線１０３ａに沿って延在し、平面視で配線１０３ａと離間している配線１０３ｂ（第２の配線）と、上記基板の基板面内の方向のうち上記第１の方向に垂直な方向である第２の方向（図中上下方向）に延在し、配線１０３ａと配線１０３ｂとを電気的に接続するスリットビア１０６（スリット状のビアプラグ）と、を備えている。配線１０３ａ、配線１０３ｂおよびスリットビア１０６は、基板上に設けられた配線層内に形成されている。上記第２の方向は、例えば、半導体装置１の電源メッシュまたはＧＮＤメッシュの延在方向に垂直な方向である。なお、同図において、基板および配線層は図示されていない。また、基板は、半導体基板であってもよいし、半導体基板以外の基板であってもよい。

配線１０３ａおよび配線１０３ｂは、共にＭ１配線１０３の一部である。したがって、これらの配線１０３ａおよび配線１０３ｂは、配線層内の同一の層に設けられている。また、配線１０３ａおよび配線１０３ｂの配線幅ｄ４は、半導体装置１における最小配線幅（例えば７０ｎｍ）である。この最小配線幅は、０．１μｍ以下であることが好ましい。Ｍ１配線１０３には、ビア１０５を介してＭ２配線１０４が接続されている。本実施形態においてはＭ２配線１０４の配線幅も、上記最小配線幅に等しい。

半導体装置１には、ビアチェーン評価用のＴＥＧ領域１０１と、ＴＥＧ領域１０１を電極パッドに電気的に接続する引出し配線１０２とが設けられている。ＴＥＧ領域１０１においては、Ｍ１配線１０３とＭ２配線１０４とが交互に配置され、これらの配線がビア１０５によって互いに接続されている。孤立配線部の配線幅ｄ５は、例えば０．３μｍである。マクロ領域に相当するＴＥＧ領域１０１における最小ピッチは、例えば１４０ｎｍである。配線の折り返し領域に設けられたスリットビア１０６の幅および長さは、例えば、それぞれ７０ｎｍおよび２１０ｎｍである。スリットビア１０６の長さ方向（延在方向）は、上述のとおり、Ｍ１配線１０３およびＭ２配線１０４の長さ方向に垂直な方向に設定されている。これにより、データ密度の低減を図っている。

スリットビア１０６と最近接のビア１０５との間の間隔ｄ６は、１４０ｎｍ以上であることが好ましい。そうすることにより、ビア層におけるスリットビア１０６のパターニングとビア１０５のパターニングとを容易に両立させることができる。

Ｘ方向（図中の左右方向）のデータ層は、Ｍ１層に割り当てられている。一方、Ｘ方向に直行するＹ方向（図中の上下方向）のデータ層は、ビア層に割り当てられている。配線データには、使用頻度の高い方向が存在する。このようなデータ層の基本的な分離により、データ密度の低減が達成される。その結果、繰り返しデータの最小配線ピッチを１辺の長さとする正方形状の４つのグリッドからなる領域１１０の面積である最小規格化面積（上記最小配線ピッチが７０ｎｍの場合であれば、１４０ｎｍ×１４０ｎｍ）に対して、折り返し領域は５０％の配線データ率を有している。したがって、図１０で説明した従来技術（配線データ率は７５％）に対して、配線データ率が低減されている。

このように、配線１０３ａと配線１０３ｂとの間の電気的接続を、それらの延在方向に垂直な方向に延びるスリットビア１０６によって行うことにより、配線の折り返し領域で発生する配線データ率を小さく抑えることができる。さらに、かかる手法は、配線データを配線方向で分割することから、個々の配線データ率の算出をせずに効率的にデータ分割できるというメリットを有する。

図７は、本発明の効果を確認した実験結果を示すグラフである。グラフ中の印Ｍ１〜Ｍ４は従来技術に係るデータを示し、印Ｍ５、Ｍ６は本実施形態に係るデータを示している。従来技術についての印Ｍ１、Ｍ２、Ｍ３およびＭ４は、最小配線幅がそれぞれ０．２μｍ、０．１６μｍ、０．１μｍおよび０．１μｍである場合に相当する。これらのうち印Ｍ１、Ｍ２およびＭ３が接続良品に相当し、印Ｍ４が接続不良品に相当する。また、本実施形態についての印Ｍ５およびＭ６は、共に最小配線幅が０．１μｍの場合に相当する。これらのうち印Ｍ５が接続良品に相当し、印Ｍ６が接続不良品に相当する。

このグラフからわかるように、本実施形態においては、配線の折り返し領域におけるデータ率を低減できるため、配線太り問題が解消され、それにより、従来技術で発生していた問題、すなわちデータ率が高いことに起因したフレアによる不良発生の問題が抑制されている。

図２〜図５を参照しつつ、半導体装置１の製造方法の一例を説明する。これらの図は、図１中の破線Ｌ２に沿った断面を示している。まず、ＣＶＤ法等により、シリコン基板２０１上にシリコン酸化膜等からなる層間絶縁膜２０２を形成する（図２（ａ））。次に、層間絶縁膜２０２上にレジスト２０３を形成し、そのレジスト２０３をフォトリソグラフィ法によりパターニングする。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜２０２に転写することにより、所望の位置に配線用溝２０４を形成する（図２（ｂ））。その後、残ったレジスト２０３を除去する（図２（ｃ））。

次に、層間絶縁膜２０２上にレジスト３０１を形成し、そのレジスト３０１をフォトリソグラフィ法によりパターニングする（図３（ａ））。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜２０２に転写することにより、所望の位置に配線用溝３０２を形成する。その後、残ったレジスト３０１を除去する（図３（ｂ））。続いて、層間絶縁膜２０２の全面に、Ｃｕ膜またはＡｌ膜等の導体膜３０３を成膜する（図３（ｃ））。その後、ＣＭＰにより、層間絶縁膜２０２が露出するまで導体膜３０３を研磨する。この結果、層間絶縁膜２０２の所望の位置に、ダマシン構造の配線３０４が形成される（図３（ｄ））。

次に、配線３０４が形成された層間絶縁膜２０２上に、ＳｉＣ膜等からなる拡散防止膜４０１を形成した後、その上にシリコン酸化膜等からなる層間絶縁膜４０２を形成する（図４（ａ））。続いて、層間絶縁膜４０２上にレジスト４０３を形成し、そのレジスト４０３をフォトリソグラフィ法によりパターニングする（図４（ｂ））。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜４０２に転写することにより、所望の位置に配線用溝４０４を形成する。その後、残ったレジスト４０３を除去する。続いて、層間絶縁膜４０２の全面に、Ｃｕ膜またはＡｌ膜等の導体膜４０５を成膜する（図４（ｃ））。その後、ＣＭＰにより、層間絶縁膜４０２が露出するまで導体膜４０５を研磨する。この結果、層間絶縁膜４０２の所望の位置に、ビア４０６が形成される（図４（ｄ））。

次に、ビア４０６が形成された層間絶縁膜４０２上に、ＳｉＣ膜等からなる拡散防止膜５０１を形成した後、その上にシリコン酸化膜等からなる層間絶縁膜５０２を形成する（図５（ａ））。続いて、層間絶縁膜５０２上にレジストを形成し、そのレジストをフォトリソグラフィ法によりパターニングする。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜５０２に転写することにより、所望の位置に配線用溝５０３を形成する。その後、残ったレジストを除去する（図５（ｂ））。続いて、層間絶縁膜５０２の全面に、Ｃｕ膜またはＡｌ膜等の導体膜を成膜する。その後、ＣＭＰにより、層間絶縁膜５０２が露出するまで導体膜を研磨する。この結果、層間絶縁膜５０２の所望の位置に、ダマシン構造の配線５０４が形成される（図５（ｃ））。

本発明は、例えば、図１５に示したような一般的なロジック回路に適用することができる。ここでは、図６を参照しつつ、２つのロジック部マクロ回路のブロック接続構造を説明する。同図は、ロジック部６０１およびマクロ連結領域６０２を示している。配線６０３の一部は、マクロ連結領域６０２内において、マクロ内部の配線よりも広い配線幅を有している。配線６０３は、マクロ内部では、ビア６０７を介して、Ｍ２配線６０８に接続されている。電源配線６０４とＧＮＤ配線６０５とは、交互に配置されている。信号配線６０６は、電源配線６０４とＧＮＤ配線６０５との間に配置されるのが一般的である。また、Ｙ方向の信号配線は、ビア６０７で形成されている。

以上説明したように、本発明は、プロセス評価用ＴＥＧに限らず、一般的なロジック製品にも適用することができる。

本発明による半導体装置の一実施形態を示す平面図である。（ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。（ａ）〜（ｄ）は、図１の半導体装置の製造方法の一例を示す工程図である。（ａ）〜（ｄ）は、図１の半導体装置の製造方法の一例を示す工程図である。（ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。本発明を一般的なロジック回路に適用した場合の例を説明するための平面図である。本発明の効果を確認した実験結果を示すグラフであり、縦軸は５０ｋ個の直列ビアチェーンの不良発生頻度を表し、横軸はビア端部からの追加された配線データの長さ（Extension長さ）を表す。一般的なプロセス評価用テストチップのレイアウトを示す平面図である。配線系プロセス評価用のパターンの概要を説明するための平面図である。ＴＥＧ領域と電極パッドとの接続領域を示す平面図である。（ａ）〜（ｃ）は、一般的な２層配線を形成するためのプロセスを説明するための断面図である。（ａ）〜（ｄ）は、一般的な２層配線を形成するためのプロセスを説明するための断面図である。（ａ）〜（ｄ）は、一般的な２層配線を形成するためのプロセスを説明するための断面図である。（ａ）〜（ｃ）は、一般的な２層配線を形成するためのプロセスを説明するための断面図である。一般的なロジック製品の概要を示す平面図である。一般的な配線配置構造における２つのロジック部マクロ回路のブロック接続構造を説明するための平面図である。ロジック部およびマクロ連結領域を示す平面図である。

符号の説明

１半導体装置
１０１ビアチェーン評価用のＴＥＧ領域
１０２引出し配線
１０３ａ第１の配線
１０３ｂ第２の配線
１０３Ｍ１配線
１０４Ｍ２配線
１０５ビア
１０６スリットビア
２０１シリコン基板
２０２層間絶縁膜
２０３レジスト
２０４配線用溝
３０１レジスト
３０２配線用溝
３０３導体膜
３０４配線
４０１拡散防止膜
４０２層間絶縁膜
４０３レジスト
４０４配線用溝
４０５導体膜
４０６ビア
５０１拡散防止膜
５０２層間絶縁膜
５０３配線用溝
５０４配線
６０１ロジック部
６０２マクロ連結領域
６０３配線
６０４電源配線
６０５ＧＮＤ配線
６０６信号配線
６０７ビア
６０８Ｍ２配線
ｄ１テストチップサイズの横幅
ｄ２テストチップサイズの縦幅
８０３サブチップサイズ
９０１ TEG領域
９０２電極パッド
９０３引出し配線
１００１ TEG領域
１００２引き出し配線
１００３ M1配線
１００４ M2配線
１００５ビア
１００６折り返しM1配線
１００８最小配線ピッチを１辺の長さとする４つのグリッド領域
１１０１シリコン基板
１１０２層間絶縁膜
１１０３レジスト
１１０４配線用溝
１２０１レジスト
１２０２配線用溝
１２０３導体膜
１２０４配線
１３０１拡散防止膜
１３０２層間絶縁膜
１３０３レジスト
１３０４ビア穴
１３０５導体膜
１３０６ビア
１４０１拡散防止膜
１４０２層間絶縁膜
１４０３配線用溝
１４０４配線
１５０１ I/O部
１５０２メモリ領域
１５０３ロジック部
１５０４ PLL
１６０１第１ロジック部
１６０２第２ロジック部
１６０３マクロ間領域
１６０４電源メッシュ
１６０５ＧＮＤメッシュ
１６０６信号配線
１６０７信号配線接続領域
１７０１ロジック部
１７０２マクロ連結領域
１７０３配線
１７０４電源配線
１７０５ＧＮＤ配線
１７０６信号配線
１７０７ビア
１７０８Ｍ２配線

Claims

基板上に設けられた配線層を有する半導体装置であって、
前記配線層内に設けられ、前記基板の基板面内の第１の方向に延在する第１の配線と、
前記配線層内に設けられ、前記第１の配線に沿って延在し、平面視で前記第１の配線と離間している第２の配線と、
前記配線層内に設けられ、前記基板の基板面内の方向のうち前記第１の方向に垂直な方向である第２の方向に延在し、前記第１の配線と前記第２の配線とを電気的に接続するスリット状のビアプラグと、
を備えることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第１および第２の配線は、前記配線層内の同一の層に設けられている半導体装置。
請求項１または２に記載の半導体装置において、
前記第１および第２の配線の配線幅は、当該半導体装置における最小配線幅である半導体装置。
請求項３に記載の半導体装置において、
前記最小配線幅は、０．１μｍ以下である半導体装置。
請求項１乃至４いずれかに記載の半導体装置において、
前記第２の方向は、当該半導体装置の電源メッシュまたはＧＮＤメッシュの延在方向に垂直な方向である半導体装置。