JP2007294500A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】従来技術においては、孤立部分の配線の配線幅を太くせざるを得なかった。
【解決手段】半導体装置１は、基板の基板面内の第１の方向（図中左右方向）に延在し、当該半導体装置１における最小配線ピッチで配列された複数の配線からなる配線群（ＴＥＧ領域１０１）と、上記基板の基板面内の方向のうち上記第１の方向に垂直な方向である第２の方向（図中上下方向）に延在し、上記配線群の中の１つの配線１０３ａ（第１の配線）と、もう１つの配線１０３ｂ（第２の配線）とを電気的に接続する配線１０６（第３の配線）と、を備えている。配線群および配線１０６は、基板上に設けられた配線層内に形成されている。特に、配線１０３ａ、配線１０３ｂおよび配線１０６は、上記配線層内の同一の層に設けられている。また、配線１０６は、配線群の端部を避けて配置されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

一般的な半導体装置のプロセス評価用テストパターンについて述べる。図６に一般的なプロセス評価用テストチップレイアウト全体図を示す。テストチップサイズの横幅ｄ１、縦幅ｄ２の最大値は、リソグラフィ装置のフィールドサイズで定義されていることが一般的である。評価パターンは、サブチップ６０３と呼ばれる評価ブロックの集合体で構成されている。このサブチップ６０３のサイズは、テストブロック内部では、一律となっている。理由は、測定用プログラムにおいて、測定針の配置および移動量を一定にすることにより、プログラムの共有や測定針の共用ができるからである。

続いて、図７を参照しつつ、配線系プロセス評価用のパターンの概要を説明する。配線系プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーション（ＥＭ：Electro Migration）評価パターン、リーク測定パターン等が搭載されている。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。このようなプロセス評価に必要な評価ブロックをＴＥＧ領域７０１と呼び、電気測定用針が接触させる電極を電極パッド７０２と呼び、これらのＴＥＧ領域７０１と電極パッド７０２とをつなぐ配線を引出し配線７０３と呼ぶ。

図８は、ビアチェーンパターンＴＥＧ領域８０１と、同領域８０１を電極パッドに電気的に接続する引出し配線８０２とを含む平面図である。ビアチェーンパターンＴＥＧ領域８０１においては、Ｍ１配線８０３とＭ２配線８０４とが交互に配置され、これらの配線がビア８０５によって互いに接続されている。ここで、Ｍ１配線８０３およびＭ２配線８０４の配線幅ｄ３は、共に７０ｎｍであり、当該半導体装置における最小配線幅に等しい。孤立配線部の配線幅ｄ４は、上記配線幅ｄ３よりも広く、０．１７μｍ程度である。

続いて、一般的な配線を形成するためのプロセスを説明する。図９（ａ）〜図９（ｅ）は、同プロセスを示す断面図である。まず、ＣＶＤ法等により、基板９０１上にシリコン酸化膜等からなる層間絶縁膜９０２を形成する（図９（ａ））。基板９０１にはトランジスタ等の素子（図示せず）が形成されている。次に、層間絶縁膜９０２上にレジスト９０３を形成し、そのレジスト９０３をフォトリソグラフィ法によりパターニングする。さらに、ドライエッチング技術によりレジストパターンを層間絶縁膜９０２に転写する（図９（ｂ））。これにより、所望の位置に配線用溝９０４が形成される。その後、残ったレジスト９０３を除去する（図９（ｃ））。

次に、層間絶縁膜９０２の全面に、Ｃｕ膜またはＡｌ膜等の導体膜９０５を成膜する（図９（ｄ））。その後、ＣＭＰにより、層間絶縁膜９０２が露出するまで導体膜９０５を研磨する。この結果、層間絶縁膜９０２の所望の位置に、ダマシン構造の配線９０６が形成される（図９（ｅ））。

ある孤立したブロックから電気的に密集した電気的なブロックへの接続配線の構造は、プロセス評価用のＴＥＧの引出し配線に限らず、製品においても類似した構造が使われる。したがって、かかる製品の従来例について述べる。

図１０は、一般的なロジック製品の概要を示す平面図である。この図を参照しつつ、一般的なＣＰＵロジック回路における従来の形態について述べる。この製品は、Ｉ／Ｏブロック１００１、ＲＡＭブロック１００２、ロジックブロック１００３およびＰＬＬブロック１００４という４つのマクロ機能を有している。

Ｉ／Ｏブロック１００１は、１μｍ以上の配線幅の配線のみで構成されるエリアである。このエリアにおいては、基本的に、細い配線のニーズはない。また、このエリアは大電流許容量制限を決めるエリアであり、配線幅とビアの最大値はこのエリアで決まる。Ｉ／Ｏブロックの回路ブロック間を接続する配線は、パッド電極につながる配線（入力配線）および内部回路につながる配線（出力配線）の２つの配線で構成されている。

ＲＡＭブロック１００２は、一般的に１メガバイト程度のメモリを実装している。このエリアの配線は、スピードよりも微細化が優先されている。そのため、このエリアは、細い配線のニーズが最も高いエリアである。このエリアにおいては、広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とＧＮＤ配線とが配置されている。

ロジックブロック１００３は、ドライブ能力が要求されるセルであり、電源配線が強化されているブロックである。このエリアの構成は、基本的に、ゲートアレイのスタンダードセルの構成に近い。配線の構成はＲＡＭと類似しているものの、ＲＡＭよりは電源配線が強化されているのが一般的である。ＰＬＬとは異なり、マクロ回路同士の接続は、複数存在しているのが一般的である。

ＰＬＬブロック１００４においては、電源、ＧＮＤおよび容量素子の安定動作が優先されるため、配線密度は緩いものの、配線幅はＩ／Ｏ領域に次いで広いことが一般的である。ＰＬＬは、外部発信機からの信号入力を増幅（例えば４倍または５倍に増幅）して、各マクロにクロックツリーを構成している。

図１１を参照しつつ、この一般的な配線配置構造における２つのロジック部マクロ回路のブロック構造を説明する。同図において、第１ロジック領域１１０１および第２ロジック領域１１０２の２つのマクロ回路の間の領域が領域１１０３である。マクロ内部には、電源メッシュ１１０４とＧＮＤメッシュ１１０５とが配置されている。マクロ内の電源メッシュ１１０４とＧＮＤメッシュ１１０５との間には、回路構成因子となる結線および信号配線１１０６が配置されている。さらに、これらのマクロ同士をつなぐ信号配線が引き出されている。

図１２を参照しつつ、マクロ内の構造について詳細を説明する。同図は、ロジック領域１２０１およびマクロ回路間領域１２０２を示している。マクロ内部には、電源メッシュ１２０４とＧＮＤメッシュ１２０５とが配置されている。マクロ内の電源メッシュ１２０４とＧＮＤメッシュ１２０５との間には、回路構成因子となる結線および信号配線１２０６が配置されている。隣接する配線がない部分の信号配線１２０６の幅ｄ５は、他の部分の幅より太いことが一般的である。マクロ接続配線における孤立部１２０３の配線幅は、上記配線幅ｄ５よりも太くされている。

なお、本発明に関連する先行技術文献としては、特許文献１が挙げられる。同文献には、配線と、その配線の端部に接続されたビアプラグとを有する半導体装置が開示されている。同半導体装置においては、配線とビアプラグとの間の接触不良等を防ぐことを目的として、配線の上記端部にカバレッジ配線が接続されている。
特開２００１−８５６１４号公報

しかしながら、従来技術においては、孤立部分の配線の配線幅を太くせざるを得なかった。この理由を、図１３のグラフを参照しつつ説明する。図１３においては、７０ｎｍの密集配線（印Ｍ１）と７０ｎｍターゲットの孤立配線（印Ｍ２）とを比較している。設計値７０ｎｍに対して±５ｎｍを許容範囲（図中矢印Ａ１で示した範囲）とすると、７０ｎｍの密集パターンでは０．２μｍのＤＯＦ（Depth of Focus）マージンが存在する。一方、７０ｎｍの孤立配線では０．２μｍ未満のＤＯＦマージンしか確保できない。このように、孤立部分の配線のパターニングにおいては、照明コントラストがとりにくいため、フォーカスに対する感度が低下してしまう。

それゆえ、密集配線と孤立配線との間でプロセスウインドーを略等しくするためには、孤立配線の配線幅を密集配線のそれよりも太く設計する必要がある。例えば、密集配線が７０ｎｍに対し、孤立配線は９０ｎｍで設計される。図１３において、印Ｍ３が９０ｎｍの孤立配線に対応している。

例えば上述した図１２について見ると、太い電源メッシュ１２０４とＧＮＤメッシュ１２０５とで挟まれている信号配線１２０６の一部分、すなわち隣接する配線がない部分が孤立している。この孤立部分は、マクロ回路（ロジック領域１２０１）とマクロ回路間領域１２０２との境界を跨いでいる。上述の理由から、この孤立部分の配線幅の設計値を大きくする必要があった。

このような孤立配線の問題は、装置性能の違いに関する問題にもつながってしまう。図１４に配線リソグラフィ工程における照明条件依存性を示す。同図中の印Ｍ１および矢印Ａ１の意味は、図１３と同様である。また、印Ｍ４および印Ｍ５は、７０ｎｍの孤立配線のリソグラフィを、それぞれ輪帯照明およびダイポール照明を用いて行う場合を示している。このグラフからわかるように、照明条件が異なると、ＤＯＦも変化する。したがって、ある半導体装置の量産に複数のリソグラフィ装置が用いられる場合において、それらの装置の性能にばらつきがあると、装置毎に設計値を変更する必要がある。その場合、マスクも、装置毎に作成し直さなければならない。

本発明による半導体装置は、基板上に設けられた配線層を有する半導体装置であって、上記配線層内に設けられ、上記基板の基板面内の第１の方向に延在し、当該半導体装置における最小配線ピッチで配列された複数の配線からなる配線群と、上記配線層内に設けられ、上記基板の基板面内の方向のうち上記第１の方向に垂直な方向である第２の方向に延在し、上記配線群の中の１つの配線である第１の配線と、もう１つの配線である第２の配線とを電気的に接続する第３の配線と、を備え、上記第１、第２および第３の配線は、上記配線層内の同一の層に設けられており、上記第３の配線は、上記配線群の端部を避けて配置されていることを特徴とする。

この半導体装置においては、第１の配線と第２の配線との間の電気的接続が、それらの延在方向に垂直な方向に延びる第３の配線によって行われている。ここで、この第３の配線は、第１および第２の配線が含まれる配線群の端部を避けて配置されている。すなわち、第３の配線は、上記端部には位置していない。これにより、孤立配線が発生するのを防ぐことができる。

本発明によれば、孤立配線の発生を防ぐことが可能な半導体装置およびその製造方法が実現される。

以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す平面図である。半導体装置１は、基板の基板面内の第１の方向（図中左右方向）に延在し、当該半導体装置１における最小配線ピッチで配列された複数の配線からなる配線群（ＴＥＧ領域１０１）と、上記基板の基板面内の方向のうち上記第１の方向に垂直な方向である第２の方向（図中上下方向）に延在し、上記配線群の中の１つの配線１０３ａ（第１の配線）と、もう１つの配線１０３ｂ（第２の配線）とを電気的に接続する配線１０６（第３の配線）と、を備えている。

配線群および配線１０６は、基板上に設けられた配線層内に形成されている。特に、配線１０３ａ、配線１０３ｂおよび配線１０６は、上記配線層内の同一の層に設けられている。図１に示すように、配線１０６は、配線群の端部を避けて配置されている。なお、同図において、基板および配線層は図示されていない。また、基板は、半導体基板であってもよいし、半導体基板以外の基板であってもよい。

配線１０３ａおよび配線１０３ｂは、共にＭ１配線１０３の一部である。また、配線１０３ａおよび配線１０３ｂの配線幅ｄ６は、半導体装置１における最小配線幅（例えば７０ｎｍ）である。この最小配線幅は、０．１μｍ以下であることが好ましい。Ｍ１配線１０３には、ビア１０５を介してＭ２配線１０４が接続されている。本実施形態においてはＭ２配線１０４の配線幅も、上記最小配線幅に等しい。

半導体装置１には、ビアチェーン評価用のＴＥＧ領域１０１と、ＴＥＧ領域１０１を電極パッドに電気的に接続する引出し配線１０２とが設けられている。ＴＥＧ領域１０１においては、Ｍ１配線１０３とＭ２配線１０４とが交互に配置され、これらの配線がビア１０５によって互いに接続されている。

このように、本実施形態では、配線群の中央部（端部以外の部分）において、配線１０６による配線１０３ａと配線１０３ｂとの間の電気的接続を行っている。これにより、Ｘ方向（図中左右方向）のレジスト後退によるプロセス最適化の問題を回避している。さらに、配線１０６は、Ｙ方向（図中上下方向）に沿って最小配線ピッチで配列されている配線間に位置している。このため、孤立配線の発生が回避されている。したがって、配線１０３ａ、配線１０３ｂおよび配線１０６の全ての形成を、密集パターンの形成と同一のプロセスで行うことができる。

図２は、配線群の端部の補正に必要な作業工数を示すグラフである。従来技術では、ラインエンド長さの最適化、孤立リソグラフィ評価、装置の最適化、および最小配線プロセス構築という４つの工程が必要である。一方、本実施形態では、これらの４つの工程のうち、ラインエンド長さの最適化、孤立リソグラフィ評価、および装置の最適化を省略することができる。このように、回路設計面でプロセス感度の高い配線配置構造、すなわち孤立配線が存在する構造を避けることにより、プロセス汎用性が高く、ＴＡＴ（Turn Around Time）が短い設計ができるというメリットがある。

なお、半導体装置１の製造方法は、ダイポール照明光を用いたフォトリソグラフィにより、配線１０３ａ、配線１０３ｂおよび配線１０６のパターニングを行う工程を含み、その工程においては、ダイポール照明光の極軸方向を上記第１の方向と略垂直に合わせた状態で、フォトリソグラフィを行うことが好ましい。ダイポール照明光の極軸方向とは、換言すれば、ダイポール照明光の有効光源分布の配列方向である。こうすることにより、ダイポール照明では、ダイポール照明光の２つの強度ピークを結ぶ線分に平行な方向が軸となり、この軸に平行なピッチもしくは、垂直な方向に延びる配線の解像力が向上する。

（第２実施形態）
図３は、本発明による半導体装置の第２実施形態を示す平面図である。半導体装置２は、基板の基板面内の第１の方向（図中左右方向）に延在し、当該半導体装置２における最小配線ピッチで配列された複数の配線からなる配線群（ＴＥＧ領域３０１）と、上記基板の基板面内の方向のうち上記第１の方向に垂直な方向である第２の方向（図中上下方向）に延在し、上記配線群の中の１つの配線３０３ａ（第１の配線）と、もう１つの配線３０３ｂ（第２の配線）とを電気的に接続する配線３０６（第３の配線）と、を備えている。

配線群および配線３０６は、基板上に設けられた配線層内に形成されている。特に、配線３０３ａ、配線３０３ｂおよび配線３０６は、上記配線層内の同一の層に設けられている。また、図３に示すように、配線３０６は、配線群の端部を避けて配置されている。なお、同図において、基板および配線層は図示されていない。

配線３０３ａおよび配線３０３ｂは、共にＭ１配線３０３の一部である。また、配線３０３ａおよび配線３０３ｂの配線幅ｄ７は、半導体装置２における最小配線幅（例えば７０ｎｍ）である。この最小配線幅は、０．１μｍ以下であることが好ましい。Ｍ１配線３０３には、ビア３０５を介してＭ２配線３０４が接続されている。本実施形態においてはＭ２配線３０４の配線幅も、上記最小配線幅に等しい。

半導体装置２には、ビアチェーン評価用のＴＥＧ領域３０１と、ＴＥＧ領域３０１を電極パッドに電気的に接続する引出し配線３０２とが設けられている。ＴＥＧ領域３０１においては、Ｍ１配線３０３とＭ２配線３０４とが交互に配置され、これらの配線がビア３０５によって互いに接続されている。

第１実施形態において第１の配線（配線１０３ａ）および第２の配線（配線１０３ｂ）は互いに隣り合う２つの配線であったが、本実施形態において第１の配線（配線３０３ａ）および第２の配線（配線３０３ｂ）は互いに隣り合わない２つの配線である。配線３０６は、上記配線群の配線のうち配線３０３ａと配線３０３ｂとの間に位置する配線３０７によって挟まれている。すなわち、配線３０６の両側に配線３０７が配置されている。

本実施形態においては、隣り合わない配線間の接続を必要とするビアチェーンの例を示した。上述のとおり、優先的な配線（配線３０３ａおよび配線３０３ｂ等）に垂直な配線方向を持つ配線３０６が、最小配線ピッチで配列された複数の配線からなる配線群の中の配線によって挟まれている。これにより、孤立配線の発生が回避されるとともに、簡便なＯＰＣ（Optical Proximity Correction）の設定が可能となる。

図４（ａ）および図４（ｂ）は、本実施形態における空間像シミュレーションの結果を示している。前者は最適フォーカス位置での像を示し、後者は最適フォーカス位置から０．２μｍずれた位置での像を示している。これらの図から、０．２μｍ以上のＤＯＦが確保されていることがわかる。

なお、半導体装置２の製造方法は、ダイポール照明光を用いたフォトリソグラフィにより、配線３０３ａ、配線３０３ｂおよび配線３０６のパターニングを行う工程を含み、その工程においては、ダイポール照明光の極軸方向を上記第１の方向と略垂直に合わせた状態で、フォトリソグラフィを行うことが好ましい。

本発明は、例えば、図１０に示したような一般的なロジック回路に適用することができる。ここでは、図５を参照しつつ、本発明を適用した場合のロジック回路内部の信号線の構成を説明する。同図は、ロジック領域５０１およびマクロ回路間領域５０２を示している。マクロ内部には、電源メッシュ５０４とＧＮＤメッシュ５０５とが配置されている。電源メッシュ５０４とＧＮＤメッシュ５０５との間には、回路構成因子となる結線および信号配線５０６が配置されている。電源メッシュ５０４に平行なダミー配線５０７を設けることにより、最小配線ピッチで隣接する配線がない部分、すなわち孤立配線部分の発生を防いでいる。その結果、信号配線５０６の配線幅ｄ８は、最小配線幅に統一されている。

以上説明したように、本発明は、プロセス評価用ＴＥＧに限らず、一般的なロジック製品にも適用することができる。それにより、製品においても簡易な配線設計が可能となる。

本発明による半導体装置の第１実施形態を示す平面図である。 実施形態の効果を説明するためのグラフである。 本発明による半導体装置の第２実施形態を示す平面図である。 （ａ）および（ｂ）は、第２実施形態における空間像シミュレーションの結果を示す図である。 本発明を適用した場合のロジック回路内部の信号線の構成を説明するための平面図である。 一般的なプロセス評価用テストチップのレイアウトを示す平面図である。 配線系プロセス評価用のパターンの概要を説明するための平面図である。 ビアチェーンパターンＴＥＧ領域と、同領域を電極パッドに電気的に接続する引出し配線とを含む平面図である。 （ａ）〜（ｅ）は、一般的な配線を形成するためのプロセスを説明するための断面図である。 一般的なロジック製品の概要を示す平面図である。 一般的な配線配置構造における２つのロジック部マクロ回路のブロック構造を説明するための平面図である。 マクロ内の構造の詳細を説明するための平面図である。 フォーカスマージンの配線設計幅依存性を説明するためのグラフである。 フォーカスマージンの照明条件依存性を説明するためのグラフである。

符号の説明

１ 半導体装置
２ 半導体装置
１０１ ＴＥＧ領域
１０２ 引出し配線
１０３ Ｍ１配線
１０３ａ 第１の配線
１０３ｂ 第２の配線
１０４ Ｍ２配線
１０５ ビア
１０６ 第３の配線
３０１ ＴＥＧ領域
３０２ 引出し配線
３０３ Ｍ１配線
３０３ａ 第１の配線
３０３ｂ 第２の配線
３０４ Ｍ２配線
３０５ ビア
３０６ 第３の配線
５０１ ロジック領域
５０２ マクロ回路間領域
５０４ 電源メッシュ
５０５ メッシュ
５０６ 信号配線
５０７ ダミー配線

Claims (5)

1. 基板上に設けられた配線層を有する半導体装置であって、
   前記配線層内に設けられ、前記基板の基板面内の第１の方向に延在し、当該半導体装置における最小配線ピッチで配列された複数の配線からなる配線群と、
   前記配線層内に設けられ、前記基板の基板面内の方向のうち前記第１の方向に垂直な方向である第２の方向に延在し、前記配線群の中の１つの配線である第１の配線と、もう１つの配線である第２の配線とを電気的に接続する第３の配線と、を備え、
   前記第１、第２および第３の配線は、前記配線層内の同一の層に設けられており、
   前記第３の配線は、前記配線群の端部を避けて配置されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１および第２の配線は、前記配線群において互いに隣り合わない２つの配線であり、
   前記第３の配線は、前記配線群の中の配線のうち前記第１の配線と前記第２の配線との間に位置する配線によって挟まれている半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記第１、第２および第３の配線の配線幅は、当該半導体装置における最小配線幅である半導体装置。
4. 請求項３に記載の半導体装置において、
   前記最小配線幅は、０．１μｍ以下である半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置を製造する方法であって、
   ダイポール照明光を用いたフォトリソグラフィにより、前記第１、第２および第３の配線のパターニングを行う工程を含み、
   前記パターニングを行う工程においては、前記ダイポール照明光の極軸方向を前記第１の方向と略垂直に合わせた状態で、前記フォトリソグラフィを行うことを特徴とする半導体装置の製造方法。

Images