CN114019767A - 制作半导体布局的方法以及制作半导体结构的方法 - Google Patents

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Abstract

本发明公开了一种制作半导体布局的方法，包含以下步骤：提供布局，布局包含多个连线图案。分解连线图案成交替排列的多个第一连线图案以及多个第二连线图案。对第一连线图案以及第二连线图案进行光学邻近修正处理，形成多个第三连线图案以及第四连线图案，其中至少部分的第三连线图案重迭于第四连线图案。将第三连线图案以及第四连线图案输出形成于光掩模。如此，可优化光掩模的质量，使其具有更为精确的图案与轮廓。本发明还提供一种制作半导体结构的方法。

Description

制作半导体布局的方法以及制作半导体结构的方法
技术领域
本发明涉及半导体制作工艺，尤其涉及一种借助光学邻近修正(opticalproximity correction,OPC)技术制作半导体布局的方法以及制作半导体结构的方法。
背景技术
在集成电路的制作过程中，光刻(photolithography)制作工艺为不可或缺的技术，目前，在32奈米及其以下技术节点，光刻技术所需的分辨率指标已经超越现有的光刻机台的极限能力。因此，可以在现有的光刻机台上加大最小图案距离的双重图案化技术(double patterning technique,DPT)已成为32奈米至22奈米线宽技术的解决方案。DPT技术是通过将一套高密度的电路图形分解拆分为两套或多套密集度较低的电路图形，然后分别制作光掩模，并逐次完成相应曝光和蚀刻制作工艺，最终合并形成最初需求的高密度图形。
然而，由于DPT技术必须经历多次曝光步骤，因此重叠控制与对准一直是DPT技术所关注的问题，且重叠控制与对准的问题在高密度的电路图形分解拆分为两套或多套密集度较低的电路图形时又更加突显。当DPT技术发生重叠错误或对准不精确时，都会导致电路图形发生断线或相连，而造成严重的断路或短路问题。因此，业界仍需要改良制作半导体布局的方法以及制作半导体结构的方法，以克服前述问题。
发明内容
本发明之一目的在于提供一种制作半导体布局的方法，系利用光学邻近修正技术修正布局的连线图案，避免所述连线图案因原始的尺寸及/或间距违反光刻工艺的预订规则，而易在制作光掩模上的对应图案时产生光衍射现象等问题。藉此，可达到优化所述光掩模质量的效果。
本发明之另一目的在于提供一种制作半导体结构的方法，系利用光学邻近修正技术修正布局的连线图案，使得由所述布局输出所形成的光掩模可具有更为精确的图案与轮廓。藉此，借助所述光掩模所制作的半导体结构可以在相邻的所述连线图案之间的间距、以及相邻的连线图案和待切割图案之间的间距违反光刻工艺的预定规则的情况下，提高所形成的电路导线和接触垫的电性连接的可靠度，并且不需增加额外的光刻工艺步骤。
为达上述目的，本发明之一实施例提供一种制作半导体布局的方法，包含以下步骤。提供布局，所述布局包含多个连线图案。分解所述连线图案成交替排列的多个第一连线图案以及多个第二连线图案。对所述第一连线图案以及所述第二连线图案进行光学邻近修正处理，形成多个第三连线图案以及第四连线图案，其中至少部分的所述第三连线图案重迭于所述第四连线图案。将所述第三连线图案以及所述第四连线图案输出形成于光掩模。
为达上述目的，本发明之一实施例提供一种制作半导体结构的方法，包含以下步骤。提供布局，所述布局包含多个连线图案。分解所述连线图案成交替排列的多个第一连线图案以及多个第二连线图案。对所述第一连线图案以及所述第二连线图案进行光学邻近修正处理，形成多个第三连线图案以及第四连线图案，其中至少部分的所述第三连线图案重迭于所述第四连线图案。将所述第三连线图案以及所述第四连线图案分别输出形成于光掩模，并且，将所述光掩模转移至目标层中，并分别形成第一图案以及第二图案，其中所述第一图案不重迭于所述第二图案。
附图说明
图1至图6为本发明一实施例中制作半导体布局的方法的示意图，其中：
图1为本发明一实施例中半导体布局的平面示意图；
图2为本发明一实施例中半导体分解布局的平面示意图；
图3为本发明一实施例中另一半导体分解布局的平面示意图；
图4为本发明一实施例中半导体修正分解布局的平面示意图；
图5为本发明一实施例中另一半导体修正分解布局的平面示意图；以及
图6为本发明一实施例中半导体修正布局的平面示意图。
图7至图9为本发明一实施例中制作半导体结构的方法的示意图，其中：
图7为本发明一实施例中半导体结构于形成光掩模结构后的剖面示意图；
图8为本发明一实施例中半导体结构于形成另一光掩模结构后的剖面示意图；以及
图9为本发明一实施例中半导体结构于图案化目标层后的剖面示意图。
图10至图14为本发明一实施例中制作半导体布局的方法的示意图，其中：
图10为本发明另一实施例中半导体分解布局的平面示意图；
图11为本发明另一实施例中另一半导体分解布局的平面示意图；
图12为本发明另一实施例中半导体修正分解布局的平面示意图；
图13为本发明另一实施例中另一半导体修正分解布局的平面示意图；以及
图14为本发明一实施例中半导体修正布局的平面示意图。
其中，附图标记说明如下：
100 布局
101a、103a、105 修正布局
110 连线图案
111 第一连线图案
111a 第三连线图案
113 第二连线图案
113a 第四连线图案
120 待切割图案
120L 交界线
121 切割部分
121a 切割修正部分
123 对应部分
123a 对应修正部分
200 衬底
201 第二光掩模
202 基板
203 第一光掩模
204、206 遮光图案
210 目标层
211 第一图案
213 第二图案
215 第三图案
220 保护层
230 第一掩模层
231 第三掩模图案
233 四掩模图案
235 第五掩模图案
240 第二掩模层
241 第一掩模图案
243 第二掩模图案
250 光掩模结构
251 光致抗蚀剂底部层
253 光致抗蚀剂中间层
255 底部抗反射涂层
257 图案化的光致抗蚀剂层
260 光掩模结构
261 光致抗蚀剂底部层
263 光致抗蚀剂中间层
265 图案化的光致抗蚀剂层
301、303 分解布局
301a、303a、305 修正布局
331 第一虚设连线图案
331a 第三虚设连线图案
333 第二虚设连线图案
333a 第四虚设连线图案
W1、W2、W3 线宽
x、y 方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。熟习本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请参阅图1至图6所示，其绘示本发明一实施例中制作半导体布局的方法的平面示意图，首先，如图1所示，提供布局100，布局100可以是用于制作半导体器件(例如动态随机存储器或静态随机存储器等存储器件)的金属连线层的布局，例如是第零层金属层(M0)、第一层金属层(M1)等的布局，但并不以此为限。布局100包含多个相互排列的图案，所述图案的线宽(dimension)或其间的间距(pitch，未绘示)优选地小于光刻制作工艺的临界线宽(critical dimension)，使得所述半导体器件可以达到相对较高的集成度。所述图案例如包括多个连线图案110以及至少一个待切割图案120，其中，待切割图案120设置于两相邻的连线图案110之间。细部来说，多个连线图案110分别沿着一方向(例如图1所示的y方向)延伸，并在垂直于所述方向的另一方向上(例如图1所示的x方向)依序排列。需注意的是，各条连线图案110的至少一部分可以不是沿着所述方向(y方向)延伸，但是整体上，连线图案110可大致上被视为是沿着所述方向(y方向)延伸，如图1所示。另一方面，待切割图案120同样沿着所述方向(y方向)延伸，并置于任两相邻的连线图案110之间。在一实施例中，待切割图案120的最大线宽W2例如是约为连线图案110的最大线宽W1的2至3倍，但并不以此为限。本领域者应可理解，本实施例的布局100虽包括6个待切割图案120，其例如是两两排列于所述方向上，并在所述另一方向上相互对位，如图1所示，但其具体设置数量及其设置位置并以图1所示者为限，而可依据实际组件需求进一步调整。
接着，将布局100输入至一电脑组件(未绘示)，并透过所述电脑组件分解(decompose)布局100，将布局100中的连线图案110分解成多个第一连线图案111以及多个第二连线图案113，同时，将布局100中的待切割图案120切割成切割部分121以及对应部分123。需注意的是，第一连线图案111以及第二连线图案113系相互交替地排列，使得各第一连线图案111可排列于相邻的两个第二连线图案113之间，而各第二连线图案113亦可排列于相邻的两个第一连线图案111之间，如图1所示。此外，待切割图案120系透过交界线120L将其切割为切割部分121以及对应部分123，其中，切割部份121邻近第二连线图案113，对应部分123邻近第一连线图案111，但不以此限。另需注意的是，在本实施例中，交界线120L优选地较靠近对应部分123，使得切割部分121的面积可大于对应部分123的面积，如图1所示，但不以此为限。如此，布局100被分解后，即可形成如图2所示的分解布局101以及如图3所示的分解布局103，分解布局101包括相互排列的第一连线图案111以及切割部分121，而分解布局103则包括相互排列的第二连线图案113以及对应部分123。
接着，分别对分解布局101以及分解布局103进行光学邻近修正制作工艺，形成如图4所示的修正布局101a以及如图5所示的修正布局103a。所述光学邻近修正制作工艺系对分解布局101中的第一连线图案111以及切割部分121进行处理，其包括沿着所述另一方向(例如是x方向)横向扩增第一连线图案111以及切割部分121，以形成多个第三连线图案111a以及至少一切割修正部分121a，进而构成修正布局101a。优选地，第一连线图案111以及切割部分121系等比例地在所述另一方向上往两侧扩增，使得第三连线图案111a可具有扩增的线宽W3，如图4所示。另一方面，所述光学邻近修正制作工艺还对分解布局103中的第二连线图案113以及对应部分123进行处理，同样系沿着所述另一方向(例如是x方向)横向扩增第二连线图案113以及对应部分123，形成多个第四连线图案113a以及至少一对应修正部分123a，进而构成修正布局103a。其中，第二连线图案113以及对应部分123同样系等比例地在所述另一方向上往两侧扩增，使得第四连线图案113a亦可具有扩增的线宽W3，如图5所示。在一实施例中，第三连线图案111a或四连线图案113a的线宽W3例如是约为第一连线图案111或第二连线图案113的最大线宽W1的1.5至3倍，但不以此为限。
后续，可将修正布局101a中的第三连线图案111a以及切割修正部分121a、修正布局103a中的第四连线图案113a以及对应修正部分123a输出形成于至少一光掩模(未绘示)。优选地，可将第三连线图案111a以及切割修正部分121a同时输出形成于第一光掩模(未绘示)，使所述第一光掩模包含可对应于第三连线图案111a以及切割修正部分121a的图案，并且将第四连线图案113a以及对应修正部分123a同时输出形成于第二光掩模(未绘示)，使所述第二光掩模包含可对应于第四连线图案113a以及对应修正部分123a的图案，之后再分别进行光刻制作工艺，但不以此为限。由此，即完成本发明一实施例中制作半导体布局的方法。
需特别说明的是，于所述光学邻近修正制作工艺后，若透过所述电脑组件将修正布局101a以及修正布局103a再次整合成如图6所示的修正布局105，第三连线图案111a以及第四连线图案113a仍可大致上相互交替排列，并且，至少部分的第三连线图案111a系部分重迭于第四连线图案113a，同时，至少部分的第三连线图案111a可部分重迭于对应修正部分123a，至少部分的第四连线图案113a则可部分重迭于切割修正部分121a。另一方面，切割修正部分121a以及对应修正部分123a仍排列于相邻的第三连线图案111a与第四连线图案113a之间，并且，切割修正部分121a系部分重迭于对应修正部分123a，如图6所示。然而，当修正布局101a中的第三连线图案111a以及切割修正部分121a，以及修正布局103a中的第四连线图案113a以及对应修正部分123a分别输出形成于所述第一光掩模以及所述第二光掩模、并透过后续进行的曝光和显影制作工艺转移至光致抗蚀刻层(未绘示)时，第三连线图案111a以及第四连线图案113a在所述光致抗蚀刻层上所形成的对应图案(未绘示)的线宽则会等比例缩小，因而不会相互重迭，而切割修正部分121a以及对应修正部分123a在所述光致抗蚀刻层上所形成的对应图案(未绘示)同样会等比例缩小，并组合成可对应布局100中的待切割图案120图形。如此，利用相互重迭的第三连线图案111a与第四连线图案113a改善布局100的连线图案110因原始尺寸及/或间距违反光刻工艺的预订规则而易在制作光掩模上的对应图案时产生光衍射现象、影响光刻制作工艺进行等问题，改善修正布局101a以及修正布局103a输出形成于所述第一光掩模以及所述第二光掩模上的图形的图案与轮廓，进而优化光掩模的质量。
依据本实施例的方法，系先对布局100进行分解，扩大图案之间的间距，形成分解布局101、103，再对分解布局101、103中的第一连线图案111、第二连线图案113、切割部分121以及对应部分123进行光学邻近修正制作工艺，横向扩增前述图案的线宽，使得布局100中原始尺寸及/或间距违反光刻工艺预订规则的连线图案110可至少部分重迭，形成至少部分重迭的第三连线图案111a以及第四连线图案113a。在此设置下，透过至少部分重迭的第三连线图案111a以及第四连线图案113a可有效地补偿连线图案110因尺寸及/或间距违反光刻工艺的预订规则所产生的制程瑕疵或图案轮廓不精确等技术问题，使得布局100在本实施例的方法下可制成图案及/或轮廓更为精准的光掩模，达到优化所述光掩模质量的效果。
请参阅图7至图9为本发明一实施例中制作半导体结构的方法的示意图。首先，如图7所示，提供衬底200，衬底200可以是硅衬底、含硅衬底(如SiC,SiGe等)或硅覆绝缘(silicon-on-insulator,SOI)衬底等。在衬底200上依序形成目标层210、保护层220、第一掩模层230、第二掩模层240、以及光掩模结构250。在一实施例中，目标层210例如是导电层，其可以包括铝(aluminum,Al)、钛(titanium,Ti)、铜(copper,Cu)或钨(tungsten,W)等低阻值金属，或者是介电层，目标层210可于后续制作工艺中，经光刻制作工艺而被图案化成所需图案。此外，保护层220例如包括氮化硅、氧化硅、氮氧化硅等介电材料，覆盖在目标层210上，以保护下方的目标层210；第一掩模层230以及第二掩模层240例如分别包括蚀刻速率不同的掩模材料，如氧化硅、非晶硅等，以便于后续制作工艺中，先将前述实施例中修正布局101a上的第三连线图案111a以及切割修正部分121a转移至第一掩模层230，再将修正布局103a上的四连线图案113a以及对应修正部分123a转移至第二掩模层240，但不以前述顺序为限。
请再参照图7所示，光掩模结构250进一步包括由下而上依序堆迭的光致抗蚀剂底部层251、光致抗蚀剂中间层253、底部抗反射涂层(bottom anti-reflective coating,BARC)255，以及图案化的光致抗蚀剂层257。在一实施例中，光致抗蚀剂底部层251例如是旋涂碳层(spin-on carbon,SOC)，以提供较平坦的表面给沉积或涂布于其上的光致抗蚀剂，以利于后续进行的曝光和显影制作工艺；光致抗蚀剂中间层253例如包括氮氧化硅；底部抗反射涂层255则用于减少光致抗蚀剂与衬底200之间的反射光。本实施例系将前述实施例中由修正布局103a制作的第二光掩模201经由曝光和显影制作工艺转移至光致抗蚀剂层(未绘示)上，形成图案化的光致抗蚀剂层257，其可对应第二光掩模201上的图案。需注意的是，第二光掩模201包括透光用的基板202，例如是透明石英基板，以及形成于基板202上方的遮光图案204，其中，各遮光图案204可分别对应于修正布局103a上的第四连线图案113a以及对应修正部分123a，并且，对应于第四连线图案113a的遮光图案204可具有对应的线宽W3。此外，另需注意的是，当各遮光图案204透过后续进行的曝光和显影制作工艺转移至所述光致抗蚀刻层上，形成图案化的光致抗蚀剂层257之后，图案化的光致抗蚀剂层257的线宽则会等比例缩小，例如是具有可对应于布局100的连线图案110的线宽W1，但不以此为限。
然后，进行蚀刻制作工艺，将图案化的光致抗蚀剂层257的图形转移至下方的第二掩模层240上，形成多个第一掩模图案241以及至少一第二掩模图案243，如图8所示。其中，第一掩模图案241的图形例如系相同于修正布局103a中的第四连线图案113a，而第二掩模图案243则例如系相同于修正布局103a中的对应修正部分123a，但不以此为限。接着，形成光掩模结构260，覆盖于第一掩模图案241以及第二掩模图案243上。细部来说，光掩模结构260包括由下而上依序堆栈的光致抗蚀剂底部层261、光致抗蚀剂中间层263、以及图案化的光致抗蚀剂层265，其中，光致抗蚀剂底部层261可以是有机介电层(organic dielectriclayer,ODL)，以填满第一掩模图案241以及第二掩模图案243之间的空隙并提供平坦的表面给上面沉积或涂布光致抗蚀剂，光致抗蚀剂中间层263例如包括含硅的旋涂硬屏蔽及抗反射层(silicon-containing hard-mask bottom anti-reflection coating,SHB)，但不以此为限。此外，在本实施例中，系将前述实施例中由修正布局101a制作的第一光掩模203经由曝光和显影制作工艺转移至另一光致抗蚀剂层(未绘示)上，形成图案化的光致抗蚀剂层265，其可对应第一光掩模上的图案。需注意的是，第一光掩模201包括透光用的基板202，例如是透明石英基板，以及形成于基板202上方的遮光图案206，其中，各遮光图案206可分别对应于修正布局101a上的第三连线图案111a以及切割修正部分121a，并且，对应于第三连线图案111a的遮光图案206同样可具有对应的线宽W3。此外，另需注意的是，当各遮光图案206透过后续进行的曝光和显影制作工艺转移至所述另一光致抗蚀刻层上，形成图案化的光致抗蚀剂层265之后，图案化的光致抗蚀剂层265的线宽则会等比例缩小，例如同样具有可对应于布局100的连线图案110的线宽W1，但不以此为限。
如图9所示，进行另一蚀刻制作工艺，将图案化的光致抗蚀剂层265的图形以及第一掩模图案241与第二掩模图案243的图形一并转移至下方的第一掩模层230上，形成多个第三掩模图案231、多个第四掩模图案233以及至少一第五掩模图案235。第三掩模图案231以及第四掩模图案233可分别相同于修正布局103a中的第四连线图案113a以及修正布局101a的第三连线图案111a，第三掩模图案231以及第四掩模图案233系相互交替地排列，而第五掩模图案235则可相同于布局100的待切割图案120。后续，可再进行再一蚀刻制作工艺，利用第三掩模图案231、第四掩模图案233以及第五掩模图案235依序图案化下方的保护层220以及目标层210，以在目标层210上形成多个第一图案211、多个第二图案213，以及第三图案215。其中，第一图案211以及第二图案213相互交替排列，且彼此互不重迭，而第三图案215则排列于第一图案211以及第二图案213的一侧，如图9所示。由此，即完成本发明一实施例中制作半导体结构的方法。
依据本实施例的方法，系将前述实施例中由修正布局101a、103a制作的第一光掩模203、第二光掩模201分别透过不同的光刻制作工艺转移至不同的光致抗蚀剂层上，形成图案化的光致抗蚀剂层265、257，之后再透过图案化的光致抗蚀剂层265、257图案化下方的目标层210，形成第一图案211、第二图案213以及第三图案215。由此，目标层210上的第一图案211、第二图案213以及第三图案215的图案可完整地对应布局100的连线图案110及待切割图案120，具有相应的尺寸及轮廓。在此设置下，本实施例的方法可有效地且如实地将布局100的连线图案110经由光刻制作工艺而转移至半导体晶圆，以避免图案发生断裂或轮廓不清晰等问题。
本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明制作半导体布局的方法亦可能有其它态样，而不限于前述实施例所述。举例来说，所述光学邻近修正制作工艺进行前后还可选择性地包括其他处理步骤，以进一步修正布局100中原始尺寸及/或间距违反光刻工艺预订规则的连线图案110。下文将进一步针对本发明中制作半导体布局的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
请参照图10至14所示，其绘示本发明另一实施例中制作半导体布局的方法的平面示意图。本实施例中制作半导体布局的方法大体上与前述实施例中制作半导体布局的方法相同，如图1至图3所示，于此不在赘述。本实施例与前述实施例主要差异在于，所述光学邻近修正制作工艺进行之前，先于分解布局101以及分解布局103上形成多个虚设连线图案，使得分解布局101以及分解布局103上的所有图案(包括第一连线图案111、第二连线图案113、切割部分121、对应部分123以及所述虚设连线图案)可具有大致上相同的间距，使得分解布局101以及分解布局103可整体上维持一定的集成度，以利于后续曝光制作工艺的进行。
细部来说，本实施例系于分解布局101上形成多个第一虚设连线图案331，排列于任两相邻的第一连线图案111之间，或者是相邻的第一连线图案111与切割部分121之间，进而形成如图10所示的分解布局301，并且，于分解布局103上形成多个第二虚设连线图案333，排列于任两相邻的第二连线图案113之间，或者是相邻的第二连线图案113与对应部分123之间，进而形成如图11所示的分解布局303。需注意的是，在分解布局301上，第一虚设连线图案331完全不重迭于第一连线图案111或是切割部分121，优选地，第一虚设连线图案331的设置位置可部分重迭于布局100中第二连线图案113的位置，并具有相同于第一连线图案111的最大线宽W1；而在分解布局101上，第二虚设连线图案333完全不重迭于第二连线图案113或对应部分123，优选地，第二虚设连线图案333的设置位置可部分重迭于布局100中第一连线图案111的位置，并具有相同于第二连线图案113的最大线宽W1，但不以此为限。此外，另需注意的是，若透过所述电脑组件将分解布局301以及分解布局303整合成一修正布局(未绘示)，第一虚设连线图案331的设置位置可选择性地完全不重迭于第二虚设连线图案333，或者是部分重迭于第二虚设连线图案333，可视实际半导体布局的需求对应调整第一虚设连线图案331与第二虚设连线图案333之间的相对关系。
然后，分别对分解布局301以及分解布局303进行光学邻近修正制作工艺，形成如图12所示的修正布局301a以及如图13所示的修正布局303a。所述光学邻近修正制作工艺系对分解布局301中的第一连线图案111、第一虚设连线图案331以及切割部分121进行处理，其包括沿着所述另一方向(例如是x方向)横向扩增第一连线图案111、第一虚设连线图案331以及切割部分121，以形成多个第三连线图案111a、第三虚设连线图案331a以及至少一切割修正部分121a，进而构成修正布局301a。优选地，第一连线图案111、第一虚设连线图案331以及切割部分121系等比例地在所述另一方向上往两侧扩增，使得第三连线图案111a以及第三虚设连线图案331a可具有扩增的线宽W3，如图12所示。另一方面，所述光学邻近修正制作工艺还对分解布局303中的第二连线图案113、第二虚设连线图案333以及对应部分123进行处理，同样系沿着所述另一方向(例如是x方向)横向扩增第二连线图案113、第二虚设连线图案333以及对应部分123，形成多个第四连线图案113a、第四虚设连线图案333a以及至少一对应修正部分123a，进而构成修正布局303a。其中，第二连线图案113、第二虚设连线图案333以及对应部分123同样系等比例地在所述另一方向上往两侧扩增，使得第四连线图案113a以及第四虚设连线图案333a亦可具有扩增的线宽W3，如图13所示。在一实施例中，第三连线图案111a或四连线图案113a的线宽W3例如是约为第一连线图案111或第二连线图案113的最大线宽W1的1.5至3倍，而第三虚设连线图案331a或第四虚设连线图案333a的线宽W3则同样约为第一虚设连线图案331或第二虚设连线图案333的最大线宽W1的1.5至3倍，但不以此为限。
后续，可将修正布局301a中的第三连线图案111a、第三虚设连线图案331a以及切割修正部分121a、修正布局303a中的第四连线图案113a、第四虚设连线图案333a以及对应修正部分123a输出形成于至少一光掩模(未绘示)。优选地，可将第三连线图案111a、第三虚设连线图案331a以及切割修正部分121a同时输出形成于第一光掩模(未绘示)，使所述第一光掩模包含可对应于第三连线图案111a、第三虚设连线图案331a以及切割修正部分121a的图案，并且将第四连线图案113a、第四虚设连线图案333a以及对应修正部分123a同时输出形成于第二光掩模(未绘示)，使所述第二光掩模包含可对应于第四连线图案113a、第四虚设连线图案333a以及对应修正部分123a的图案，之后再分别进行光刻制作工艺，但不以此为限。由此，即完成本发明另一实施例中制作半导体布局的方法。
需特别说明的是，于所述光学邻近修正制作工艺后，若透过所述电脑组件将修正布局301a以及修正布局303a再次整合成如图14所示的修正布局305，第三连线图案111a以及第四连线图案113a仍可大致上相互交替排列，并且，至少部分的第三连线图案111a可部分重迭于第四连线图案113a及/或第四虚设连线图案333a，而至少部分的第四连线图案113a则可部分重迭于第三虚设连线图案331a。此外，至少部分的第三虚设连线图案331a还可部分重迭于第四虚设连线图案333a，如图14所示。另一方面，切割修正部分121a以及对应修正部分123a仍排列于相邻的第三连线图案111a与第四连线图案113a之间，并且，切割修正部分121a仍系部分重迭于对应修正部分123a，同时，至少部分的第三连线图案111a仍可部分重迭于对应修正部分123a，至少部分的第四连线图案113a仍可部分重迭于切割修正部分121a，如图14所示。如此，本实施例的方法可利用相互重迭的第三连线图案111a与第四连线图案113a、第三虚设连线图案331a与第四虚设连线图案333a进一步改善布局100的连线图案110因原始尺寸及/或间距违反光刻工艺的预订规则而易在制作光掩模上的对应图案时产生光衍射现象、影响光刻制作工艺进行等问题，特别是可借助第四连线图案113a与第三虚设连线图案331a、第三连线图案111a与第四虚设连线图案333a之间部分重迭的关系补偿第四连线图案113a与第三连线图案111a的图形或轮廓，进一步改善修正布局301a以及修正布局303a输出形成于所述第一光掩模以及所述第二光掩模上的图形的图案与轮廓，优化光掩模的质量。
依据本实施例的方法，系先对布局100进行分解，扩大图案之间的间距，形成分解布局101、103，再于分解布局101、103中设置虚设连线图案，形成分解布局301、303，之后再对分解布局301、303中的第一连线图案111、第一虚设连线图案331、第二连线图案113、第二虚设连线图案333、切割部分121以及对应部分123进行光学邻近修正制作工艺，横向扩增前述图案的线宽，使得布局100中原始尺寸及/或间距违反光刻工艺预订规则的连线图案110可至少部分重迭，形成至少部分重迭的第三连线图案111a以及第四连线图案113a，及/或至少部分重迭第三虚设连线图案331a以及第四虚设连线图案333a。在此设置下，透过至少部分重迭的第三连线图案111a以及第四连线图案113a及/或至少部分重迭第三虚设连线图案331a以及第四虚设连线图案333a可进一步补偿连线图案110因尺寸及/或间距违反光刻工艺的预订规则所产生的制程瑕疵或图案轮廓不精确等技术问题，使得布局100在本实施例的方法下可制成图案及/或轮廓更为精准的光掩模，达到优化所述光掩模质量的效果。如此，依据本发明一实施例中制作半导体布局的方法可有效地且如实地将布局100的连线图案110经由光刻制作工艺而转移至半导体晶圆。
整体来说，本发明中制作半导体布局的方法以及半导体结构的制作方法系利用光学邻近修正制作工艺修正布局的连线图案，使得由所述布局输出所形成的光掩模可具有更为精确的图案与轮廓。在此设置下，借助所述光掩模所制作的半导体结构可以在相邻的连线图案之间的间距，以及相邻的连线图案和待切割图案之间的间距违反光刻工艺的预定规则的情况下，提高所形成的电路导线和接触垫的电性连接的可靠度，并且不需增加额外的光刻工艺步骤。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种制作半导体布局的方法，其特征在于包含：
提供布局，所述布局包含多个连线图案；
分解所述连线图案成交替排列的多个第一连线图案以及多个第二连线图案；
对所述第一连线图案以及所述第二连线图案进行光学邻近修正制作工艺，形成多个第三连线图案以及第四连线图案，其中至少部分的所述第三连线图案重迭于所述第四连线图案；以及
将所述第三连线图案以及所述第四连线图案输出形成于光掩模。
2.依据权利要求第1项所述之制作半导体布局的方法，其特征在于，所述光学邻近修正制作工艺包含：
横向扩增所述第一连线图案以及所述第二连线图案。
3.依据权利要求第1项所述之制作半导体布局的方法，其特征在于，所述光学邻近修正制作工艺之前还包含：
形成多个第一虚设连线图案，所述第一虚设连线图案排列于任两相邻的所述第一连线图案之间，所述第一虚设连线图案不重迭于所述第一连线图案。
4.依据权利要求第3项所述之制作半导体布局的方法，其特征在于，所述光学邻近修正制作工艺之前还包含：
形成多个第二虚设连线图案，所述第二虚设连线图案排列于任两相邻的所述第二连线图案之间，所述第二虚设连线图案不重迭于所述第二连线图案。
5.依据权利要求第4项所述之制作半导体布局的方法，其特征在于，所述第一虚设连线图案重迭于所述第二虚设连线图案。
6.依据权利要求第4项所述之制作半导体布局的方法，其特征在于，还包含：
对所述第一虚设连线图案以及所述第二虚设连线图案进行所述光学邻近修正制作工艺，形成多个第三虚设连线图案以及第四虚设连线图案，其中至少部分的所述第三虚设连线图案重迭于所述第四虚设连线图案；
将所述第三虚设连线图案以及所述第三连线图案输出形成于第一光掩模；以及
将所述第四虚设连线图案以及所述第四连线图案输出形成于第二光掩模。
7.依据权利要求第6项所述之制作半导体布局的方法，其特征在于，其中至少部分的所述第三虚设连线图案重迭于所述第四连线图案。
8.依据权利要求第6项所述之制作半导体布局的方法，其特征在于，其中至少部分的所述第四虚设连线图案重迭于所述第三连线图案。
9.依据权利要求第6项所述之制作半导体布局的方法，其特征在于，还包含：
将所述第一光掩模以及所述第二光掩模转移至目标层中，并分别形成第一图案以及第二图案，其中，所述第一图案不重迭于所述第二图案。
10.依据权利要求第1项所述之制作半导体布局的方法，其特征在于，所述布局还包含至少一待切割图案，其中所述待切割图案设置于两相邻的所述第一连线图案以及所述第二连线图案之间。
11.依据权利要求第10项所述之制作半导体布局的方法，其特征在于，还包含：
切割所述待切割图案成切割部分以及对应部分；
对所述切割部分以及所述对应部分进行所述光学邻近修正制作工艺，形成切割修正部分以及对应修正部分，其中所述切割修正部分重迭于所述对应修正部分。
12.依据权利要求第10项所述之制作半导体布局的方法，其特征在于，所述切割修正部分重迭于所述第四连线图案，所述对应修正部分重迭于所述第三连线图案。
13.一种制作半导体结构的方法，其特征在于包含：
提供布局，所述布局包含多个连线图案；
分解所述布局成交替排列的多个第一连线图案以及多个第二连线图案；
对所述第一连线图案以及所述第二连线图案进行光学邻近修正制作工艺，形成多个第三连线图案以及第四连线图案，其中至少部分的所述第三连线图案重迭于所述第四连线图案；以及
将所述第三连线图案以及所述第四连线图案分别输出形成于光掩模；以及
将所述光掩模转移至目标层中，并分别形成第一图案以及第二图案，其中所述第一图案不重迭于所述第二图案。
14.依据权利要求第13项所述之制作半导体结构的方法，其特征在于，所述光学邻近修正制作工艺包含：
横向扩增所述第一连线图案以及所述第二连线图案。
15.依据权利要求第13项所述之制作半导体结构的方法，其特征在于，所述光学邻近修正制作工艺之前还包含：
形成多个第一虚设连线图案，所述第一虚设连线图案排列于任两相邻的所述第一连线图案之间，所述第一虚设连线图案不重迭于所述第一连线图案；以及
形成多个第二虚设连线图案，所述第二虚设连线图案排列于任两相邻的所述第二连线图案之间，所述第二虚设连线图案不重迭于所述第二连线图案。
16.依据权利要求第15项所述之制作半导体结构的方法，其特征在于，还包含：
对所述第一虚设连线图案以及所述第二虚设连线图案进行所述光学邻近修正制作工艺，形成多个第三虚设连线图案以及第四虚设连线图案，其中至少部分的所述第三虚设连线图案重迭于所述第四虚设连线图案；
将所述第三虚设连线图案以及所述第三连线图案输出形成于第一光掩模；以及
将所述第四虚设连线图案以及所述第四连线图案输出形成于第二光掩模。
17.依据权利要求第16项所述之制作半导体结构的方法，其特征在于，其中至少部分的所述第三虚设连线图案重迭于所述第四连线图案。
18.依据权利要求第16项所述之制作半导体结构的方法，其特征在于，其中至少部分的所述第四虚设连线图案重迭于所述第三连线图案。
19.依据权利要求第13项所述之制作半导体结构的方法，其特征在于，所述布局还包含至少一待切割图案，其中所述待切割图案设置于两相邻的所述第一连线图案以及所述第二连线图案之间。
20.依据权利要求第19项所述之制作半导体结构的方法，其特征在于，还包含：
切割所述待切割图案成切割部分以及对应部分；
对所述切割部分以及所述对应部分进行所述光学邻近修正制作工艺，形成切割修正部分以及对应修正部分，其中所述切割修正部分重迭于所述对应修正部分。
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