CN103066070B - 采用三重图案化的集成电路方法 - Google Patents

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Abstract

本发明提供了集成电路设计方法的一个实施例。该方法包括接收具有多个IC部件的IC设计布局。该方法包括根据IC设计布局标识出：作为第一布局的简单部件，其中第一布局不违背设计规则；以及作为第二布局的复杂部件，其中第二布局违背设计规则。该方法还包括：由第二布局生成第三布局和第四布局，其中，第三布局包括满足设计规则的复杂部件和连接部件，并且第四布局包括修整部件。本发明还提供了一种采用三重图案化的集成电路方法。

Description

采用三重图案化的集成电路方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种采用三重图案化的集成电路方法。
背景技术
半导体技术继续向更小的部件尺寸发展，例如，部件尺寸降低为28纳米、20纳米、以及更低。用于生产如此小的部件尺寸的经图案化的光刻胶(PR)层通常具有高纵横比。基于各种理由，包括不能缩减最小面积、退化的沟槽端部分辨率、和锐沟槽端部形状不适合金属填充工艺，很难能够维持所期望的临界尺寸(CD)。
因此，亟需用于提供解决上述问题的先进IC技术的有效IC设计和制造的方法和光掩模结构。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路(IC)设计方法，包括：接收具有多个IC部件的IC设计布局；根据所述IC设计布局，标识出：作为第一布局的简单部件，其中，所述第一布局不违背设计规则，以及作为第二布局的复杂部件，其中，所述第二布局违背所述设计规则；以及由所述第二布局生成第三布局和第四布局，其中，所述第三布局包括满足所述设计规则的所述复杂部件和连接部件，并且，所述第四布局包括修整部件。
在该IC设计方法中，将所述修整部件设计为从所述第三布局和所述第四布局的集合图像中排除所述连接部件。
在该IC设计方法中，所述设计规则包括：特征设计规则，限定出IC部件的几何特性；以及关系设计规则，限定出两个IC部件之间的空间关系。
在该方法中：所述特征设计规则限定出所述IC部件的最小长度；并且所述关系设计规则限定出所述两个IC部件之间的最小间隔。
在该方法中，当所述简单部件的至少一个子集在所述IC设计中配置为接近所述复杂部件时，所述简单部件的至少一个子集违背所述关系设计规则。
在该方法中，标识出简单部件包括：确定简单部件不违背所述特征设计规则但违背所述简单部件和复杂部件之间的所述关系设计规则。
在该方法中，标识出复杂部件包括：确定复杂部件违背所述特征设计规则。
在该方法中：所述多个IC部件是在第一方向上定向的多个线部件；以及标识出复杂部件包括：确定复杂部件与另一复杂部件在所述第一方向上违背所述关系设计规则。
在该方法中，还包括：根据所述第一布局制造第一光掩模；根据所述第三布局制造第二光掩模；以及根据所述第四布局制造第三光掩模。
在该方法中，还包括：使用所述第一光掩模、所述第二光掩模、和所述第三光掩模在材料层中形成所述IC部件。
在该方法中，在材料层中形成所述IC部件包括：使用所述第一光掩模在所述材料层上图案化第一光刻胶层；通过所述第一光刻胶层的开口蚀刻所述材料层；去除所述第一光刻胶层；使用所述第二光掩模和所述第三光掩模在所述材料层上图案化第二光刻胶层；通过所述第二光刻胶层的开口蚀刻所述材料层；以及去除所述第二光刻胶层。
在该方法中，图案化第二光刻胶层包括：在所述材料层上涂布所述第二光刻胶层；使用所述第二光掩模暴露出所述第二光刻胶层；使用所述第三光掩模暴露出所述第二光刻胶层；以及之后，显影所述第二光刻胶层。
在该方法中，以相继暴露模式和同时暴露模式之一执行使用所述第二光掩模暴露出所述第二光刻胶层的步骤以及使用所述第三光掩模暴露出所述第二光刻胶层的步骤。
在该方法中，所述材料层是位于下部材料层上的硬掩模层，并且所述方法还包括：在通过所述第一光刻胶层的开口蚀刻所述材料层以及通过所述第二光刻胶层的开口蚀刻所述材料层之后，通过所述硬掩模层的开口蚀刻所述下部材料层。
根据本发明的另一方面，提供了一种用于制造集成电路(IC)的方法，包括：在衬底上形成材料层；使用第一光掩模在所述材料层上图案化第一光刻胶层；通过所述第一光刻胶层的开口蚀刻所述材料层；去除所述第一光刻胶层；使用第二光掩模和第三光掩模在所述材料层上图案化第二光刻胶层；通过所述第二光刻胶层的开口蚀刻所述材料层；以及去除所述第二光刻胶层。
在该方法中，图案化第二光刻胶层包括：在所述材料层上涂布所述第二光刻胶层；使用所述第二光掩模对所述第二光刻胶层实施第一暴露工艺；使用所述第三光掩模对所述第二光刻胶层实施第二暴露工艺；以及之后，显影所述第二光刻胶层。
在该方法中，相继执行使用所述第二光掩模暴露出所述第二光刻胶层的步骤以及使用所述第三光掩模暴露出所述第二光刻胶层的步骤。
在该方法中，同时执行使用所述第二光掩模暴露出所述第二光刻胶层的步骤以及使用所述第三光掩模暴露出所述第二光刻胶层的步骤。
在该方法中，所述材料层是硬掩模层，并且所述方法还包括：在通过所述第一光刻胶层的开口蚀刻所述材料层以及通过所述第二光刻胶层的开口蚀刻所述材料层之后，通过所述硬掩模层的开口蚀刻所述衬底。
在该方法中，根据具有将要形成在所述衬底上的多个IC部件的IC设计布局设计所述第一光掩模、所述第二光掩模、和所述第三光掩模。
在该方法中：所述第一光掩模包括具有所述IC部件的第一子集的第一布局，其中，所述第一布局不违背设计规则；所述第二光掩模包括具有所述IC部件的第二子集和连接部件的第二布局，其中，所述IC部件的所述第二子集违背所述设计规则，所述第二布局不违背所述设计规则；以及所述第三光掩模包括具有多个对应于所述连接部件的修整部件的第三布局。
根据本发明的又一方面，提供了一种光掩模组，设计为用于在材料层中形成集成电路(IC)部件，所述光掩模组包括：第一光掩模，包括具有所述IC部件的第一子集的第一布局，其中，所述第一布局不违背设计规则；第二光掩模，包括具有所述IC部件的第二子集和连接部件的第二布局，其中，所述IC部件的所述第二子集违背所述设计规则，所述第二布局不违背所述设计规则；以及第三光掩模，包括具有多个匹配所述连接部件的修整部件的第三布局。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚讨论起见，所示出的部件的尺寸可以被任意增大或缩小。
图1是根据本发明的各方面构造的集成电路(IC)方法的实施例的流程图。
图2是根据本发明的各方面构造的IC方法的另一个实施例的流程图。
图3至图8是根据本发明的各方面构造的在各个设计阶段的IC设计布局的示意图。
图9是根据本发明的各方面构造的IC方法的实施例的流程图。
图10、图14至图17、图20至图22、和图24是根据本发明的各方面构造的IC结构的剖面图。
图11至图13、图18至图19、和图23是根据本发明的各方面构造的在各个设计阶段的IC结构的部分俯视图。
图25至图28是根据本发明的各方面构造的在各个设计阶段的IC设计布局的示意图。
图29是在一个或多个实施例中根据本发明的各方面构造的IC方法的流程图。
具体实施方式
应当了解，为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。本发明可在各个实例中重复参考数字和/或字母。这种重复是为了简明和清楚的目的，并且其本身没有规定所论述的各个实施例和/或结构之间的关系。
图1是在一个或多个实施例中的根据本发明的各个方面的制造所构造的集成电路(IC)的方法20的流程图。该方法20开始于步骤22，在步骤22中，比如由设计者提供或比如从设计者处接收IC设计布局(或IC设计图案)。在一个实例中，设计者可以是设计室。在另一个实例中，设计者可以是与指定根据IC设计布局制造IC产品的半导体生产商分开的设计团队。在各个实施例中，半导体生产商能够制造光掩模、半导体晶圆、或者两者。IC设计布局包括设计用于IC产品且基于IC产品规范的各种几何图案。
方法20继续到步骤24，在步骤24中，由IC设计布局产生三种掩模布局(掩模图案)。将分别在三种光掩模(掩模或表现(reticle))上形成三种掩模布局。具体而言，步骤24包括2个子步骤。在第一子步骤中，基于设计规则将电路部件划分为两组：一组简单部件和一组复杂部件。在第二子步骤中，通过合并(或添加连接部件)修正该组复杂部件以满足设计规则。相应地产生修整布局。修整布局包括多个对应于连接部件的修整部件(trimming feature)。因此，这组简单部件代表第一掩模布局。经修正的这组复杂部件代表第二掩模布局。修整布局是第三掩模布局。
方法20继续到步骤26，在步骤26中，分别根据这三种掩模布局制造三种光掩模。在一个实施例中，基于掩模布局，使用电子束或多电子束机构在光掩模上形成图案。
方法20继续到步骤28，在步骤28中，使用这三种光掩模图案化材料层。在衬底上的材料层中形成IC设计布局中的多个电路部件。具体而言，材料层的图案化包括光刻工艺和蚀刻工艺。在本实施例中，步骤28包括使用第一光掩模通过包括涂布、暴露和显影的光刻工艺在材料层上形成第一经图案化的光刻胶层。然后，通过第一经图案化的光刻胶层的开口对材料层应用蚀刻工艺。之后，去除第一经图案化的光刻胶层。在材料层上涂布第二光刻胶层，同时或者相继使用第二光掩模和第三光掩模暴露出第二光刻胶层；并且进行显影以形成第二经图案化的光刻胶层。通过第二经图案化的光刻胶层的开口蚀刻材料层。随后去除第二经图案化的光刻胶层。
可以在方法20中的步骤之前、之中和之后实施其他工艺步骤。例如，材料层是硬掩模层。使用硬掩模层作为蚀刻掩模蚀刻衬底或下面的材料层，以便将在硬掩模层上形成的IC部件转移到衬底或下面的材料层。
图2是在一个或多个实施例中的根据本发明的各个方面的构造的用于集成电路(IC)设计和掩模制造的方法50的流程图。方法50是图1中的步骤24(和步骤26)的一个实施例。图3至图8是根据本发明的各方面构造的在各个设计阶段中的各种布局的示意图。参考图2至图8描述方法50。
方法开始于步骤52，在步骤52中，比如由设计者提供或者比如从设计者处接收IC设计布局。IC设计布局包括设计用于IC产品且基于IC产品规范的各种几何图案(IC部件或电路部件)。图3示出了具有各种IC部件102、104、106、108和110的一个示例性IC设计布局100。在特定实例中，IC部件102进一步包括IC部件102a至102f。
在一个或多个具有几何图案信息的数据文件中显示IC设计布局。在一个实例中，以本领域中已知的“gds”格式表达IC设计布局。设计者基于将要制造的产品的规范应用适当的设计程序以实现IC设计布局。设计程序可以包括逻辑设计、物理设计、和/或布局和布线(place and route)。作为实例，IC设计布局包括将要在半导体衬底(比如硅晶圆)中形成的各种IC部件(比如有源区、栅电极、源极和漏极、层间互连的金属线或通孔、和用于接合焊盘的开口)以及在半导体衬底上方设置的各种材料层。IC设计布局可以包括某些辅助部件，比如用于成像作用、加工增强、和/或掩模标识信息的那些部件。在本实施例中，IC设计布局包括将要在衬底(比如硅晶圆)上的材料层中形成的多个电路部件。在一个实例中，多个电路部件是在金属层中形成的金属线。
方法50继续到步骤54，在步骤54中，将IC设计布局划分为两组：第一组是简单部件，和第二组是复杂部件。
IC设计布局需要满足各种设计规则，以使能够在半导体衬底(比如硅晶圆)上适当地制造IC设计布局中的电路部件。设计规则包括限定电路部件的几何尺寸的一个或多个特征设计规则。在一个实例中，特征设计规则要求电路部件具有等于或者大于最小长度Lm的长度L，用公式表示为L＞＝Lm。设计规则还包括限定两个接近的电路部件之间的空间关系的一个或多个关系设计规则。在一个实例中，关系设计规则要求两个电路部件具有等于或大于最小距离Sm的距离S(或间隔)，用公式表示为S＞＝Sm。图3示出了IC部件102a具有长度L、与IC部件104的第一间隔L1和与102b的第二间隔L2。
加工IC设计布局以根据设计规则标识第一组简单部件(或第一布局)和第二组复杂部件(第二布局)。在第一布局中，简单部件不违背任何设计规则。具体而言，每个简单部件都不违背特征设计规则。在第一布局中的任何两个简单部件不违背任何关系设计规则。在第二布局中，复杂部件违背设计规则的至少一个子集。例如，复杂部件可能违背特征设计规则，比如其长度小于最小长度。在另一个实例中，第二布局中的两个复杂部件可能违背关系设计规则，如两个复杂部件之间的间隔小于最小间隔。
在步骤54中，将IC设计布局中的IC部件划分为第一布局和第二布局消除了对设计规则的一些违背，并进一步限定其余的违背仅处于第二布局中。
在一个实施例中，如果IC部件不违背特征设计规则，则将其标识为简单部件。如果IC部件违背特征设计规则，则将其标识为复杂部件。例如，如果IC部件具有小于最小长度的长度，则将其标识为复杂部件。
在另一个实例中，比如在图3中所示出的IC设计布局100，IC部件是在Y方向上定向的各种线部件。划分IC部件以便消除对与在X方向上的间隔相关的关系设计规则的违背。将违背与Y方向上的间隔相关的关系设计规则和违背特征设计规则的IC部件分组至第二布局。将不违背与Y方向上的间隔相关的关系设计规则和不违背特征设计规则的IC部件分组至第一布局，如图4中所示出的那些。在步骤54中的划分之后，将IC设计布局100划分为图5中所示出的第一布局112和图6中所示出的第二布局114。对于第一布局112和第二布局114二者都解决了X方向上的间隔问题。
返回参考图2，方法50包括步骤56，在步骤56中，进一步将复杂部件的第二布局划分为两种布局：第三布局和第四布局，从而消除第二布局中对设计规则的违背。通过在第二布局中合并(连接)IC部件生成第三布局。换种说法，将各种连接部件添加到第二布局中的IC部件以连接邻近的IC部件，减少IC部件的数量，并避免违背设计规则。在图6中示出连接部件115用于说明。
在一个实施例中，将短IC部件(例如，L＜Lm)连接至另一IC部件，以使不违背相应的特征设计规则(例如，L＞＝Lm)。在另一个实施例中，将两个接近的IC部件(S＜Sm)连接在一起，以使不违背对应的关系设计规则(S＞＝Sm)。
在另一个实施例中，比如IC设计布局100，相应的第二布局114在第一划分之后消除了对与X方向上的间隔相关的关系设计规则的违背。通过添加连接部件消除了对第二布局114中与Y方向上的间隔相关的关系设计规则的违背。类似地，通过添加连接部件，将短IC部件连接(合并)至长IC部件以便消除对特征设计原则的违背。通过添加连接部件，生成第三布局116，如图7中所示出。第三布局包括复杂部件和连接部件，合起来被称为修正复杂部件。在本实施例中，第三布局116包括修正复杂部件118a、118b和118c。
第四布局包括修整部件，并根据第三布局中添加的连接部件而生成。第四布局中的修整部件被设计成在光刻法的暴露工艺期间排除连接部件。第四部件中的修整部件对应于第三布局中的连接部件。例如，对于第三布局中的每一个连接部件相应地在第四布局中产生修整部件。在另一个实例中，对于第三布局中的一个以上连接部件相应地在第四布局中产生修整部件。
在本实施例中，比如在图7中所示出的第三布局116，在图8中产生第四布局120。第四布局120包括由不透明区124分开的多个修整部件122。
返回参考图2，生成三种掩模图案用于制造三种对应的光掩模(掩模)，如框58中所示出的。具体而言，如框60中所示，第一掩模图案是修正复杂部件(复杂部件和连接部件)的第三布局，比如图7中的第三布局116。如框62中所示，第二掩模图案是修整部件的第四布局，比如图8中的第四布局120。如框64中所示，第三掩模图案是简单部件的第一布局，比如图5中的第一布局112。
方法50还可以包括步骤66，在步骤66中，制造对半导体衬底中的材料层制造IC设计布局100的IC部件期间所用的一组光掩模。该组光掩模包括分别具有第一、第二和第三掩模图案的第一、第二和第三光掩模。
在一个实施例中，基于掩模布局使用电子束或多电子束机构在光掩模上形成图案。可以以各种技术形成光掩模。在一个实例中，采用二元技术形成光掩模。在这种情况下，掩模图案包括不透明区和透明区。用于暴露涂布在晶圆上的图像感光材料层(比如光刻胶)的辐射束(例如紫外或UV束)被不透明区阻挡，并透过透明区传播。在一个实例中，二元光掩模包括透明衬底(例如，熔融石英)和在掩模的不透明区中涂布的不透明材料(例如，铬)。在另一个实施例中，采用相移技术形成光掩模之一或者其子集。在相移掩模(PSM)中，在掩模上形成的图案中的各种部件被配制成具有适当的相位差以增强分辨率和成像质量。在各个实例中，PSM可以是本领域中已知的衰减性PSM或交替性PSM。
在本发明的不同实施例中可以存在不同的优点或益处。例如，通过实施方法50，复杂部件的第二布局可以遵循宽松设计规则，以使不满足一些设计规则。然后，进一步划分复杂部件的该布局以产生满足设计规则的两种光掩模。因此，两种光掩模可能在不违背设计规则的情况下无法产生两种布局中的各种IC部件。所公开的方法使用三种光掩模来限定IC设计布局而不违背设计规则。在另一个实例中，第一划分消除了对与第一方向上的最小间隔相关的设计规则的违背。第二划分消除了对与垂直第一方向的第二方向上的最小间隔相关的设计规则的违背。通过这两种划分解决了临界面积问题。而且，在第二划分中将短线部件连接至长线部件。因此，解决了线端点问题。在另一个实例中，所公开的方法有效地生成了限定IC设计布局的三种光掩模，并用于在IC衬底上的一个材料层内制造IC设计布局的各种IC部件。一种光掩模包括简单部件的布局。另一种光掩模包括修正复杂部件的布局，并且第三种光掩模包括修整部件的布局。在具有光刻工艺和蚀刻工艺两种程序的方法中，这三种光掩模共同限定IC设计布局。
图9是在一个或多个实施例中的根据本发明使用三种光掩模制造IC图案的方法130的流程图。在一个实例中，方法130是图1中的方法20的步骤28的实施例。图10、图14至图17、图20至图22、和图24是根据本发明的各方面构造的IC结构170的剖面图。图11至图13、图18至图19、和图23是根据本发明的各方面构造的在各个设计阶段的IC结构170的部分俯视图。参考图9至图24，在下面共同描述方法130和半导体结构170。
参考图9和图10，方法130开始于步骤132，在步骤132中，在衬底上形成硬掩模层。半导体结构170包括IC衬底172，比如硅晶圆或其他材料的半导体衬底，或者在其上形成有半导体材料层的衬底。IC衬底172可以另外地或可选地包括锗、硅锗、砷化镓、或其他适当的半导体材料。衬底172可以包括各种掺杂区、介电部件、和/或多层互连件的一部分。在一个实施例中，IC衬底172包括用于各种微电子元件(比如互补金属氧化物半导体场效应晶体管(CMOSFET)、成像传感器、存储器单元、和/或电容元件)的各种掺杂部件。在另一个实施例中，衬底172包括分别配置用于连接和隔离各种微电子元件的导电材料部件和介电材料部件。在另一个实施例中，衬底172包括在其上形成的一个或多个材料层。以两个正交方向X和Y限定衬底。第三方向Z垂直于衬底172(或垂直于X和Y方向)。
半导体结构170还可以包括在衬底172上形成的材料层(未示出)。将对材料层进行图案化以形成各种电路部件，比如金属线、接触件/通孔部件。在用于说明的本实施例中，材料层是将要进行图案化以形成各种金属线的介电材料层，比如层间介电(ILD)层。
在衬底172上形成硬掩模层174。硬掩模层174包括用于图案化的合适的材料，比如氧化硅、氮化硅、氮氧化硅、碳化硅、或其他适当的材料。可以通过化学汽相沉积(CVD)或者其他合适的技术沉积具有适当厚度的硬掩模层。
方法130包括通过框134中的第一程序和框136中的第二程序图案化硬掩模层。第一程序134包括使用两种光掩模的光刻工艺和蚀刻工艺。第二程序136包括使用一种光掩模的光刻工艺和蚀刻工艺。三种光掩模在一层中限定了各种电路部件。在方法50中描述了这三种光掩模的定义和生成。
仍参考图9和图10，方法130继续到步骤138，在步骤138中，在硬掩模层174上形成第一光刻胶(PR)层176。在一个实施例中，第一PR层176的形成包括涂布(比如旋转涂布)并且还可以包括烘焙以减少PR层176中的溶剂。
参考图9和图11，方法130继续到步骤140，在步骤140中，使用包括复杂部件和连接部件的修正复杂部件的第一光掩模(比如，图7的第一光掩模116)暴露出第一PR层176。在图11中作为俯视图示出暴露的PR层176。暴露的PR层176包括非暴露区178和暴露区180。
参考图9和图12，方法130继续到步骤142，在步骤142中，使用修整部件的第二光掩模(比如图8的第二光掩模120)暴露出第一PR层176。在图12中作为俯视图示出暴露的PR层176。暴露的PR层176包括第一暴露区180和第二暴露区182。
在本实施例中，以所描述的顺序相继或者可选地以不同的顺序实施第一暴露和第二暴露。在另一实施例中，将第一暴露和第二暴露合并成一个暴露工艺，以便通过第一光掩模和第二光掩模同时暴露出第一PR层176，形成如图12中所示出的暴露的PR层176。在这种情况下，光刻装置被设计成同时持有两种光掩模。将光束划分成两束光束，一道光束定向透过第一光掩模，另一道光束定向透过第二光掩模。透过第一和第二光掩模的两道光束进一步指向PR层176。因此，暴露的PR图案是第一和第二光掩模的合并图案。
参考图9、图13和图14，方法130继续到步骤144，在步骤144中，显影PR层176，形成具有多个开口184、186和188的经图案化的PR层176。图13以俯视图示出了经图案化的PR层176。在本实施例中，使用阴性显影溶液(nagative developing solution)以便去除非暴露区中的PR，形成暴露图案的负像(nagative image)。
参考图9和图15，方法130继续到步骤146，在步骤146中，通过PR层176的开口蚀刻硬掩模层174。蚀刻工艺使用经图案化的第一PR层作为蚀刻掩模。蚀刻工艺可以包括干式蚀刻、湿式蚀刻、其组合或其他合适的蚀刻技术。
之后，参考图9和图16，方法130可以继续到步骤148，在步骤148中，通过湿式剥离或等离子体灰化去除第一PR层176。在本实施例中，经图案化的硬掩模层174包括开口184’、186’和188’，如图16中所示出的。
参考图9和图17，方法130继续到步骤150，在步骤150中在硬掩模层174上形成第二PR层190。在一个实施例中，第二PR层190的形成包括涂布和烘焙。第二PR层190可以进一步填充硬掩模层174的开口。
参考图9和图18，方法130继续到步骤152，在步骤152中，使用简单部件的第三光掩模(比如图5的第三光掩模112)暴露出第二PR层190。在图18中作为俯视图示出暴露的PR层190。暴露的PR层190包括非暴露区192和暴露区194。
参考图9、图19和图20，方法130继续到步骤154，在步骤154中，显影第二PR层190，形成具有多个开口196和198的经图案化的PR层190。图19以俯视图示出了经图案化的PR层190。图20以剖面图示出了经图案化的PR层190。在本实施例中，使用阴性显影溶液以便去除非暴露区中的PR，形成暴露图案的负像。
参考图9和图21，方法130继续到步骤156，在步骤156中，通过第二PR层190的开口蚀刻硬掩模层174。蚀刻工艺使用经图案化的第二PR层190作为蚀刻掩模。蚀刻工艺可以包括干式蚀刻、湿式蚀刻、其组合、或其他合适的蚀刻技术。
之后，参考图9、图22和图23，方法130可以继续到步骤158，在步骤158中，通过湿式剥离或等离子体灰化去除第二PR层190。在本实施例中，经图案化的硬掩模层174包括由第一程序134得到的开口184’、186’和188’以及由第二程序136得到的开口196’和198’。图22以剖面图示出了经图案化的硬掩模层174。图23以俯视图示出了经图案化的硬掩模层174。在可选实施例中，可以以不同的顺序(比如先第二程序，然后第一程序)实施第一程序和第二程序。
参考图9和图24，方法130还可以包括步骤160，在步骤160中，通过硬掩模层174的开口蚀刻IC衬底172。在一个实例中，蚀刻ILD层以在其中形成沟槽199。蚀刻工艺可以包括设计成选择性蚀刻硬掩模层174下面的材料层的干式蚀刻或湿式蚀刻。之后可以去除硬掩模层174。
可以接着进行其他工艺。在本实施例中，沉积金属(比如钨或铜)以填充ILD层中的沟槽。应用诸如化学机械抛光(CMP)的抛光工艺去除多余的金属并平坦化表面。从而，在ILD层中形成金属线。
图25至图28是根据本发明的各方面构造的在不同设计阶段的IC设计布局200的示意图。IC设计布局200提供采用图2的方法50由IC设计布局生成三种掩模图案的另一实例。IC设计布局200包括多个IC部件202。通过步骤54中的第一划分，IC设计布局的IC部件被划分成第一组简单部件202a和第二组复杂部件202b，如图26中所示出的。使用第一组简单部件202a作为掩模图案以生成一种光掩模。
参考图27，进一步加工第二组复杂部件202b以生成第三组和第四组。具体而言，添加各种连接部件以连接复杂部件，生成第三组修正复杂部件204(复杂部件和连接部件)。相应地，根据第三组中的连接部件通过将修整部件添加到第四组中来生成第四组修整部件206。一些修整部件中的每一个都可以对应于一个以上的连接部件。例如，修整部件206a对应于两个连接部件。
图28共同示出了第一组简单部件202a、第三组修正复杂部件204和第四组修整部件206。使用第一组简单部件202a作为第三掩模图案，比如图2的框64中所示出的。使用第三组修改正复杂部件204作为第一掩模图案，比如图2的框60中所示出的。使用第四组修整部件206作为第二掩模图案，比如图2的框62中所示出的。
图29是一个或多个实施例中的根据本发明的各方面构造的IC方法210的框图。在本实施例中，方法210被设计用于制造互连部件，比如金属线。方法210开始于框212中所示的金属图案带入(tape-in)。金属图案限定各种特征，包括形状、尺寸和结构。
方法210继续进行到将金属图案划分成两个图案组，如框214中所示。第一图案组包括复杂部件(所以第一图案组还称为复杂布局)，如框216中所示。复杂部件可以违背一些设计规则，比如特征设计规则和关系设计规则。换种说法，复杂布局遵循宽松设计规则(loose design rules)。第二图案组包括简单部件(所以第二图案组还称为简单布局)，如框218中所示。简单布局中的简单部件满足所有设计规则。换种说法，简单布局遵循临界设计规则(critical design rules)。
将复杂布局进一步划分成两种掩模图案，如框220中所示。第一掩模图案包括修正复杂部件，其包括复杂部件和连接部件。修正复杂部件遵循与框218中的第二组简单布局相似的临界设计规则。因此，修正复杂部件的布局还称为第一组简单布局。第一组简单布局用于形成第一组简单布局掩模或第一掩模，如框222中所示。
第二掩模图案包括对应于第一掩模图案中的连接部件的修整(或切割)部件。切割部件被设计成临界端点(特征设计原则)和面积规则(关系设计规则)。第二掩模图案用于形成切割布局掩模或第二掩模，如框224中所示。
框218中的第二组简单布局用于形成第二组简单布局掩模或第三掩模，如框226中所示。
三种掩模用于图案化在IC衬底上形成的硬掩模层。在框228中，在硬掩模层上涂布第一PR层，并通过第一掩模和第二掩模相继或同时暴露出第一PR层。
之后，对暴露的第一PR层应用阴性显影剂，形成按照第一掩模和第二掩模的组合图案图案化成具有多个开口的第一PR层。
在框232中对硬掩模层应用第一蚀刻工艺。在第一蚀刻工艺之后可以去除第一PR层。
然后在硬掩模层上涂布第二PR层。如框234中所示，对第二PR层应用第二光刻工艺，形成图案化成具有多个开口的第二PR层。使用第三掩模实施第二光刻工艺中的暴露。
在框236中对硬掩模层应用第二蚀刻工艺。在第二蚀刻工艺之后可以去除第二PR层。
因此，在暴露和蚀刻两个程序中使用三种掩模图案化硬掩模层。经图案化的硬掩模层用于进一步图案化下面的材料层，形成金属部件。在一个实例中，在硬掩模层下面沉积金属层，并通过蚀刻使用硬掩模层作为蚀刻掩模图案化金属层以形成金属线。在另一个实例中，在硬掩模层下面沉积介电材料，并通过蚀刻使用硬掩模层作为蚀刻掩模图案化介电材料层以形成沟槽。然后沉积金属以填充沟槽，并使用诸如CMP的抛光工艺来去除多余的金属并平坦化表面。
在不背离本发明的主旨的情况下，可以实施其他实施例和改进。在一个实施例中，代替硬掩模层，可以使用三种掩模直接图案化金属层或介电材料层以形成各种IC部件。在另一实施例中，因而经图案化的硬掩模层可以用于形成各种掺杂部件。在又一个实施例中，所公开的方法可以用于形成IC部件比如浅沟槽隔离(STI)部件或栅叠层。在又一个实施例中，光刻工艺可以应用其他辐射敏感材料，并且相应的光刻工艺可以使用其他辐射源，比如电子。
因此，本发明提供了一种集成电路(IC)设计方法。该方法包括接收具有多个IC部件的IC设计布局，并根据IC设计布局标识出：作为第一布局的简单部件，其中第一布局不违背设计规则；以及作为第二布局的复杂部件，其中第二布局违背设计规则。该方法还包括：由第二布局生成第三布局和第四布局，其中，第三布局包括满足设计规则的复杂部件和连接部件，并且第四布局包括修整部件。
在一个实施例中，修整部件被设计成从第三布局和第四布局的集合图像排除连接部件。在另一个实施例中，设计规则包括：限定IC部件的几何特性的特征设计规则；以及限定两个IC部件之间的空间关系的关系设计规则。在又一个实施例中，特征设计规则限定IC部件的最小长度；以及关系设计规则限定两个IC部件之间的最小间隔。
在又一个实施例中，简单部件的至少一个子集在IC设计中被配置成接近复杂部件时，该简单部件的至少一个子集违背关系设计规则。在又一个实施例中，标识出简单部件包括：确定简单部件不违背特征设计规则但违背简单部件和复杂部件之间的关系设计规则。在又一个实施例中，标识出复杂部件包括：确定复杂部件违背特征设计规则。
在又一个实施例中，多个IC部件是在第一方向上定向的多个线部件；以及标识出复杂部件包括确定复杂部件与另一复杂部件在第一方向上违背关系设计规则。
在另一个实施例中，该方法还包括：根据第一布局制造第一光掩模；根据第三布局制造第二光掩模；以及根据第四布局制造第三光掩模。在又一个实施例中，该方法还包括：使用第一光掩模、第二光掩模和第三光掩模在材料层中形成IC部件。
在又一个实施例中，在材料层中形成IC部件包括：使用第一光掩模在材料层上图案化第一光刻胶层；通过第一光刻胶层的开口蚀刻材料层；去除第一光刻胶层；使用第二光掩模和第三光掩模在材料层上图案化第二光刻胶层；通过第二光刻胶层的开口蚀刻材料层；以及去除第二光刻胶层。
在又一个实施例中，图案化第二光刻胶层包括：在材料层上涂布第二光刻胶层；使用第二光掩模暴露出第二光刻胶层；使用第三光掩模暴露出第二光刻胶层；以及之后，显影第二光刻胶层。在又一个实施例中，以相继暴露模式和同时暴露模式之一执行使用第二光掩模暴露出第二光刻胶层的步骤以及使用第三光掩模暴露出第二光刻胶层的步骤。在又一个实施例中，材料层是位于下面的材料层上的硬掩模层，并且该方法还包括：在通过第一光刻胶层的开口蚀刻材料层以及通过第二光刻胶层的开口蚀刻材料层之后，通过硬掩模层的开口蚀刻下面的材料层。
本发明还提供了用于制造集成电路的方法的实施例。该方法包括：在衬底上形成材料层；使用第一光掩模在材料层上图案化第一光刻胶层；通过第一光刻胶层的开口蚀刻材料层；去除第一光刻胶层；使用第二光掩模和第三光掩模在材料层上图案化第二光刻胶层；通过第二光刻胶层的开口蚀刻材料层；以及去除第二光刻胶层。
在一个实施例中，图案化第二光刻胶层包括：在材料层上涂布所述第二光刻胶层；使用第二光掩模对第二光刻胶层实施第一暴露工艺；使用第三光掩模对第二光刻胶层实施第二暴露工艺；以及之后，显影第二光刻胶层。
在另一个实施例中，相继实施使用第二光掩模暴露出第二光刻胶层的步骤以及使用第三光掩模暴露出第二光刻胶层的步骤。在又一个实施例中，同时实施使用第二光掩模暴露出第二光刻胶层的步骤以及使用第三光掩模暴露出第二光刻胶层的步骤。
在又一个实施例中，材料层是硬掩模层，并且该方法还包括：在通过第一光刻胶层的开口蚀刻材料层以及通过第二光刻胶层的开口蚀刻材料层之后，通过硬掩模层的开口蚀刻衬底。
在又一个实施例中，根据具有将要在衬底上形成的多个IC部件的IC设计布局设计第一光掩模、第二光掩模和第三光掩模。在又一个实施例中，第一光掩模包括具有IC部件的第一子集的第一布局，其中，第一布局不违背设计规则；第二光掩模包括具有IC部件的第二子集和连接部件的第二布局，其中，IC部件的第二子集违背设计规则，而第二布局不违背设计规则；以及第三光掩模包括具有多个对应于连接部件的修整部件的第三布局。
本发明还提供了被设计成用于在材料层中形成集成电路(IC)部件的光掩模组。该光掩模组包括：第一光掩模，该第一光掩模包括具有IC部件的第一子集的第一布局，其中，第一布局不违背设计规则；第二光掩模，该第二光掩模包括具有IC部件的第二子集和连接部件的第二布局，其中，IC部件的第二子集违背设计规则，而第二布局不违背设计规则；以及第三光掩模，该第三光掩模包括具有多个匹配连接部件的修整部件的第三布局。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解随后的详细描述。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所公开的实施例相同的目的和/或实现相同的优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的情况下，在其中可以进行多种变化、替换以及改变。

Claims (19)

1.一种集成电路(IC)设计方法，包括：
接收具有多个IC部件的IC设计布局；
根据所述IC设计布局，标识出：
作为第一布局的简单部件，其中，所述第一布局不违背设计规则，以及
作为第二布局的复杂部件，其中，所述第二布局违背所述设计规则；以及
由所述第二布局生成第三布局和第四布局，其中，所述第三布局包括满足所述设计规则的所述复杂部件和连接部件，并且，所述第四布局包括修整部件；
其中，所述设计规则包括：
特征设计规则，限定出IC部件的几何特性；和
关系设计规则，限定出两个IC部件之间的空间关系；
其中，所述简单部件不违背所述特征设计规则和所述关系设计规则，而所述复杂部件则违背所述特征设计规则和所述关系设计规则中的至少一个。
2.根据权利要求1所述的方法，其中，将所述修整部件设计为从所述第三布局和所述第四布局的集合图像中排除所述连接部件。
3.根据权利要求1所述的方法，其中：
所述特征设计规则限定出所述IC部件的最小长度；并且
所述关系设计规则限定出所述两个IC部件之间的最小间隔。
4.根据权利要求1所述的方法，其中，当所述简单部件的至少一个子集在所述IC设计中配置为接近所述复杂部件时，所述简单部件的至少一个子集违背所述关系设计规则。
5.根据权利要求1所述的方法，其中，标识出简单部件包括：确定简单部件不违背所述特征设计规则但违背所述简单部件和复杂部件之间的所述关系设计规则。
6.根据权利要求5所述的方法，其中，标识出复杂部件包括：确定复杂部件违背所述特征设计规则。
7.根据权利要求1所述的方法，其中：
所述多个IC部件是在第一方向上定向的多个线部件；以及
标识出复杂部件包括：确定复杂部件与另一复杂部件在所述第一方向上违背所述关系设计规则。
8.根据权利要求1所述的方法，还包括：
根据所述第一布局制造第一光掩模；
根据所述第三布局制造第二光掩模；以及
根据所述第四布局制造第三光掩模。
9.根据权利要求8所述的方法，还包括：使用所述第一光掩模、所述第二光掩模、和所述第三光掩模在材料层中形成所述IC部件。
10.根据权利要求9所述的方法，其中，在材料层中形成所述IC部件包括：
使用所述第一光掩模在所述材料层上图案化第一光刻胶层；
通过所述第一光刻胶层的开口蚀刻所述材料层；
去除所述第一光刻胶层；
使用所述第二光掩模和所述第三光掩模在所述材料层上图案化第二光刻胶层；
通过所述第二光刻胶层的开口蚀刻所述材料层；以及
去除所述第二光刻胶层。
11.根据权利要求10所述的方法，其中，图案化第二光刻胶层包括：
在所述材料层上涂布所述第二光刻胶层；
使用所述第二光掩模暴露出所述第二光刻胶层；
使用所述第三光掩模暴露出所述第二光刻胶层；以及
之后，显影所述第二光刻胶层。
12.根据权利要求11所述的方法，其中，以相继暴露模式和同时暴露模式之一执行使用所述第二光掩模暴露出所述第二光刻胶层的步骤以及使用所述第三光掩模暴露出所述第二光刻胶层的步骤。
13.根据权利要求11所述的方法，其中，所述材料层是位于下部材料层上的硬掩模层，并且所述方法还包括：在通过所述第一光刻胶层的开口蚀刻所述材料层以及通过所述第二光刻胶层的开口蚀刻所述材料层之后，通过所述硬掩模层的开口蚀刻所述下部材料层。
14.一种用于制造集成电路(IC)的方法，包括：
在衬底上形成材料层；
使用第一光掩模在所述材料层上图案化第一光刻胶层；
通过所述第一光刻胶层的开口蚀刻所述材料层；
去除所述第一光刻胶层；
使用第二光掩模和第三光掩模在所述材料层上图案化第二光刻胶层；
通过所述第二光刻胶层的开口蚀刻所述材料层；以及
去除所述第二光刻胶层，
其中，根据具有将要形成在所述衬底上的多个IC部件的IC设计布局设计所述第一光掩模、所述第二光掩模、和所述第三光掩模；
所述第一光掩模包括具有所述IC部件的第一子集的第一布局，所述第一布局不违背设计规则；
所述第二光掩模包括具有所述IC部件的第二子集和连接部件的第二布局，所述IC部件的所述第二子集违背所述设计规则，所述第二布局不违背所述设计规则；以及
所述第三光掩模包括具有多个对应于所述连接部件的修整部件的第三布局，
其中，所述设计规则包括：
特征设计规则，限定出IC部件的几何特性；和
关系设计规则，限定出两个IC部件之间的空间关系；
其中，所述IC部件的第一子集不违背所述特征设计规则和所述关系设计规则，而所述IC部件的第二子集则违背所述特征设计规则和所述关系设计规则中的至少一个。
15.根据权利要求14所述的方法，其中，图案化第二光刻胶层包括：
在所述材料层上涂布所述第二光刻胶层；
使用所述第二光掩模对所述第二光刻胶层实施第一暴露工艺；
使用所述第三光掩模对所述第二光刻胶层实施第二暴露工艺；以及
之后，显影所述第二光刻胶层。
16.根据权利要求15所述的方法，其中，相继执行使用所述第二光掩模暴露出所述第二光刻胶层的步骤以及使用所述第三光掩模暴露出所述第二光刻胶层的步骤。
17.根据权利要求15所述的方法，其中，同时执行使用所述第二光掩模暴露出所述第二光刻胶层的步骤以及使用所述第三光掩模暴露出所述第二光刻胶层的步骤。
18.根据权利要求14所述的方法，其中，所述材料层是硬掩模层，并且所述方法还包括：在通过所述第一光刻胶层的开口蚀刻所述材料层以及通过所述第二光刻胶层的开口蚀刻所述材料层之后，通过所述硬掩模层的开口蚀刻所述衬底。
19.一种光掩模组，设计为用于在材料层中形成集成电路(IC)部件，所述光掩模组包括：
第一光掩模，包括具有所述IC部件的第一子集的第一布局，其中，所述第一布局不违背设计规则；
第二光掩模，包括具有所述IC部件的第二子集和连接部件的第二布局，其中，所述IC部件的所述第二子集违背所述设计规则，所述第二布局不违背所述设计规则；以及
第三光掩模，包括具有多个匹配所述连接部件的修整部件的第三布局，
其中，所述设计规则包括：
特征设计规则，限定出IC部件的几何特性；和
关系设计规则，限定出两个IC部件之间的空间关系；
其中，所述IC部件的第一子集不违背所述特征设计规则和所述关系设计规则，而所述IC部件的第二子集则违背所述特征设计规则和所述关系设计规则中的至少一个。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969199B1 (en) * 2013-10-15 2015-03-03 Globalfoundries Inc. Methods of forming a circuit that includes a cross-coupling gate contact structure wherein the circuit is to be manufactured using a triple patterning process
US9634006B2 (en) 2014-02-28 2017-04-25 International Business Machines Corporation Third type of metal gate stack for CMOS devices
KR20150136387A (ko) 2014-05-27 2015-12-07 삼성전자주식회사 반도체 소자의 제조 방법
US9613850B2 (en) 2014-12-19 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique for feature cut by line-end shrink

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101162366A (zh) * 2006-10-10 2008-04-16 国际商业机器公司 形成光刻和亚光刻尺寸结构的方法
CN101446755A (zh) * 2007-11-27 2009-06-03 中芯国际集成电路制造(上海)有限公司 制作光掩模版的方法及图案化的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10324502B3 (de) * 2003-05-26 2005-04-21 Infineon Technologies Ag Photomaske, sowie Verfahren zur Herstellung von Halbleiter-Bauelementen
JP2005157022A (ja) * 2003-11-27 2005-06-16 Elpida Memory Inc 補助パターン付きマスクの製造方法
US7365018B2 (en) 2005-12-28 2008-04-29 Sandisk Corporation Fabrication of semiconductor device for flash memory with increased select gate width
JP2008004917A (ja) 2006-05-24 2008-01-10 Fujitsu Ltd パターン形成方法及び半導体装置の製造方法
US7648918B2 (en) 2007-08-20 2010-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pattern formation in semiconductor fabrication
US7989355B2 (en) 2009-02-12 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pitch halving

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101162366A (zh) * 2006-10-10 2008-04-16 国际商业机器公司 形成光刻和亚光刻尺寸结构的方法
CN101446755A (zh) * 2007-11-27 2009-06-03 中芯国际集成电路制造(上海)有限公司 制作光掩模版的方法及图案化的方法

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