TWI382497B - 半導體元件的製造方法 - Google Patents

半導體元件的製造方法 Download PDF

Info

Publication number
TWI382497B
TWI382497B TW098118149A TW98118149A TWI382497B TW I382497 B TWI382497 B TW I382497B TW 098118149 A TW098118149 A TW 098118149A TW 98118149 A TW98118149 A TW 98118149A TW I382497 B TWI382497 B TW I382497B
Authority
TW
Taiwan
Prior art keywords
layer
dummy
mask
spacer
semiconductor device
Prior art date
Application number
TW098118149A
Other languages
English (en)
Other versions
TW201030899A (en
Inventor
Ming Feng Shieh
Shinn Sheng Yu
Anthony Yen
Ming Ching Chang
Jeff J Xu
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW201030899A publication Critical patent/TW201030899A/zh
Application granted granted Critical
Publication of TWI382497B publication Critical patent/TWI382497B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Description

半導體元件的製造方法
本發明係有關於半導體元件的製造方法，特別係關於不需改變光微影技術而能縮減間距的方法。
半導體積體電路(IC)工業不斷持續的快速成長。IC材料及設計的技術發展孕育出不同次代的半導體積體電路，且每個次代的電路比先前次代具有更小尺寸且更複雜的設計。然而，這些發展也增加IC製程的的複雜度，因此，IC次代的發展也需要對製程作改善。在積體電路發展的方針中，是以縮小幾何尺寸(例如所使用製程所能形成的最小元件(或線))的方式增加功能密度(function density)(例如每晶片面積中內連元件的數目)。此微縮化現象通常提供了增加產率(production efficiency)及降低相關費用的好處。而微縮化也產生相對較高的功率消耗值，因此需要使用例如互補式金屬氧化半導體(complementary metal-oxide-semiconductor;CMOS)元件的低功耗的元件。
然而，有些問題會隨著半導體技術不斷往更小的特徵尺寸(feature size)發展而發生，其中“特徵尺寸(feature size)”是指以一特定的微影技術(表示以無塵室內所使用的設備能蝕刻至基底表面的最小特徵)所能製造出的最小尺寸的半導體元件且仍能具有適當的功能性。舉例而言，所指的特徵元件可以是線、閘極、或一些其他的電路元件。隨著特徵尺寸的縮減，特徵元件之間的距離(或間距(pitch))也會跟著縮減。當間距小到一個程度時，光微影技術在形成精確定義的間距(well defined pitch)會有困難。根據上述，因此有需要一種不需改變光微影技術而能縮減間距的方法。
本發明提供一種半導體元件的製造方法，包括下列步驟：於一半導體基底上形成一罩幕層；於該罩幕層上形成具有一第一虛置元件及一第二虛置元件的一虛置層，其中該第一虛置元件的寬度不超過該第二虛置元件的寬度；形成第一及第二間隔蓋層以分別覆蓋該第一及第二虛置元件的頂部，且形成第一及第二間隔套層以分別環繞該第一及第二虛置元件的側部；移除該第一間隔套層及該第一虛置元件，同時保護該第二虛置元件；移除該第一間隔套層的一第一末端及一第二末端以形成多個間隔鰭；以及利用該間隔鰭作為一第一罩幕元件且利用該第二虛置元件作為一第二罩幕元件圖案化該罩幕層。
本發明也提供一種半導體元件的製造方法，包括下列步驟：於一半導體基底上形成一第一罩幕層；於該第一罩幕層上形成一第一虛置層；於該第一虛置層上形成一第二罩幕層；於該第二罩幕層上形成具有一第一虛置元件及第二虛置元件的一第二虛置層，其中該第一虛置元件的寬度不超過該第二虛置元件的寬度；形成第一及第二間隔蓋層以分別覆蓋該第一及第二虛置元件的一頂部，且形成第一及第二間隔套層以分別環繞該第一及第二虛置元件；進行一第一蝕刻步驟以移除該第一間隔蓋層及該第一虛置元件，同時保留該第二虛置元件及該第二間隔套層；進行一第二蝕刻步驟以移除該第一間隔套層的一第一部分及第二部分，同時保留該第一間隔套層的一第三部分、該第二虛置元件、及該第二間隔套層，藉此形成多數個間隔鰭，其中該第三部分設置於該第一及第二部分之間；利用該第一間隔套層的第三部分作為一第一罩幕元件，並利用由該第二間隔套層所環繞的該第二虛置元件作為一第二罩幕元件圖案化該第二罩幕層；利用該圖案化的第二罩幕層圖案化該第一虛置層；利用該圖案化的第一虛置層圖案化該第一罩幕層；以及利用該圖案化的第一罩幕層圖案化該基底。
本發明還提供一種半導體元件的製造方法，包括下列步驟：於一半導體基底上形成一硬罩幕層；於該硬罩幕上形成一虛置層；利用一第一光罩圖案化一第一光阻層；利用該第一光阻層圖案化該虛置層以形成一第一虛置元件及一第二虛置元件；移除該第一光阻層；形成一間隔層以覆蓋該第一及第二虛置元件；利用保護住覆蓋該第二虛置元件的該間隔層的一第一部分的一第二光罩，圖案化一第二光阻層；移除該間隔層其覆蓋該第一虛置元件的頂部的一第二部分，使該間隔層的一第三部分存留於該第一虛置元件的側部；移除該第一虛置元件；移除該第二光阻層；利用保護住該間隔層的第三部分的一中間段及該第二虛置元件的一第三光罩，圖案化一第三光阻層；移除該間隔層的第三部分的末端，藉此形成多數個間隔鰭；移除該第三光阻層；以及利用該些間隔鰭作為一第一罩幕元件，並利用由該第二虛置元件作為一第二罩幕元件圖案化該硬罩幕層。
有關各實施例之製造和使用方式係如以下所詳述。然而，值得注意的是，本發明所提供之各種可應用的發明概念係依具體內文的各種變化據以實施，且在此所討論的具體實施例僅是用來顯示具體使用和製造本發明的方法，而不用以限制本發明的範圍。以下係透過各種圖示及例式說明本發明較佳實施例的製造過程。在本發明各種不同之各種實施例和圖示中，相同的符號代表相同或類似的元件。此外，當一層材料層是位於另一材料層或基板之上時，其可以是直接位於其表面上或另外插入有其他中介層。
第1圖為一實施例之間距減半的方法100的流程圖。第2A-2B圖至第23A-23B圖為一實施例之積體電路元件(半導體元件)200的製程上視圖及剖面圖。本發明係參照第1圖至第23B圖說明方法100。
請參考第1圖，方法100起始於方塊110，於基底上形成多層層膜，其中上述多層層膜包括第一及及二罩幕層與第一及第二虛置層(dummy layer)。請參考第2B圖，基底210可為半導體晶片。舉例而言，基底210可包括矽。基底210也可包括其他例如鑽石(diamond)或鍺(germanium)的元素半導體；例如碳化矽(silicon carbide;SiC)、砷化銦(indium arsenide;InAs)、或磷化銦(indium phosphide;InP)的化合物半導體；或例如矽鍺碳(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)、或磷化銦鎵(gallium indium phosphide)的合金半導體。於其他實施例中，基底210可包括非半導體材料，例如應用於薄膜電晶體液晶顯示器元件(thin-film-transistor liquid crystal display;TFT-LCD)的玻璃基底，或是應用於光罩(photomask)(罩幕(mask))的熔石英(fused quartz)或氟化鈣(calcium fluoride)。基底210可包括多個摻雜區域、介電元件、及多層內連線。於一實施例中，基底210包括多個摻雜元件以形成多個微電子元件(microelectronic component)，例如互補式金屬氧化半導體場效電晶體(complementary metal-oxide-semiconductor field-effect transistor;CMOSFET)、影像感測元件、記憶體單元、及/或電容元件。於其他實施例中，基底210包括導電材料元件及介電材料元件，分別用以耦合及絕緣各個微電子元件。
請參考第2B圖，墊層(cushion)212形成於基底210上。墊層212可用以緩衝當氮化矽層與矽層接觸時所可能造成的應力。於本發明的實施例中，墊層212包括氧化矽且厚度介於約1nm至約30nm。接著可形成罩幕層214於墊層212上。罩幕層214可包括氮化矽、氮氧化矽、或其他適合的材料。罩幕層214可以例如化學氣相沉積法(chemical vapor deposition;CVD)的適合方式形成。於以CVD法形成氮化矽材料層的例子中，所使用的前驅物包括六氯二矽烷(hexachlorodisilane；Si2 Cl6 ；簡稱HCD)、二氯矽烷(dichlorosilane；SiH2 Cl2 ；簡稱DCS)、雙第三丁基胺基矽烷(bis(tertiarybutylamino)silane；C8 H22 N2 Si；簡稱BTBAS)、及二矽乙烷(disilane；Si2 H6 ；簡稱DS)。罩幕層214於之後圖案化基底210的蝕刻過程中可用作硬罩幕。於本發明的實施例中，罩幕層214包括氮化矽，且厚度介於約10nm至約100nm。
請參考第2B圖，虛置層216可形成於罩幕層214上。虛置層216可包括聚合物或非結晶碳膜(amorphous carbon film)。於本發明的實施例中，虛置層216包括非結晶碳膜，且厚度介於約50nm至約300nm，較佳在140nm附近。
請參考第2B圖，接著可形成一或更多個罩幕層218-220於虛置層216上。於本發明的實施例中，罩幕層218形成於虛置層216上。罩幕層218包括氧化材料，且厚度介於約1nm至約30nm，較佳在30nm附近。另一個罩幕層220可選擇性的形成於罩幕層218上。於本發明的實施例中，罩幕層220包括氮氧化矽(SiON)，且厚度介於約1nm至約30nm，較佳在20nm附近。
方法100接著進行至方塊120，圖案化第二虛置層以形成第一及第二虛置元件，其中第一虛置元件的寬度不超過第二虛置元件的寬度。請參考第2B圖，虛置層222可形成於罩幕層220上。虛置層222可包括聚合物或非結晶碳膜。於本發明的實施例中，虛置層222包括非結晶碳膜，且厚度介於約50nm至約150nm，較佳在140nm附近。
請參考第2B圖，可形成另一罩幕層224於虛置層222上。於本發明的實施例中，虛置層224包括氮氧化矽(SiON)，且厚度介於約10nm至約30nm，較佳在20nm附近。此外，反射削減層(reflection-reduction layer)226可形成於罩幕層224上，以降低在微影曝光過程中的反射程度。反射削減層226也可稱作抗反射塗佈(anti-reflective coating;ARC)層或底抗反射塗佈(bottom anti-reflective coating;BARC)層。於一實施例中，BRAC層可包括以旋轉塗佈法所形成的有機BRAC材料。於本發明的實施例中，BRAC層226的厚度可介於約1nm至約100nm。於其他實施例中，可省略BRAC層以使罩幕層224可用作罩幕或ARC層。
請參考第2B圖，正光阻(positive photoresist;positive resst)層228可形成於BARC層226上。正光阻的特性係其於光微影步驟中被紫外光照射的區域會被移除。請參考第3圖，如所述說明，形成正光阻層於位於半導體元件300上的層膜330上，接著進行微影步驟310以圖案化正光阻層並形成正光阻圖案320。正光阻圖案320包括多數個正光阻元件321-323，及多數個由正光阻元件321-323所定義的開口324-325，如此使部分的層膜330透過開口324-325露出。微影步驟310利用微影系統及光罩。正光阻圖案320的開口324-325係根據光罩中的預定圖案(predetermined pattern)所形成。於一實施例中，正光阻圖案320包括由元件321的寬度及鄰近的元件321及322之間的距離的總合所定義的間距328。間距328的尺寸可依據所使用的光微影(photolithography)技術改變。本發明實施例的其中一個目的係於所使用的光微影技術下，更縮減最小間距的尺寸。用以形成正光阻圖案320的微影步驟310可包括塗佈光阻、曝光、曝光後烘烤(post-exposure baking)、及顯影(developing)步驟。曝光步驟可藉由於光束下透過罩幕對半導體元件300曝光的方式予以執行。於其他實施例中，微影步驟310包括可額外的軟烘烤(soft backing)、光罩對準(mask aligning)、及/或硬烘烤(hard backing)步驟。元件321-323可接著用以圖案化其下方的層膜330。應了解的是，於本發明的實施例中，各種用以圖案化光阻層的光微影步驟包括相同或相似於所述的光微影步驟310。
回到本實施例，請參考第4圖，使用光罩400圖案化如第2B圖所示的光阻層228。光罩400包括一或更多個光無法透過的不透光區域(opaque region)410-430。區域410-430促進光阻層228的圖案的定義。於本發明的實施例中，不透光區410、420、及430分別具有相關的寬度415、425、及435，如第4圖所示。仍於此實施例中，寬度415可實質上相同於寬度425，且寬度415及寬度425皆未超過寬度435。不透光區域410及420可用以形成具有期望的小尺寸的半導體元件。於一實施例中，區域410及420可用以形成鰭式場效電晶體(FinFET)。於其他實施例中，區域410及420可用以形成淺溝槽隔離(shallow trench isolation;STI)結構。不透光區域430可用以形成具有相較於藉由區域410及420所形成的元件的尺寸更大期望尺寸的半導體元件。於本發明的實施例中，區域430可用以形成對準罩幕(alignment mark)，其中對準罩幕係用以在各個光微影步驟中對準多個光罩。於其他實施例中，區域430可用以形成輸入及輸出邏輯元件。
請參考第4圖及第5A-5B圖，藉由相似於如上所述的微影步驟310的微影步驟，使用光罩400圖案化光阻層228。於微影過程中，可將光罩400置放在光阻層228上，並投射紫外光穿過罩幕以曝光位於光罩400下方的部分光阻層228。光阻層228被曝光的區域接著會被溶解掉，然後露出位於其下方的部分的層膜226。然後，蝕刻移除層膜226及224被曝光的部分，最後將光罩400的圖案轉移至罩幕層224上。接著可利用罩幕層224圖案化虛置層222以形成多個虛置元件230、232、及235。
請參考第6A-6B圖，於利用多個蝕刻步驟移除層膜224-228後，虛置元件230、232、及235仍保留存在。如先前所述，本發明實施例利用光罩400，其區域410及420的寬度415及425不超過區域430的寬度435，且光罩的400的圖案轉移至虛置層222上以形成虛置元件230、232、及235。請參考第6B圖，虛置元件235具有寬度239，虛置元件230及232分別具有寬度237及238，其中寬度237及238不超過寬度239，且其中寬度237、238、239可分別正比於寬度415、425、435。於本發明的實施例中，間距240係由元件320的寬度237及鄰近元件230及232之間的距離的總合所定義。間距240的尺寸可能會受限於所使用的光微影技術，例如受限於光微影系統的透鏡(lens)或照射光的波長。間距240可為能符合設計需求的光微影技術所能形成的最小間距。舉例而言，於本發明的實施例中，間距240約為90nm，元件230及232的寬度約為22.5nm。
方法100接著進行至方塊130，形成第一及第二間隔蓋層(spacer roof)以分別覆蓋第一及第二虛置元件的頂部，且形成第一及第二間隔套層(spacer sleeve)以分別環繞第一及第二虛置元件。請參考第7B圖，於虛置元件230、232、及235以及罩幕層220上形成間隔層223。間隔層223可包括氮化矽或氧化矽，並可以原子層沉積法或化學氣相沉積法形成，上述方法可操作控制所形成間隔層的厚度。於本發明的實施例中，間隔層223具有厚度245，其預期約為間隔240的1/4。
請參考第7A-7B圖，間隔層223覆蓋虛置元件230、232、及235中的每一個，其中覆蓋虛置元件230、232、及235的頂部的部分間隔層223可分別被稱作“間隔蓋層”250、252、及255。此外，環繞於虛置元件230、232、及235中的每一個的部分間隔層223可分別被稱作“間隔套層”260、262、及265。
方法100接著進行至方塊140，進行第一蝕刻步驟以移除第一間隔蓋層及第一虛置元件，同時保護第二虛置元件。請參考第8A-8B圖，於間隔層223上形成正光阻層270。接著可藉由如第9A圖所示的光罩900A圖案化光阻層270。於一實施例中，光罩900A包括尺寸大於光罩400的不透光區域430的尺寸的不透光區域930，如此使由光罩900A圖案化的光阻罩幕能足夠大至充分的保護虛置元件235及環繞虛置元件235的間隔套層265。於其他實施例中，不透光區域930的尺寸可實質上相同於光罩400的不透光區域430的尺寸。
於第9B圖所示之另一實施例的光罩900B中，光罩900B包括不透光區域940及透光區域950。透光區950具有夠大的尺寸，致使虛置元件230及232能處在未被由光罩900B圖案化的光罩所保護的狀態。此外，須注意的是，位於第9A至9B圖中的光罩900A及900B內的虛線係用以幫助讀者了解虛置元件230、232、及235的所在位置，而非表示光罩900A及900B的物理元件。於第9A圖及第9B圖所示的所有光罩900A及900B中，當虛置元件235係用作對準標記(alignment mark)時，光罩900A及900B可直接對準於虛置元件235。
請參考第10A-10B圖，可進行光微影步驟以圖案化光阻層270並形成保護光阻罩幕(protective photoresist mask)275。光阻罩幕275保護覆蓋住虛置元件235頂部的間隔蓋層255，以避免間隔蓋層255於之後的蝕刻步驟中被蝕刻。接著可移除光阻層270的其他部分。於此步驟中，可進行蝕刻步驟1020以移除虛置元件230及232的間隔蓋層250及252。蝕刻步驟1020可為乾蝕刻步驟，以確保當間隔蓋層250及252被移除時，間隔套層260及262實質上仍是未被蝕刻的。
請參考第11A-11B圖，可進行蝕刻步驟1120以移除虛置元件230及232。由於蝕刻步驟1120具有足夠的蝕刻選擇性(etching selectivity)，致使當虛置元件230及232的材料被移除時，間隔層223及罩幕層220實質上仍是未被蝕刻的。於進行蝕刻步驟1120後，移除光阻罩幕275。
方法100接著進行至方塊150，進行第二蝕刻步驟以移除第一間隔套層的第一末端部分及第二末端部分，藉此形成多個間隔鰭。請參考第12A-12B圖，間隔層223及於未被間隔層223覆蓋的罩幕層220上形成正光阻層280。接著，可藉由如第13A圖所示的光罩1300A圖案化光阻層280。於一實施例中，光罩1300A包括不透光區域1330，且不透光區域1330的尺寸實質上等於如第9A圖所示的光罩900A的不透光區域930。於其他實施例中，不透光區域1330的尺寸可實質上大於光罩900A的不透光區域930。此外，於一實施例中，光罩1300A包括具有尺寸足夠大的不透光區域1320，致使由光罩1300A圖案化的光阻罩幕能夠保護虛置元件230及232的中間部分1310，而不會保護到間隔套層260及262其個別的頂端部分1360及1370以及底端部分1380及1390。
於第13B圖所示之另一實施例的光罩1300B中，光罩1300B包括不透光區域1340及透光區域1350及1355。於其他實施例中，可利用不透光區域1430形成能夠保護虛置元件235及間隔套層260及262的中間部分1310的光阻罩幕。透光區域1350及1355可具有足夠大的尺寸，致使由光罩1300B所圖案化的光阻罩幕能夠保護間隔套層260及262的中間部分1310，而不會保護到間隔套層260及262其個別的頂端部分1360及1370以及底端部分1380及1390。此外，須注意的是，位於第13A至13B圖中的光罩1300A及1300B內的虛線係用以幫助讀者了解虛置元件230、232、及235以及間隔套層260及262的所在位置，而非表示光罩1300A及1300B的物理元件。於所有光罩1300A及1300B的實施例中，當虛置元件235係用作對準標記(alignment mark)時，光罩1300A及1300B可直接對準於虛置元件235。
請參考第14A-14B圖，利用光罩1300A進行微影步驟，以圖案化光阻層280而形成光阻罩幕285。光阻罩幕285未覆蓋間隔套層260及262的末端部分1360-1390。於蝕刻步驟1420中，未被光阻罩幕285保護的末端部分1360-1390及間隔層223的其他部分被蝕刻移除掉。於一實施例中，由於蝕刻步驟1420具有足夠的選擇性(selectivity)，致使當間隔層223的材料被移除時，罩幕層220及光阻罩幕285實質上仍是未被蝕刻的。
請參考第15A-15B圖，於進行蝕刻步驟1420後，移除光阻罩幕285。第15A-15B圖亦顯示出，一些不期望的間隔層223的間隔部分290在進行蝕刻步驟1420後仍會存留，這是因為在進行蝕刻步驟1420的過程中，不期望的間隔部分290被光阻罩幕285保護所造成的。之後將移除不期望的間隔部分290。
請參考第16A-16B圖，可進行蝕刻步驟1620以蝕刻掉虛置元件235的間隔蓋層255以及不期望的間隔部分290。蝕刻步驟1620可為乾蝕刻步驟。不期望的間隔部分290及間隔蓋層250及252的移除步驟最終會形成先前所述的多數個間隔鰭292。
方法100接著進行至方塊160，利用間隔鰭作為第一罩幕元件及由第二套層所環繞的第二虛置元件作為第二罩幕元件，圖案化第二罩幕層。請參考第17A-17B圖，於一實施例中，以多數個間隔鰭292作為一罩幕元件(mask element)296，並以由間隔套層265所環繞的虛置元件235作為另一個罩幕元件298。於其他實施例中，可蝕刻掉環繞虛置元件235的間隔套層265，且可僅以虛置元件235用作罩幕元件298。於進行蝕刻步驟1710的過程中，罩幕元件296及298保護位於其下方的部分罩幕層220，其中罩幕層220未被保護的部分則被蝕刻移除掉。因此，罩幕層220係藉由罩幕元件296及298予以圖案化，且可利用圖案化的罩幕層220圖案化位於其下方的罩幕層218。請參考第18圖，於圖案化罩幕層218前，可進行蝕刻步驟1810以移除虛置元件235，而間隔套層265及間隔鰭292實質上仍未被蝕刻到。
請參考第19A-19B圖，於進行蝕刻步驟1910的過程中，可利用圖案化罩幕層220保護位於其下方的部分罩幕層218，而移除掉罩幕層218未被保護的部分。因此，罩幕層218係藉由圖案化的罩幕層220予以圖案化。請參考第20圖，可進行蝕刻步驟2010移除掉仍留存的間隔層223，包括間隔鰭292及間隔套層265。須注意的是，雖然於此實施例中係於蝕刻步驟1910後進行蝕刻步驟2010，然而，於其他實施例中，亦可於蝕刻步驟1910前進行蝕刻步驟2010。
方法100接著進行至方塊170，藉由圖案化的第二罩幕層圖案化第一虛置層。請參考第21A-21B圖，於進行蝕刻步驟2110的過程中，可利用圖案化罩幕層218保護部分位於其下方的虛置層216，而移除掉虛置層216未被保護的部分。因此，虛置層216係藉由圖案化罩幕層218予以圖案化。
方法100接著進行至方塊180，藉由圖案化的第一虛置層圖案化第一罩幕層。請參考第22A-22B圖，於進行蝕刻步驟2210的過程中，可利用圖案化虛置層216保護部分位於其下方的罩幕層214，而移除掉罩幕層214未被保護的部分。因此，罩幕層214係藉由圖案化虛置層216予以圖案化。
方法100接著進行至方塊190，藉由圖案化的第一罩幕層圖案化基底。請參考第23A-23B圖，於進行蝕刻步驟2310的過程中，可利用圖案化罩幕層214保護部分位於其下方的墊層(cushion)212，而移除掉墊層212未被保護的部分。因此，墊層212係藉由圖案化罩幕層214予以圖案化。以相同的方法，利用圖案化的墊層212圖案化基底。最後形成元件202-209。間距207係由間隔鰭204的寬度及鄰近的間隔鰭204及205之間的距離的總合。可觀察到的是，間距207的尺寸約為如第6圖所示之間距240其尺寸的一半，其中間距240可表示所使用之光微影技術所能得到的最小間距。因此，本發明實施例中的其中一個優點是，利用多個圖案化步驟且在未改變光微影技術的前提下，可將以所使用之光微影技術可形成的最小間距予以減半。另外可觀察到的是，每個元件202-205的寬度206係虛置元件230的寬度237的一半。因此，本發明實施例的另外一個優點是，使用相同的光微影技術仍可縮小元件的尺寸(特徵尺寸)。因此，利用此方法所製造的半導體晶片可具有較高的封裝密度。再者，本發明實施例的另外一個優點是方法100僅需使用三個光罩(400、900A、1300A)即可達到間距減半的目的，而其他方法可能需要使用四個或更多個光罩。本發明實施例還有另外一個優點，就是可利用相同的光罩，於相同的製程步驟中形成尺寸不同的元件。
於本發明實施例中所使用的是正光阻，對於不同製程圖案需求，可適當的調整光罩400、900A-B、及1300A-B以圖案化半導體元件200。特別是可改變每個光罩的不透光區域及透光區域，使適合於光微影技術。應了解的是，其他實施例亦可使用負光阻進行上述的步驟。當使用負光阻取代正光阻時，只需反轉改變原光罩之不透光區域及透光區域。
綜觀上述，本發明所揭露之方法及元件提供一種有效能利用所進行之光微影技術縮小間距尺寸的方法。此處所述方法的優點係利用具有不同圖案的多個光罩及進行多個蝕刻步驟以縮減間距尺寸。再者，於此說明的方法所使用的材料及步驟適合且相容於的CMOS的製程，且整合至製程中的費用並不昂貴。應了解的是，於此所討論的不同實施例提供了數種不同的優點，而並非所有的實施例都必須具有特別的優點。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體元件
210‧‧‧基底
212‧‧‧墊層
214‧‧‧罩幕層
216‧‧‧虛置層
218‧‧‧罩幕層
220‧‧‧罩幕層
222‧‧‧虛置層
223‧‧‧間隔層
224‧‧‧罩幕層
226‧‧‧反射削減層
228‧‧‧正光阻層
230‧‧‧虛置元件
232‧‧‧虛置元件
235‧‧‧虛置元件
237‧‧‧寬度
238‧‧‧寬度
239‧‧‧寬度
240‧‧‧間隔
245‧‧‧厚度
250‧‧‧間隔蓋層
252‧‧‧間隔蓋層
255‧‧‧間隔蓋層
260‧‧‧間隔套層
262‧‧‧間隔套層
265‧‧‧間隔套層
270‧‧‧光阻層
275‧‧‧光阻罩幕
280‧‧‧正光阻層
285‧‧‧光阻罩幕
290‧‧‧間隔部分
292‧‧‧間隔鰭
296．．．罩幕元件
298．．．罩幕元件
300．．．半導體元件
310．．．微影步驟
320．．．正光阻圖案
321．．．正光阻元件
322．．．正光阻元件
323．．．正光阻元件
324．．．開口
325．．．開口
328．．．間距
330．．．層膜
400．．．光罩
410．．．不透光區域
415．．．寬度
420．．．不透光區域
425．．．寬度
430．．．不透光區域
435．．．寬度
900A．．．光罩
900B．．．光罩
930．．．不透光區域
940．．．不透光區域
950．．．透光區域
1020．．．蝕刻步驟
1120．．．蝕刻步驟
1300A．．．光罩
1300B．．．光罩
1310．．．中間部分
1320．．．不透光區域
1330．．．不透光區域
1340．．．不透光區域
1350．．．透光區域
1355．．．透光區域
1360．．．頂端部分
1370．．．頂端部分
1380．．．底端部分
1390．．．底端部分
1420．．．蝕刻步驟
1620．．．蝕刻步驟
1710．．．蝕刻步驟
1810．．．蝕刻步驟
1910．．．蝕刻步驟
2010．．．蝕刻步驟
2110．．．蝕刻步驟
2210．．．蝕刻步驟
2310．．．蝕刻步驟
第1圖為根據本發明概念形成半導體元件以縮減間距的方法流程圖。
第2A-2B圖及第4圖至第23B圖為根據第1圖所示之方法其製程的剖面圖及上視圖。
第3圖顯示一實施例之利用正光阻進行光微影步驟的剖面圖。
200．．．半導體元件
210．．．基底
212．．．墊層
214．．．罩幕層
216．．．虛置層
218．．．罩幕層
220．．．罩幕層
222．．．虛置層
223．．．間隔層
224．．．罩幕層
226．．．反射削減層
228．．．正光阻層

Claims (20)

  1. 一種半導體元件的製造方法，包括下列步驟：於一半導體基底上形成一罩幕層；於該罩幕層上形成具有一第一虛置元件及一第二虛置元件的一虛置層，其中該第一虛置元件的寬度不超過該第二虛置元件的寬度；形成第一及第二間隔蓋層以分別覆蓋該第一及第二虛置元件的頂部，且形成第一及第二間隔套層以分別環繞該第一及第二虛置元件的側部；移除該第一間隔套層及該第一虛置元件，同時保護該第二虛置元件；移除該第一間隔套層的一第一末端及一第二末端以形成多個間隔鰭；以及利用該些間隔鰭作為一第一罩幕元件且利用該第二虛置元件作為一第二罩幕元件圖案化該罩幕層。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該形成具有一第一虛置元件的虛置層的步驟包括形成至少兩個實質上具有相等寬度的第一虛置元件，其中一個第一虛置元件的寬度以及兩個虛置元件之間的距離的總合為一第一間距。
  3. 如申請專利範圍第2項所述之半導體元件的製造方法，其中該第一及第二間隔套層的寬度約為該第一間距的1/4。
  4. 如申請專利範圍第3項所述之半導體元件的製造方法，其中該些間隔鰭中的其中一個的寬度及鄰近的間 隔鰭之間的距離的總合為一第二間距，其中該第二間距約為該第一間距的1/2。
  5. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該些間隔蓋層及間隔套層包括氮化矽及氧化矽中的其中一個。
  6. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該罩幕層包括氮氧化矽。
  7. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該移除該第一間隔蓋層的步驟包括於利用一乾蝕刻步驟蝕刻該第一間隔蓋層時，以一光阻罩幕保護該第二虛置原件。
  8. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該移除該第一間隔套層的第一末端及第二末端的步驟包括於蝕刻掉該第一間隔套層的末端時，以一光阻罩幕保護該第一間隔套層的一中間部分及該第二虛置元件。
  9. 一種半導體元件的製造方法，包括下列步驟：於一半導體基底上形成一第一罩幕層；於該第一罩幕層上形成一第一虛置層；於該第一虛置層上形成一第二罩幕層；於該第二罩幕層上形成具有一第一虛置元件及第二虛置元件的一第二虛置層，其中該第一虛置元件的寬度不超過該第二虛置元件的寬度；形成第一及第二間隔蓋層以分別覆蓋該第一及第二虛置元件的一頂部，且形成第一及第二間隔套層以分別 環繞該第一及第二虛置元件；進行一第一蝕刻步驟以移除該第一間隔蓋層及該第一虛置元件，同時保留該第二虛置元件及該第二間隔套層；進行一第二蝕刻步驟以移除該第一間隔套層的一第一部分及第二部分，同時保留該第一間隔套層的一第三部分、該第二虛置元件、及該第二間隔套層，藉此形成多數個間隔鰭，其中該第三部分設置於該第一及第二部分之間；利用該第一間隔套層的第三部分作為一第一罩幕元件，並利用由該第二間隔套層所環繞的該第二虛置元件作為一第二罩幕元件圖案化該第二罩幕層；利用該圖案化的第二罩幕層圖案化該第一虛置層；利用該圖案化的第一虛置層圖案化該第一罩幕層；以及利用該圖案化的第一罩幕層圖案化該基底。
  10. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第一罩幕層包括氮化矽。
  11. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第一虛置層包括一聚合物及一非結晶碳膜中的其中一個。
  12. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第二罩幕層包括一氧化層及一氮氧化矽層，每個層膜的厚度介於約1 nm至約30 nm。
  13. 如申請專利範圍第9項所述之半導體元件的製 造方法，其中該第二虛置層包括一聚合物及一非結晶碳膜中的其中一個，該第二虛置層的厚度介於約50 nm至約150 nm。
  14. 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第一蝕刻步驟包括一乾蝕刻步驟，且其中該第二蝕刻步驟包括一乾蝕刻步驟。
  15. 一種半導體元件的製造方法，包括下列步驟：於一半導體基底上形成一硬罩幕層；於該硬罩幕上形成一虛置層；利用一第一光罩圖案化一第一光阻層；利用該第一光阻層圖案化該虛置層以形成一第一虛置元件及一第二虛置元件；移除該第一光阻層；形成一間隔層以覆蓋該第一及第二虛置元件；利用保護住覆蓋該第二虛置元件的該間隔層的一第一部分的一第二光罩，圖案化一第二光阻層；移除該間隔層其覆蓋該第一虛置元件的頂部的一第二部分，使該間隔層的一第三部分存留於該第一虛置元件的側部；移除該第一虛置元件；移除該第二光阻層；利用保護住該間隔層的第三部分的一中間段及該第二虛置元件的一第三光罩，圖案化一第三光阻層；移除該間隔層的第三部分的末端，藉此形成多數個間隔鰭； 移除該第三光阻層；以及利用該些間隔鰭作為一第一罩幕元件，並利用由該第二虛置元件作為一第二罩幕元件圖案化該硬罩幕層。
  16. 如申請專利範圍第15項所述之半導體元件的製造方法，其中該第一光罩包括一第一不透光區域及一第二不透光區域，該第一不透光區域的一寬度不超過該第二不透光區域的一寬度，其中該第一不透光區域對應該第一虛置元件，且該第二不透光區域對應該第二虛置元件。
  17. 如申請專利範圍第15項所述之半導體元件的製造方法，其中該第二虛置元件係用作一對準標記，且其中該圖案化該第二光阻層的步驟包括將該第二光罩對準該對準標記。
  18. 如申請專利範圍第17項所述之半導體元件的製造方法，其中該圖案化該第三光阻層的步驟包括將該第三光罩對準該對準標記。
  19. 如申請專利範圍第15項所述之半導體元件的製造方法，其中該第一虛置元件包括至少兩個實質上具有相同寬度且以一距離互相分開的第一虛置元件，其中一個第一虛置元件的寬度及該距離的總合為一間距。
  20. 如申請專利範圍第19項所述之半導體元件的製造方法，其中該間隔層的寬度約為該間距的1/4。
TW098118149A 2009-02-12 2009-06-02 半導體元件的製造方法 TWI382497B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/370,152 US7989355B2 (en) 2009-02-12 2009-02-12 Method of pitch halving

Publications (2)

Publication Number Publication Date
TW201030899A TW201030899A (en) 2010-08-16
TWI382497B true TWI382497B (zh) 2013-01-11

Family

ID=42540774

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098118149A TWI382497B (zh) 2009-02-12 2009-06-02 半導體元件的製造方法

Country Status (2)

Country Link
US (1) US7989355B2 (zh)
TW (1) TWI382497B (zh)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7244640B2 (en) * 2004-10-19 2007-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a body contact in a Finfet structure and a device including the same
US7898037B2 (en) 2007-04-18 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact scheme for MOSFETs
US8883597B2 (en) * 2007-07-31 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8283231B2 (en) * 2008-06-11 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. finFET drive strength modification
US8153493B2 (en) 2008-08-28 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET process compatible native transistor
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8331068B2 (en) * 2009-02-19 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. ESD protection for FinFETs
US8457930B2 (en) * 2009-04-15 2013-06-04 James Schroeder Personalized fit and functional designed medical prostheses and surgical instruments and methods for making
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8357569B2 (en) 2009-09-29 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating finfet device
US8110466B2 (en) * 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8445340B2 (en) * 2009-11-19 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Sacrificial offset protection film for a FinFET device
US9117905B2 (en) * 2009-12-22 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for incorporating impurity element in EPI silicon process
US8310013B2 (en) * 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8942030B2 (en) 2010-06-25 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM cell circuit
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8675397B2 (en) 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8212295B2 (en) 2010-06-30 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. ROM cell circuit for FinFET devices
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8881084B2 (en) 2010-05-14 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET boundary optimization
US8621398B2 (en) 2010-05-14 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Automatic layout conversion for FinFET device
US8278173B2 (en) 2010-06-30 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8278196B2 (en) 2010-07-21 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. High surface dopant concentration semiconductor device and method of fabricating
US9130058B2 (en) 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
US8148232B2 (en) * 2010-08-11 2012-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Overlay mark enhancement feature
US8373229B2 (en) 2010-08-30 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate controlled bipolar junction transistor on fin-like field effect transistor (FinFET) structure
US8730473B2 (en) * 2010-09-28 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple edge enabled patterning
US8062963B1 (en) 2010-10-08 2011-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having an epitaxy region
US8489218B2 (en) * 2010-10-15 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Chamber match using important variables filtered by dynamic multivariate analysis
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US9166022B2 (en) 2010-10-18 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8338305B2 (en) 2010-10-19 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device by self-aligned castle fin formation
US8486769B2 (en) 2010-11-19 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metrology structures from fins in integrated circuitry
US9472550B2 (en) 2010-11-23 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusted fin width in integrated circuitry
US8633076B2 (en) 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
US8525267B2 (en) 2010-11-23 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for forming Fins in integrated circuitry
US9190261B2 (en) 2011-08-25 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Layer alignment in FinFET fabrication
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8562843B2 (en) 2011-10-18 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit method with triple patterning
US8796124B2 (en) 2011-10-25 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Doping method in 3D semiconductor device
US8557675B2 (en) 2011-11-28 2013-10-15 Globalfoundries Inc. Methods of patterning features in a structure using multiple sidewall image transfer technique
US9059001B2 (en) 2011-12-16 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with biased feature
US8669186B2 (en) 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
US8802510B2 (en) 2012-02-22 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
US20130244437A1 (en) * 2012-03-15 2013-09-19 Globalfoundries Inc. Methods of forming features on an integrated circuit product using a novel compound sidewall image transfer technique
US8697515B2 (en) * 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8617961B1 (en) * 2012-07-18 2013-12-31 International Business Machines Corporation Post-gate isolation area formation for fin field effect transistor device
JP6123242B2 (ja) * 2012-11-09 2017-05-10 大日本印刷株式会社 パターン形成方法
US9093335B2 (en) * 2012-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Calculating carrier concentrations in semiconductor Fins using probed resistance
US8987142B2 (en) * 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US9159832B2 (en) 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
US8932957B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8846490B1 (en) 2013-03-12 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9076736B2 (en) 2013-03-14 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device fabrication
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US8835323B1 (en) 2013-03-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9245844B2 (en) 2013-03-17 2016-01-26 Nanya Technology Corporation Pitch-halving integrated circuit process and integrated circuit structure made thereby
KR102176513B1 (ko) * 2013-09-25 2020-11-09 인텔 코포레이션 Finfet 아키텍처용 고체-상태 확산 소스를 갖는 분리 웰 도핑
US9257439B2 (en) 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US10163652B2 (en) * 2014-03-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9318574B2 (en) 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
TWI621210B (zh) * 2014-08-27 2018-04-11 聯華電子股份有限公司 一種製作半導體元件的方法
US9601345B2 (en) 2015-03-27 2017-03-21 International Business Machines Corporation Fin trimming in a double sit process
US9443729B1 (en) 2015-03-31 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming FinFET devices
US9704974B2 (en) 2015-04-16 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Process of manufacturing Fin-FET device
TWI653687B (zh) * 2015-07-01 2019-03-11 聯華電子股份有限公司 半導體元件及其製作方法
DE112015006974T5 (de) 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
US9761452B1 (en) * 2016-07-08 2017-09-12 Globalfoundries Inc. Devices and methods of forming SADP on SRAM and SAQP on logic
US10529617B2 (en) * 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040198065A1 (en) * 2003-04-04 2004-10-07 Sung-Kwon Lee Method for fabricating semiconductor device with fine patterns
US7179749B2 (en) * 2004-06-25 2007-02-20 Hynix Semiconductor Inc. Method for fabricating semiconductor device capable of decreasing critical dimension in peripheral region
US20070072334A1 (en) * 2005-09-29 2007-03-29 Freescale Semiconductor, Inc. Semiconductor fabrication process employing spacer defined vias

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US7989855B2 (en) 2004-06-10 2011-08-02 Nec Corporation Semiconductor device including a deflected part
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7244640B2 (en) 2004-10-19 2007-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a body contact in a Finfet structure and a device including the same
US7528456B1 (en) * 2005-03-01 2009-05-05 The Regents Of The University Of California Nano-scale computational architectures with spin wave bus
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7247887B2 (en) 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7508031B2 (en) 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7605449B2 (en) 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7807523B2 (en) 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7898037B2 (en) 2007-04-18 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact scheme for MOSFETs
US7939862B2 (en) 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
US8883597B2 (en) 2007-07-31 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
JP2009152243A (ja) * 2007-12-18 2009-07-09 Toshiba Corp 半導体装置の製造方法
US8283231B2 (en) 2008-06-11 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. finFET drive strength modification
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8153493B2 (en) 2008-08-28 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET process compatible native transistor
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040198065A1 (en) * 2003-04-04 2004-10-07 Sung-Kwon Lee Method for fabricating semiconductor device with fine patterns
US7037850B2 (en) * 2003-04-04 2006-05-02 Hynix Semiconductor Inc. Method for fabricating semiconductor device with fine patterns
US7179749B2 (en) * 2004-06-25 2007-02-20 Hynix Semiconductor Inc. Method for fabricating semiconductor device capable of decreasing critical dimension in peripheral region
US20070072334A1 (en) * 2005-09-29 2007-03-29 Freescale Semiconductor, Inc. Semiconductor fabrication process employing spacer defined vias

Also Published As

Publication number Publication date
US7989355B2 (en) 2011-08-02
US20100203734A1 (en) 2010-08-12
TW201030899A (en) 2010-08-16

Similar Documents

Publication Publication Date Title
TWI382497B (zh) 半導體元件的製造方法
US10049919B2 (en) Semiconductor device including a target integrated circuit pattern
US7709275B2 (en) Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor
US6620715B1 (en) Method for forming sub-critical dimension structures in an integrated circuit
CN104681410A (zh) 形成图案的机制
TWI528417B (zh) 在半導體裝置內形成圖案的方法
US20220044933A1 (en) Semiconductor device with reduced critical dimensions
JP4237216B2 (ja) 半導体装置の製造方法
CN103066070B (zh) 采用三重图案化的集成电路方法
TWI766060B (zh) 圖案化方法
US9429835B2 (en) Structure and method of photomask with reduction of electron-beam scatterring
US9230812B2 (en) Method for forming semiconductor structure having opening
US9196524B2 (en) Manufacturing method of semiconductor device
TWI528496B (zh) 半導體元件製作方法
TW201532186A (zh) 形成半導體主動區和隔離區域之雙圖案方法
US20240126174A1 (en) Lithography
US9606432B2 (en) Alternating space decomposition in circuit structure fabrication
US8426114B2 (en) L-shaped feature, method of making an L-shaped feature and method of making an L-shaped structure
KR20080059019A (ko) 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
TWI529779B (zh) 圖案化半導體結構的方法
JP2001235851A (ja) フォトマスク、露光装置、露光方法および半導体装置の製造方法
KR20060121348A (ko) 반도체 소자의 소자분리막 형성방법