KR20060121348A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막 상에 트렌치 형성 영역을 노출시키는 감광막 패턴을 형성하되, 소망하는 트렌치의 폭 보다 넓은 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각장벽으로 이용해서 패드질화막을 식각하는 단계와, 상기 식각된 패드질화막을 식각장벽으로 이용해서 패드산화막과 기판을 식각하여 소망하는 폭 및 깊이 보다 넓고 깊으면서 포지티브 슬로프를 갖는 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계와, 상기 패드질화막이 노출될 때까지 매립산화막을 CMP하는 단계와, 상기 패드질화막과 패드산화막을 제거하는 단계와 상기 트렌치 내에 매립된 매립산화막 표면의 일부 두께 및 상기 매립산화막 양측의 기판 표면 일부 두께를 소망하는 패턴 임계치수(critical dimension)가 얻어질 때까지 추가로 식각하는 단계를 포함한다. 본 발명에 따르면, 노광공정에서 빛들간의 간섭현상으로 인해 발생하는 패턴간 간섭부분을, STI 공정에서 추가적인 식각공정을 통하여 제거해줌으로써, 패턴 쇼트(short) 현상을 억제할 수 있다. 따라서, 보다 깨끗한 공정마진을 가지는 미세 패턴 및 소자분리 영역을 구현할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

도 1은 종래의 문제점을 설명하기 위한 도면.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.

도 3은 본 발명의 다른 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.

(도면의 주요 부분에 대한 부호의 설명)

21 : 반도체기판 22 : 패드산화막

23 : 패드질화막 24 : 매립산화막(소자분리막)

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하 게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다.

이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서, 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야 하는 것이다.

기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 로코스 공정에 의한 소자분리막은 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.

따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서 좁은 폭을 가지면서 우수한 소자분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

한편, 상기 소자분리막 형성시 요구되는 공정으로, 포토리소그라피(Photo lithography) 공정을 들 수 있다. 상기 포토리소그라피 공정은 원하는 형상의 패턴을 형성하기 위하여 수행되는 공정으로서, 감광막의 도포, 노광 및 현상을 통해 감광막 패턴을 형성하는 제1공정과, 상기 감광막 패턴을 이용하여 피식각층을 식각하는 제2공정을 포함한다. 여기서, 상기 노광공정은 쿼츠(Quartz) 상에 크롬을 패터닝하여 제작한 노광 마스크를 이용하여 수행하며, 이때, 패턴의 임계치수는 광원의 파장에 크게 의존한다.

반도체 소자의 고집적화가 진행됨에 따라, 패턴 크기의 감소도 함께 요구되고 있는데, 광원으로서 G-라인(λ=436nm) 또는 I-라인(λ=365nm) 등을 이용하는 종래의 노광 공정으로는 고집적 소자에서 요구되는 패턴 크기를 구현하는데 어려움이 있는 바, 최근에는 보다 짧은 파장을 갖는 광원으로서 KrF(λ=248nm) 및 ArF(λ=193nm)를 일반적으로 사용하고 있고, 나아가, 광학적 노광(optical lithography) 공정에 있어서의 빛들간 에너지 중첩으로 인해 발생하는 해상도 저하 현상을 근본적으로 해결할 수 있는 방안으로서 전자빔 또는 이온빔 등을 이용한 비광학적 노광공정에 대한 연구가 활발하게 진행되고 있다.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하면 다음과 같다.

먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한 상태에서, 공지의 포토리소그라피 공정에 따라 패드질화막을 식각한 후, 상기 패드질화막이 제거되어 노출된 패드산화막 부분 및 그 하부의 실리콘 기판 부분을 식각하여 트렌치를 형성한다.

그런다음, 상기 트렌치가 완전 매립되도록 결과물 상에 산화막을 증착한 후, 상기 패드질화막이 노출될 때까지 산화막을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP)한다.

그리고나서, 패드질화막과 패드산화막을 차례로 제거하여 트렌치형의 소자분리막을 형성한다.

그러나, 종래의 소자분리막 형성방법에 따르면, 고집적화로 인해 패턴간 간격이 미세해짐에 따라 노광공정에서의 빛들간 에너지 중첩으로 인해, 도 1에 보여지는 바와 같이, 장축방향으로 공정마진의 확보가 어렵고, 그래서, 패턴들간, 즉, 액티브 영역들간 쇼트(short)가 발생할 수 있다.

한편, 이러한 문제점을 해결하기 위한 방안으로서, 노광마스크 또는 광원 장비 등의 성능향상이 요구되지만, 이는 장비 제작이 용이하지 않고 추가 비용이 발생한다는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 고집적화에 따른 패턴간 쇼트 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 상에 트렌치 형성 영역을 노출시키는 감광막 패턴을 형성하되, 소망하는 트렌치의 폭 보다 넓은 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 이용해서 패드질화막을 식각하는 단계; 상기 식각된 패드질화막을 식각장벽으로 이용해서 패드산화막과 기판을 식각하여 소망하는 폭 및 깊이 보다 넓고 깊으면서 포지티브 슬로프를 갖는 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계; 상기 패드질화막이 노출될 때까지 매립산화막을 CMP하는 단계; 상기 패드질화막과 패드산화막을 제거하는 단계; 및 상기 트렌치 내에 매립된 매립산화막 표면의 일부 두께 및 상기 매립산화막 양측의 기판 표면 일부 두께를 소망하는 패턴 임계치수(critical dimension)가 얻어질 때까지 추가로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법을 제공한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한다. 그런다음, 상기 패드질화막(23) 상에 트렌치 형성 영역을 노출시키는 감광막 패턴(24)을 형성하되, 소망하는 트렌치의 폭(W1) 보다 넓은 영역(W2)을 노출시키는 감광막 패턴(24)을 형성한다. 그런 후에, 상기 감광막 패턴을 식각장벽으로 이용해서 패드질화막(23)을 식각한다.

도 2b를 참조하면, 상기 식각된 패드질화막(23)을 식각장벽으로 이용해서 패드산화막(22)과 기판(21)을 식각하여 소망하는 폭(W2) 및 깊이(d2) 보다 넓고(W1) 깊으면서(d1) 포지티브 슬로프를 갖는 트렌치를 형성한다. 다음으로, 상기 트렌치를 매립하도록 기판 결과물 상에 매립산화막(24)을 형성한다. 그런 후에, 상기 패드질화막(23)이 노출될 때까지 매립산화막(22)을 CMP한다. 그리고나서, 상기 패드 질화막(23)과 패드산화막(21)을 제거한다.

도 2c를 참조하면, 상기 트렌치 내에 매립된 매립산화막(24) 표면의 일부 두께 및 상기 매립산화막(24) 양측의 기판(21) 표면 일부 두께를 소망하는 패턴 임계치수(critical dimension)가 얻어질 때까지 추가로 식각한다. 상기 추가 식각이 완료된 후, 소자분리막은 도 2d에 도시된 바와 같이, W2의 폭 및 d2의 깊이를 갖는다.

여기서, 상기 매립산화막(24) 및 기판(21)의 추가 식각은 어느 하나를 식각한 후, 다른 하나를 식각하는 방식으로 진행될 수 있다.

도 2c를 참조하면, 전술한 실시예는 매립산화막(24) 표면의 일부를 먼저 추가 식각하여준 경우에 해당한다. 한편, 도 3은 본 발명의 또 다른 실시예로서, 매립산화막(24) 양측의 기판(21) 표면의 일부를 먼저 식각하여준 경우에 해당한다.

또한, 상기 식각은 에치백 공정 또는 CMP 공정으로 진행될 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명에서는, 노광공정에서 빛들간의 간섭현상으로 인해 발생하는 패턴간 간섭부분을, STI 공정에서 추가적인 식각공정을 통하여 제거해줌으로써, 패턴 쇼트(short) 현상을 억제함은 물론, 보다 깨끗한 공정마진을 가지는 미세 패턴 및 소자분리 영역을 구현할 수 있게 된다.

또한, 본 발명의 방법은, 기존 노광장비를 그대로 사용하면서, 종래에는 구현이 불가하였던 미세하고 깨끗한 패턴을 구현함으로써, 투자비 및 생산원가를 절감하는 효과를 얻을 수 있다.

Claims (3)

1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막 상에 트렌치 형성 영역을 노출시키는 감광막 패턴을 형성하되, 소망하는 트렌치의 폭 보다 넓은 영역을 노출시키는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 식각장벽으로 이용해서 패드질화막을 식각하는 단계;

   상기 식각된 패드질화막을 식각장벽으로 이용해서 패드산화막과 기판을 식각하여 소망하는 폭 및 깊이 보다 넓고 깊으면서 포지티브 슬로프를 갖는 트렌치를 형성하는 단계;

   상기 트렌치를 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계;

   상기 패드질화막이 노출될 때까지 매립산화막을 CMP하는 단계;

   상기 패드질화막과 패드산화막을 제거하는 단계; 및

   상기 트렌치 내에 매립된 매립산화막 표면의 일부 두께 및 상기 매립산화막 양측의 기판 표면 일부 두께를 소망하는 패턴 임계치수(critical dimension)가 얻어질 때까지 추가로 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 매립산화막 및 기판의 추가 식각은 어느 하나를 식각한 후, 다른 하나를 식각하는 방식으로 진행하는 것을 특징으로 하는 반도체 소 자의 소자분리막 형성방법
3. 제 2 항에 있어서, 상기 식각은 에치백 또는 CMP 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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