KR100597765B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100597765B1
KR100597765B1 KR1020030101383A KR20030101383A KR100597765B1 KR 100597765 B1 KR100597765 B1 KR 100597765B1 KR 1020030101383 A KR1020030101383 A KR 1020030101383A KR 20030101383 A KR20030101383 A KR 20030101383A KR 100597765 B1 KR100597765 B1 KR 100597765B1
Authority
KR
South Korea
Prior art keywords
pattern
photoresist
film
specific pattern
exposing
Prior art date
Application number
KR1020030101383A
Other languages
English (en)
Other versions
KR20050070857A (ko
Inventor
이준석
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030101383A priority Critical patent/KR100597765B1/ko
Publication of KR20050070857A publication Critical patent/KR20050070857A/ko
Application granted granted Critical
Publication of KR100597765B1 publication Critical patent/KR100597765B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 반도체 기판 상에 형성되는 패턴에 의해 유발되는 콘택홀들 또는 비아홀들 사이의 단차 즉, 콘택홀들 또는 비아홀들 사이의 장경비 차이에 무관하게 균일한 크기의 홀을 형성할 수 있는 반도체 소자의 제조방법에 관한 것으로서,
본 발명의 반도체 소자의 제조방법은 필드 영역에 의해 정의되는 액티브 영역의 반도체 기판 상에 특정 패턴을 형성하기 위한 물질층을 적층하는 단계;와, 상기 물질층 상에 제 1 감광막을 도포하는 단계;와, 상기 특정 패턴의 레이아웃이 구비된 제 1 포토 마스크를 이용하여 상기 제 1 감광막을 노광한 다음, 현상하여 제 1 감광막 패턴을 형성하는 단계;와, 상기 제 1 감광막 패턴을 식각 마스크로 이용하여 상기 물질층을 선택적으로 패터닝하여 특정 패턴을 형성하는 단계;와, 상기 특정 패턴을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 층간절연막 상에 제 2 감광막을 도포하는 단계;와, 상기 제 1 포토 마스크를 이용하여 상기 제 2 감광막의 소정 두께를 부분 노광하는 단계;와, 상기 층간절연막의 소정 부위가 식각되어 상기 특정 패턴의 표면 및 기판 표면을 노출시키는 복수개의 콘택홀 또는 비아홀의 레이아웃이 구비된 제 2 포토 마스크를 이용하여 전체 두께의 상기 제 2 감광막을 노광한 다음, 현상하여 제 2 감광막 패턴을 형성하는 단계;와, 상기 제 2 감광막 패턴을 식각 마스크로 이용하여 층간절연막을 식각하여 상기 특정 패턴 및 기판을 노출시키는 복수개의 콘택홀 또는 비아홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
리소그래피, 마이크로 로딩, 단차

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
도 1a 및 1b는 마이크로 로딩 효과의 일 예를 설명하기 위한 반도체 소자의 공정 단면도.
도 2a 및 2b는 마이크로 로딩 효과에 의해 콘택홀들의 크기가 다름을 나타낸 주사전자현미경(SEM) 사진.
도 3a 내지 3f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
301 : 반도체 기판 302a : 게이트 절연막
303a : 게이트 전극 306 : 층간절연막
307 : 제 2 감광막 312 : 제 2 포토 마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 기판 상에 형성되는 패턴에 의해 유발되는 콘택홀들 또는 비아홀들 사이의 단차 즉, 콘택홀들 또는 비아홀들 사이의 장경비 차이에 무관하게 균일한 크기의 홀을 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다.
포토리소그래피(Photo lithography) 공정은 반도체 소자 제조에 있어 필수적인 공정으로서, 웨이퍼 상에 감광막을 균일하게 도포한 다음, 소정의 레이아웃으로 형성된 포토 마스크를 이용하여 노광 공정을 수행하고 노광된 감광막을 현상하여 특정의 패턴으로 형성하는 공정을 말한다.
한편, 최근의 반도체 소자의 고집적화에 따라 설계 룰(design rule)이 미세화되면서, 포토리소그래피 공정 수행시 인접 패턴과의 광학근접효과(Optical Proximity Effect)에 의해 패턴에 결함이 발생하는 문제점이 대두되었다. 즉, 사각형 형상의 패턴을 형성하는 경우, 빛의 회절에 의해 사각형 패턴의 모서리가 둥글게 되는 코너 라운딩(corner rounding) 현상이 발생된다. 또한, 패턴들이 밀집되어 있는 영역(밀집 영역)에 비하여 패턴들이 고립되어 있는 영역(고립 영역)의 패턴들이 그 크기가 작게 패터닝되는 현상이 발생되는데 이 역시 광학 근접 효과에 의한 것이다.
이에 따라, 상기와 같은 현상을 억제하고 해상도를 향상시키기 위하여 광학근접보상(Optical Proximity Correction) 방법, 위상 반전(Phase Shift) 방법 등이 제안되었다. 상기 광학근접보상 방법은 광학근접보상 패턴을 이용하여 빛의 회절 문제를 보상하는 방법을 말하며, 상기 위상 반전 방법은 광학상의 콘트라스트를 향 상시키는 방법으로서, IBM(International Business Machines)의 레벤슨(M.D.Levenson)이 고안한 위상 반전 포토 마스크를 이용하여 해상도를 높여 미세 패턴을 형성하는 방법이다. 이와 같이, 광학 근접 효과에 대한 해결책은 다양하게 제시되고 있음을 알 수 있다.
한편, 반도체 고집적화에 의해 콘택홀 또는 비아홀의 장경비(Aspect ratio)가 커지게 된다. 즉, 홀의 직경 대비 홀의 높이가 커지는 것을 말한다. 콘택홀 또는 비아홀은 보통 층간절연막을 식각하여 형성하는데, 홀의 장경비가 커짐에 따라 식각 공정 수행시 식각되는 층간절연막의 하부까지 식각 가스가 공급되지 못하여 식각 속도에 변하게 되는 이른바, 마이크로 로딩 효과(Micro loading effect)가 발생하게 되고 이에 따라 소자의 신뢰성에 문제가 발생하게 된다.
상기 마이크로 로딩 효과는 상기와 같이 일률적인 고 장경비의 콘택홀 형성시뿐만 아니라 반도체 기판 상에 형성되는 패턴들에 의해 유발되는 단차로 인해 발생하기도 한다.
도면을 참고하여 설명하면 다음과 같다. 도 1a 및 1b는 마이크로 로딩 효과의 일 예를 설명하기 위한 반도체 소자의 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(101)의 액티브 영역 상에 게이트 절연막(102) 및 게이트 전극(103)이 순차적으로 형성되어 있고, 상기 게이트 전극(103) 좌우의 기판 내에는 소스(S), 드레인(D)이 각각 형성되어 있으며 상기 게이트 전극(103)을 포함한 기판 전면 상에는 층간절연막(104)이 형성되어 있다.
이와 같은 상태에서, 상기 게이트 전극(103) 및 소스/드레인(S/D)과의 전기 적 연결을 수행하는 콘택 플러그를 형성하기 위하여 상기 층간절연막(104)의 소정 부위에 콘택홀을 형성해야 하는데, 상기 콘택홀을 형성하기 위해서는 상기 층간절연막(104) 상에 감광막을 도포하고 포토리소그래피 공정을 이용하여 상기 감광막을 선택적으로 패터닝하여 콘택홀이 형성되는 영역 이외의 층간절연막 상에만 남도록 감광막 패턴(105)을 형성한다.
그런 다음, 도 1b에 도시한 바와 같이 상기 감광막 패턴(105)을 식각 마스크로 이용하여 노출된 층간절연막(104)을 건식 식각 등을 통하여 제거하여 상기 게이트 전극(103)의 표면 또는 소스/드레인(S/D) 영역에 상응하는 기판 표면을 노출시키는 콘택홀(106)을 형성하는 과정을 진행한다.
이와 같은 과정을 통해 콘택홀이 완성되는데, 도 1a 및 도 1b에 도시한 바와 같이 게이트 전극이 형성됨에 따라, 게이트 전극 상에 형성되는 콘택홀과 소스/드레인 상에 형성되는 콘택홀 사이에 단차가 존재함을 알 수 있다. 즉, 소스/드레인 상에 형성되는 콘택홀이 게이트 전극 상에 형성되는 콘택홀에 비해 장경비(Aspect ratio)가 더 크다.
이와 같이, 동일 평면 상에 형성되는 홀 사이에 장경비의 차이가 발생하게 되면 동일한 식각 공정 조건을 적용하기 때문에 장경비가 큰 콘택홀의 경우 마이크로 로딩 효과에 따라 최초 설정된 홀의 크기보다 작게 형성되는 등의 불완전 식각 특성을 보이게 된다. 도 2a 및 2b에 도시한 바와 같이, 게이트 전극 상에 형성되는 콘택홀(a)에 비해 소스/드레인 상에 형성되는 콘택홀(b)이 더 작게 형성됨을 알 수 있다.
이와 같이, 반도체 기판 상에 형성되는 특정의 패턴에 의해 콘택홀 또는 비아홀의 단차가 유발되는 경우는 반도체 소자 제조 공정을 진행함에 있어 매우 일반적이라 할 수 있으며, 그에 따른 마이크로 로딩 효과 또한. 현재의 반도체 소자 제조 공정의 산재한 문제점이라 할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 기판 상에 형성되는 패턴에 의해 유발되는 콘택홀들 또는 비아홀들 사이의 단차 즉, 콘택홀들 또는 비아홀들 사이의 장경비 차이에 무관하게 균일한 크기의 홀을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 필드 영역에 의해 정의되는 액티브 영역의 반도체 기판 상에 특정 패턴을 형성하기 위한 물질층을 적층하는 단계;와, 상기 물질층 상에 제 1 감광막을 도포하는 단계;와, 상기 특정 패턴의 레이아웃이 구비된 제 1 포토 마스크를 이용하여 상기 제 1 감광막을 노광한 다음, 현상하여 제 1 감광막 패턴을 형성하는 단계;와, 상기 제 1 감광막 패턴을 식각 마스크로 이용하여 상기 물질층을 선택적으로 패터닝하여 특정 패턴을 형성하는 단계;와, 상기 특정 패턴을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 층간절연막 상에 제 2 감광막을 도포하는 단계;와, 상기 제 1 포토 마스크를 이용하여 상기 제 2 감광막의 소정 두께를 부분 노광하는 단계;와, 상기 층간절연막의 소정 부위가 식각되어 상기 특정 패턴의 표면 및 기판 표면을 노출시키는 복수개의 콘택홀 또는 비아홀의 레이아웃이 구비된 제 2 포토 마스크를 이용하여 전체 두께의 상기 제 2 감광막을 노광한 다음, 현상하여 제 2 감광막 패턴을 형성하는 단계;와, 상기 제 2 감광막 패턴을 식각 마스크로 이용하여 층간절연막을 식각하여 상기 특정 패턴 및 기판을 노출시키는 복수개의 콘택홀 또는 비아홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 특정 패턴은 게이트 전극 패턴 또는 금속 배선 패턴 중 어느 하나로 형성할 수 있다.
바람직하게는, 상기 제 2 감광막의 소정 두께를 부분 노광하는 단계는, 전체 두께의 상기 제 2 감광막을 노광시키는 에너지의 10∼30% 정도의 에너지를 사용하여 노광할 수 있다.
바람직하게는, 상기 제 2 감광막 패턴에 의해 정의되는 복수개의 콘택홀 또는 비아홀 영역에 있어, 상기 특정 패턴 상에 형성되는 콘택홀 또는 비아홀의 크기가 기타 영역에 형성되는 콘택홀 또는 비아홀의 크기보다 작도록 형성할 수 있다.
본 발명의 특징에 따르면, 기판상의 특정 패턴 예를 들어, 게이트 전극 패턴 또는 금속 배선 패턴으로 인해 단차가 유발되고 그로 인해 콘택홀들 또는 비아홀들 사이에 장경비 차이가 발생되는 경우, 그 차이를 보상하기 위하여 각각의 콘택홀(또는 비아홀)의 장경비에 따라 홀 크기를 정의하는 감광막 패턴의 개구부를 서로 다르게 설정하여 마이크로 로딩(Micro loading) 효과를 최소화할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 3a 내지 3f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다. 참고로, 도 3a 내지 3f는 트랜지스터와 전기적으로 연결되는 콘택 플러그를 위한 콘택홀 형성 공정에 관한 것이다.
먼저, 도 3a에 도시한 바와 같이 반도체 기판(301) 상에 산화막(302) 및 게이트 전극 형성물질(303)을 적층한다. 그런 다음, 상기 게이트 전극 형성 물질(303) 상에 제 1 감광막(305)을 도포한 후, 게이트 전극 형성을 위한 제 1 감광막 패턴을 형성하기 위해 상기 제 1 감광막(305)에 대한 제 1 노광 공정을 실시한다. 여기서, 상기 감광막은 양성(positive) 또는 음성(negative) 포토레지스트를 사용할 수 있으나, 본 발명에서는 양성(positive) 포토레지스트를 기준으로 설명하기로 한다.
상기 제 1 노광 공정은 소정의 노광 장치를 이용하는데 구체적으로, 상기 기판(301) 표면으로부터 소정 거리 이격된 위치에 게이트 전극에 대한 레이아웃이 새겨진 제 1 포토 마스크(311)를 구비시킨 상태에서 상기 제 1 포토 마스크(311)에 자외선 또는 원자외선을 비추어 게이트 전극이 형성되지 않는 영역의 제 1 감광막(305)을 노광한다. 참고로, 상기 노광 장치의 일 예로 광원의 파장이 248nm이고, 개구수(Numerical Aperture, NA) 0.7, 시그마(sigma) 0.5 인 장치를 사용한다.
그런 다음, 도 3b에 도시한 바와 같이 상기 노광된 부위의 제 1 감광막(305) 을 현상하여 제거하여 제 1 감광막 패턴(305a)을 완성한다. 이어, 상기 제 1 감광막 패턴(305a)을 식각 마스크로 이용하여 노출된 게이트 전극 형성물질(303) 및 산화막(302)을 식각, 제거하여 게이트 절연막(302a) 및 게이트 전극 패턴(303a)을 형성한다. 이후, 상기 제 1 감광막 패턴(305a)을 애싱(ashing)하여 제거한다.
상기 게이트 전극이 형성된 상태에서, 도 3c에 도시한 바와 같이 상기 게이트 전극을 포함한 기판(301) 전면 상에 고농도의 불순물 이온을 주입한 다음, 기판(301)을 열처리하여 상기 게이트 전극(303a) 좌우의 기판(301) 내부에 각각 소스(S), 드레인(D)을 형성하여 트랜지스터를 완성한다. 이어, 상기 트랜지스터를 포함한 기판(301) 전면 상에 층간절연막(306)을 적층한 후 표면을 평탄화한다.
이와 같은 상태에서, 도 3d에 도시한 바와 같이 상기 층간절연막(306) 상에 제 2 감광막을 도포한다. 그런 다음, 상기 제 1 감광막 패턴(305a) 형성에 사용되었던 제 1 포토 마스크(311)를 재차 사용하여 상기 제 2 감광막(307)에 대하여 제 2 노광 공정을 실시한다. 상기 제 2 노광 공정에 의해 게이트 전극(303a)이 형성된 영역 이외의 부위 즉, 소스/드레인(S/D) 영역에 도포된 제 2 감광막(307)은 노광되며, 상기 제 2 노광 공정시 사용되는 에너지는 제 2 감광막(307) 전체 두께를 노광시킬 수 있는 에너지의 10∼30%를 사용한다. 전체 노광 에너지가 15mJ 이라면 이 때 사용되는 노광 에너지는 1.5∼4.5mJ 정도이다. 이에 따라, 상기 제 2 감광막(307)의 상부 영역에만 노광이 이루어진다.
상기 제 2 감광막(307)에 대한 부분 노광이 완료된 상태에서, 도 3e에 도시한 바와 같이 제 2 포토 마스크(312)를 이용한 제 3 노광 공정을 실시한다. 상기 제 2 포토 마스크(312)에는 상기 층간절연막(306)의 콘택홀에 대한 레이아웃이 구비되어 있으며, 상기 제 3 노광 공정을 통해 콘택홀 형성을 위한 제 2 감광막 패턴(307a)을 정의한다.
상기 제 3 노광 공정은 상기 제 2 감광막(307)의 전체 두께를 노광시킬 정도의 에너지를 사용하게 된다. 한편, 상기 제 2 노광 공정에 의해 게이트 전극(303a) 영역에 상응하는 부위 이외의 영역에 존재하는 제 2 감광막(307)은 10∼30% 노광된 상태이기 때문에 상기 게이트 전극(303a) 영역에 비해 그 이외의 영역의 감광막에는 10∼30%의 에너지가 더 전달된다. 게이트 전극(303a) 이외의 영역의 제 2 감광막(307)에 10∼30% 정도 초과 전달된 에너지는 측면 방향으로 전달되어 측면의 제 2 감광막(307)을 노광하게 된다. 이에 따라, 최초 제 2 포토 마스크(312)로 설정된 콘택홀보다 그 크기가 더 커지게 된다. 즉, 상기 게이트 전극(303a) 부위에 형성되는 콘택홀 영역 크기보다 그 이외의 부위에 형성되는 콘택홀 영역의 크기가 더 크게된다.
상기 제 3 노광 공정이 완료된 상태에서, 도 3f에 도시한 바와 같이 상기 노광된 부위의 제 2 감광막(307)을 현상, 제거하여 제 2 감광막 패턴(307a)을 완성한다. 상기 제 2 감광막 패턴(307a)에 의해 상기 게이트 전극(303a) 및 소스/드레인(S/D) 영역에 형성될 콘택홀 영역이 정의된다. 이어, 상기 제 2 감광막 패턴(307a)을 식각 마스크로 이용하여 노출된 층간절연막(306)을 식각한다. 이에 따라, 게이트 전극(303a)의 표면을 노출시키는 제 1 콘택홀(308a)과 소스/드레인(S/D)의 기판(301) 표면을 노출시키는 제 2 콘택홀(308b)이 완성된다.
도면에는 제 1 콘택홀(308a)을 정의하는 감광막 패턴의 너비(d1)가 제 2 콘택홀(308b)을 정의하는 감광막 패턴의 너비(d2)보다 작아 상기 제 2 콘택홀(308b)이 상기 제 1 콘택홀(308a)의 크기보다 크게 도시되어 있으나, 상기 제 1 콘택홀(308a) 하부에 형성되어 있는 게이트 전극(303a)으로 인해 상기 제 1 콘택홀(308a)의 장경비(Aspect ratio)가 제 2 콘택홀(308b)의 장경비보다 작기 때문에 실제 콘택홀을 형성하는 상기 층간절연막(306)의 식각 공정시 상기 제 1 콘택홀(308a)과 제 2 콘택홀(308b)의 크기는 동일하게 된다.
이와 같이, 기판(301)상의 특정 패턴 예를 들어, 게이트 전극 패턴(303a)으로 인해 단차가 유발되고 그로 인해 콘택홀들의 사이에 장경비 차이가 발생되는 경우, 그 차이를 보상하기 위하여 콘택홀의 장경비에 따라 콘택홀을 정의하는 감광막 패턴의 개구부를 서로 다르게 설정함에 따라, 마이크로 로딩(Micro loading) 효과를 최소화할 수 있게 된다.
상기 감광막 패턴의 개구부를 서로 다르게 설정하는 것은 전술한 바와 같이, 상기 제 2 노광 공정과 같은 부분 노광 공정이 필수적이다. 즉, 상기 제 2 노광 공정에서 사용되는 에너지는 상기 콘택홀들의 장경비와 밀접한 관계를 갖으며 더욱 직접적으로는 게이트 전극 패턴(303a)과 같이 기판(301) 상에 형성되는 특정 패턴의 높이와 연관 관계를 갖는다. 다시 말해서, 부분 노광에 사용되는 에너지는 특정 패턴의 높이에 따라 유동적으로 가변시킬 수 있는 것이다.
한편, 본 발명의 실시예에서는 특정 패턴으로 게이트 전극 패턴의 예를 들었으나, 상기 게이트 전극 패턴 이외에 금속 배선 패턴의 경우에도 본 발명의 실시예 를 동일하게 적용시킬 수 있다.
금속 배선 패턴이 기판 상에 형성된 경우에는, 금속 배선 패턴 상에 층간절연막이 형성되고 금속 배선 패턴 및 액티브 영역을 노출시키기 위한 복수개의 비아홀을 형성하게 되는데 이 때, 상기 금속 배선 패턴에 의해 단차가 발생하여 비아홀들 사이의 장경비 차이를 유발된다. 이를 보상하기 위해 비아홀 형성을 위한 감광막 패턴 형성시 도 3d와 관련하여 설명한 바와 같이, 금속 배선 패턴 형성에 사용된 포토 마스크로 부분 노광을 실시하는 방법을 통하여 금속 배선 패턴으로 인한 단차 문제를 해결할 수 있게 된다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
기판상의 특정 패턴 예를 들어, 게이트 전극 패턴 또는 금속 배선 패턴으로 인해 단차가 유발되고 그로 인해 콘택홀들 또는 비아홀들 사이에 장경비 차이가 발생되는 경우, 그 차이를 보상하기 위하여 각각의 콘택홀(또는 비아홀)의 장경비에 따라 홀 크기를 정의하는 감광막 패턴의 개구부를 서로 다르게 설정하여 마이크로 로딩(Micro loading) 효과를 최소화할 수 있게 된다.

Claims (4)

  1. 필드 영역에 의해 정의되는 액티브 영역의 반도체 기판 상에 특정 패턴을 형성하기 위한 물질층을 적층하는 단계;
    상기 물질층 상에 제 1 감광막을 도포하는 단계;
    상기 특정 패턴의 레이아웃이 구비된 제 1 포토 마스크를 이용하여 상기 제 1 감광막을 노광한 다음, 현상하여 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 식각 마스크로 이용하여 상기 물질층을 선택적으로 패터닝하여 특정 패턴을 형성하는 단계;
    상기 특정 패턴을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;
    상기 층간절연막 상에 제 2 감광막을 도포하는 단계;
    상기 제 1 포토 마스크와 전체 두께의 상기 제 2 감광막을 노광시키는 에너지의 10∼30% 정도의 에너지를 사용하여 상기 제 2 감광막의 소정 두께를 부분 노광하는 단계;
    상기 층간절연막의 소정 부위가 식각되어 상기 특정 패턴의 표면 및 기판 표면을 노출시키는 복수개의 콘택홀 또는 비아홀의 레이아웃이 구비된 제 2 포토 마스크를 이용하여 전체 두께의 상기 제 2 감광막을 노광한 다음, 현상하여 제 2 감광막 패턴을 형성하는 단계;
    상기 제 2 감광막 패턴을 식각 마스크로 이용하여 층간절연막을 식각하여 상기 특정 패턴 및 기판을 노출시키는 복수개의 콘택홀 또는 비아홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 특정 패턴은 게이트 전극 패턴 또는 금속 배선 패턴 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 제 2 감광막 패턴에 의해 정의되는 복수개의 콘택홀 또는 비아홀 영역에 있어, 상기 특정 패턴 상에 형성되는 콘택홀 또는 비아홀의 크기가 기타 영역에 형성되는 콘택홀 또는 비아홀의 크기보다 작도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020030101383A 2003-12-31 2003-12-31 반도체 소자의 제조방법 KR100597765B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030101383A KR100597765B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101383A KR100597765B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20050070857A KR20050070857A (ko) 2005-07-07
KR100597765B1 true KR100597765B1 (ko) 2006-07-07

Family

ID=37260882

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101383A KR100597765B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100597765B1 (ko)

Also Published As

Publication number Publication date
KR20050070857A (ko) 2005-07-07

Similar Documents

Publication Publication Date Title
US20080268381A1 (en) Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold
US8637214B2 (en) Photomask sets for fabricating semiconductor devices
US20110191728A1 (en) Integrated circuit having line end created through use of mask that controls line end shortening and corner rounding arising from proximity effects
US7316872B2 (en) Etching bias reduction
US20070178410A1 (en) Method of forming three-dimensional lithographic pattern
KR100597765B1 (ko) 반도체 소자의 제조방법
US20120214103A1 (en) Method for fabricating semiconductor devices with fine patterns
US8003302B2 (en) Method for fabricating patterns using a photomask
JP5169575B2 (ja) フォトマスクパターンの作成方法
KR20060048294A (ko) 반도체 장치의 제조 방법
KR100597767B1 (ko) 노광 방법
US6316340B1 (en) Photolithographic process for preventing corner rounding
KR100365559B1 (ko) 반도체소자의 제조방법
KR100220940B1 (ko) 반도체 소자의 미세패턴 제조방법
KR100333537B1 (ko) 반도체소자의콘택제조방법
KR100944344B1 (ko) 반도체소자의 제조방법
KR100896845B1 (ko) 반도체 소자의 제조를 위한 포토레지스트 패턴 형성 방법
KR100914296B1 (ko) 어시스트 패턴을 구비한 포토마스크 형성방법
US20040209196A1 (en) [microlithographic process]
KR19990074927A (ko) 계단진 측벽을 가지는 반도체 장치의 포토레지스트 패턴을 형성하는 방법
KR20130022677A (ko) 반도체 소자의 미세 패턴들의 배열을 형성하는 방법
KR20060076661A (ko) 반도체소자의 제조방법
KR20090120959A (ko) 반도체 소자의 미세 컨택홀 패턴 형성 방법
KR20090070704A (ko) 포토 마스크 및 그의 형성 방법
KR20030001985A (ko) 반도체 소자 제조용 노광 마스크

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee