CN107342262B - 集成电路制造方法 - Google Patents

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Abstract

一种集成电路制造方法，包括：接收具有两个邻接区块的一目标集成电路设计布局，两个邻接区块中的每一个具有根据一图案间距间隔开的目标图案，两个邻接区块具有不同的图案间距；于目标图案之间的间隔中填充芯轴图案化候选区；以一第一颜色以及一第二颜色着色芯轴图案化候选区，包括：将芯轴图案化候选区中的第一个着上第一颜色；以及将任意两个相邻的芯轴图案化候选区着上不同颜色；移除以第二颜色着色的芯轴图案化候选区；以及输出用于掩模制造的计算机可读取格式的一芯轴图案，芯轴图案包括以第一颜色着色的芯轴图案化候选区。

Description

集成电路制造方法
技术领域
本发明实施例涉及用于制造集成电路(IC)的方法，以及特别涉及用于包括具有变化的图案间距的邻接区块的集成电路布局的芯轴以及间隔技术。
背景技术
半导体集成电路(IC)工业经历了快速成长。集成电路材料以及设计的技术进步产生了数代的集成电路，其中每一代具有比前一代更小以及更复杂的电路。这种缩小过程通常通过提高生产效率以及降低相关成本以提供利益。这种缩小过程也增加集成电路处理以及制造的复杂性。
举例来说，当制造鳍式场效晶体管(FinFET)装置时，通常使用间隔技术以加倍曝光的图案。即最终图案的间距减小至仅为第一次曝光图案的一半。典型的间隔技术使用两个掩模。第一个定义第一次曝光中的芯轴图案，以及第二个定义第二次曝光中的切割图案。切割图案移除芯轴图案不需要的部份、衍生物或者两者。接着，于剩余的芯轴图案的侧壁上形成间隔物图案(spacer pattern)。间隔物图案的间距减小至仅为芯轴图案的间距的一半。间隔物图案用于半导体基板中或者半导体基板上的图案化层，例如于形成用于鳍式场效晶体管的栅极电极的工艺中。
随着装置集成度的增加，通常期望将多个区块或巨集封装至一个集成电路晶片中，并进一步地将其配置为邻接于布局上以节省晶片的面积。这些区或巨集具有各自的图案间距，其可随着区块变化。这些邻接区块或者巨集可包括逻辑区块、静态随机存取存储器(Static Random Access Memory,SRAM)区块以及其它巨集。这些邻接区块中的图案可通过使用上述间隔技术形成。然而，如何有效地且高效地设计用于这些邻接区块的芯轴图案仍具有挑战性，因为当跨越区块的边界时，芯轴图案需要符合不同的图案间距。
发明内容
本发明一实施例提供一种集成电路制造方法，步骤包括：接收具有两个邻接区块的一目标集成电路设计布局，两个邻接区块中的每一个具有根据一图案间距间隔开的目标图案，两个邻接区块具有不同的图案间距；于目标图案之间的间隔中填充芯轴图案化候选区；以一第一颜色以及一第二颜色着色芯轴图案化候选区，包括：将芯轴图案化候选区中的第一个着上第一颜色；以及将任意两个相邻的芯轴图案化候选区着上不同颜色；移除以第二颜色着色的芯轴图案化候选区；以及输出用于掩模制造的计算机可读取格式的一芯轴图案，芯轴图案包括以第一颜色着色的芯轴图案化候选区。
本发明另一实施例提供一种集成电路制造的方法，步骤包括：接收具有邻接区块的一集成电路设计布局，每个邻接区块具有沿着一第一方向根据一图案间距间隔开的目标图案，目标图案具有沿着垂直于第一方向的一第二方向延伸的一细长形状；产生填充介于目标图案之间的间隔的芯轴图案化候选区；将芯轴图案化候选区中的第一个着上一第一颜色；将其它芯轴图案化候选区着上第一颜色以及一第二颜色，使得任意两个相邻的芯轴图案化候选区以不同的颜色着色；移除以第二颜色着色的芯轴图案化候选区；以及以计算机可读取格式输出用于掩模制造的一芯轴图案，芯轴图案具有以第一颜色着色的芯轴图案化候选区。
本发明另一实施例提供一种集成电路制造的方法，步骤包括：接收具有多个区块的一集成电路设计布局，每个区块具有沿着一第一方向纵向延伸以及沿着垂直于第一方向的一第二方向根据一图案间距间隔开的目标图案，至少两个区块具有不同的图案间距，区块中的一个为一静态随机存取存储器区块；产生填充目标图案之间的间隔的芯轴图案化候选区，其中芯轴图案化候选区中的第一个填充于介于静态随机存取存储器区块以及一相邻区块之间的一边界处的一间隔中；将芯轴图案化候选区中的第一个着上一第一颜色；将其它芯轴图案化候选区着上第一颜色以及一第二颜色，使得任何两个相邻的芯轴图案化候选区具有不同的颜色；移除以第二颜色着色的芯轴图案化候选区；以及以计算机可读取格式输出用于掩模制造的一芯轴图案，芯轴图案具有以第一颜色着色的芯轴图案化候选区。
附图说明
本发明实施例可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是，依照业界的标准操作，各种特征部件并未依照比例绘制，并且仅用于说明的目的。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
图1A显示根据本发明一实施例所述的集成电路(IC)制造系统以及相关的集成电路制造流程的简化方块图。
图1B显示根据本发明图1A实施例所示的掩模室的更详细的方块图。
图1C显示根据本发明实施例的设计芯轴图案的方法的流程图。
图2A、图2B、图2C以及图2D显示根据本发明一些实施例所述的使用图1的方法所设计用于目标集成电路布局的芯轴图案的示例。
图3A显示包括多个具有变化的图案间距的邻接区块的示例性集成电路布局。
图3B显示根据本发明一实施例所述的利用图1C的方法设计用于图3A中的目标集成电路布局的芯轴图案的示例。
图4显示根据本发明一实施例所述的使用图1C的方法设计用于目标集成电路布局的芯轴图案的示例。
图5显示根据本发明一实施例所述的使用图1C的方法设计用于示例性集成电路布局的芯轴图案的步骤。
图6A、图6B、图6C、图6D以及图6E显示使用芯轴以及间隔技术于基板中或者基板上形成目标图案的俯视图以及剖面图。
其中，附图标记说明如下：
100～集成电路制造系统
102～设计公司
104～集成电路设计布局
110～光掩模制造端
112～掩模资料准备程序
114～芯轴图案准备程序
118～掩模制造程序
120～集成电路制造厂
124～芯轴间格图案化
130～集成电路装置
140～掩模设计系统
142～处理器
144～系统存储器
146～大容量储存装置
148～通信模块
160～芯轴图案形成方法
162～174～操作步骤
202～目标图案
204～芯轴图案化候选区
204-A～芯轴图案
204-C～芯轴图案化候选区
204-L～芯轴图案化候选区
204-MC～轴切割图案
204-SC～间隔切割图案
302～设计区块
304～设计区块
306～设计区块
308～设计区块
402～静态随机存取存储器区块
403～逻辑区块
404～芯轴图案化候选区
406～目标图案
406～目标图案
408～目标图案
552～目标图案
554～静态随机存取存储器区块
555～逻辑区块
556～芯轴图案化候选区
556-1～芯轴图案化候选区
602～基板
604～图案化层
606～硬掩模层
608～底层
610～中间层
612～光致抗蚀剂特征
614～间隔件
A～第一颜色
B～第二颜色
P3～目标图案间距
P4～目标图案间距
P5～目标图案间距
P6～目标图案间距
具体实施方式
本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。此外，一第一元件形成于一第二元件“之下”或“之上”可包含实施例中的该第一元件与第二元件直接接触，或也可包含该第一元件与第二元件之间更有其它额外元件使该第一元件与第二元件无直接接触。此外，在本说明书的各种例子中可能会出现重复的元件符号以便简化描述，但这不代表在各个实施例及/或图示之间有何特定的关连。
此外，空间相关术语，例如“下面(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等空间相关术语在此被用于描述图中例示的一个元件或特征部件与另一元件或特征部件的关系。空间相关术语可包括设备于使用或操作中除了图中描绘的方位以外的不同方位。设备可以其它方式被定向(旋转90度或处于其它方位)，并且在此使用的空间相关描述词应可被相应地理解。
图1A显示集成电路(IC)制造系统100以及与集成电路制造系统相关的集成电路制造流程的实施例的简单方块图。集成电路制造系统100包括多个实体(entity)，例如一设计公司(design house)102、一光掩模制造端(mask house)110、以及一集成电路制造厂(ICmanufacturer or fab)120。这些实体于设计、发展、以及制造周期(manufacturing cycle)和/或与集成电路装置130的生产相关的服务(service)上互相影响(interact)。这些实体可通过通讯网路(communication network)连接，通讯网路可为单一网路或是多种不同的网路，例如内部网路(intranet)以及网际网路，并可包括有线或者无线的通讯通道(communication channel)。每个实体可与其它实体互动，并可提供其它实体服务或者自其它实体接收服务。设计公司102、光掩模制造端(mask house)110、以及集成电路制造厂120可为一较大的企业实体所拥有，甚至可与公共设施共存并使用共同资源。
设计公司(或者设计团队)102产生一集成电路设计布局(或者集成电路布局)104。集成电路设计布局104包括多种用于集成电路装置130的几何图案。几何图案对应于组成集成电路装置130的各种元件的金属层、氧化层或者半导体层的图案。上述各种层为结合以形成各种集成电路的特征部件(或简为集成电路特征)。举例来说，一部份的集成电路布局104包括各种集成电路特征，例如即将被形成于一半导体基板(例如硅晶片)上以及设置于半导体基板上各种金属层的一主动区、栅极、源极以及漏极、一层间内连接的金属线或介层窗接点、以及接合垫(bonding pad)的开孔。设计公司102执行一合适的设计程序以形成集成电路布局104。设计程序可包括逻辑设计、实体设计、和/或电路布局与绕线(place androute)。
于现今的先进工艺中，集成电路布局104通常需要符合一组制造规则以提供下游厂商根据制造规则执行工艺。仅以鳍式晶体管工艺为例，鳍式主动区设计为矩形特征(rectangular feature)并于一方向上纵向取向(oriented lengthwise)，以及栅极电极设计为矩形特征并以垂直于鳍主动区的方向纵向取向。值得注意的是，集成电路设计布局具有以一定间距间隔开且每个具有特定长度以及宽度的平行矩形片(parallel rectangularpiece)。
同时，通常会希望将各种设计区块(design block)封装至集成电路布局104中以增加装置的集成度。各种设计区块可具有不同的性能目标，并因此被设计为具有不同的电路特征。举例来说，两个设计区块可具有不同的栅极长度并且具有不同的栅极间距。于另一示例中，逻辑区块可放置邻接于静态随机存取存储器区块以节省面积。逻辑区块设计为用于电路性能(例如开关速度、驱动电流等)，而静态随机存取存储器区块则设计为用于电路密度。因此，逻辑区块中的栅极间距与静态随机存取存储器区块的栅极间距不同。本发明的实施例用以有效地制造具有图案间距彼此不同的多个邻接区块的集成电路。这一方面将于后续提出进一步的讨论。
集成电路设计布局104以具有几何图案的资讯的一个或多个资料档案呈现。举例来说，集成电路设计布局104可以GDSII档案格式或者DFII档案格式表示。
光掩模制造端110使用集成电路布局104以制造用于制造集成电路装置130的各个层的一个或多个掩模。光掩模制造端110执行掩模资料准备程序112，其中集成电路布局104被转换为可通过光掩模曝写机实质写入(physically written)的格式，并且在掩模制造程序118时，掩模资料准备程序112所准备的资料被修改为符合特定光掩模曝写机和/或掩模制造商，并接着进行编造。于本实施例中，掩模资料准备程序112以及掩模制造程序118为分开的部份(element)。然而，掩模资料准备程序112以及掩模制造程序118可统称为掩模资料准备程序。
于本实施例中，掩模资料准备程序112包括称作芯轴图案准备程序114的模块。掩模资料准备程序112可以包括附加模块，例如光学邻近效应修正(OPC)、掩模规则检查器、光刻工艺检查器以及其它解析度增强技术(resolution enhancement technique,RET)(未显示)。随着使用深紫外光(例如193nm)的光刻曝光接近其解析度极限，以设计各种技术以延长现有光刻工具的可用寿命。其中一个技术为芯轴间格图案化(mandrel spacerpatterning)。于该技术中，使用第一曝光工艺以形成芯轴图案，并且于芯轴图案的侧壁上形成间隔物图案。然后，移除芯轴图案，并利用间隔物图案执行更进一步的图案化步骤，以形成最终图案。间隔物图案的间距减小至仅为芯轴图案的间距的一半，借此以增加图案化程序的解析度。于该技术中，根据集成电路布局104中所定义的目标最终图案以准备芯轴图案。当集成电路布局104包括上述具有变化的间距的邻接区块时，芯轴图案被设计为适应不同的间距，特别是跨越区块边界，其可能具有挑战性且为耗时的。于本实施例中，芯轴图案准备程序114设计为可有效地满足这种设计需要，将配合图1C进行解释。
于掩模资料准备程序112修改集成电路布局104后，于掩模制造程序118期间根据修改的集成电路布局制造掩模或掩模组。举例来说，电子束(e-beam)或者多个电子束的机构用以根据修改后的集成电路布局于掩模(光掩模(photomask)或者光掩模(reticle))上形成图案。掩模可以各种技术形成。举例来说，掩模可使用二元技术形成以包括不透明区域以及透明区域。用以将芯片上所涂布的图像敏感材料层(例如光致抗蚀剂)曝光的辐射束(例如紫外光(UV)束)被不透明区域所阻挡并透射穿过透明区域。于一实施例中，二元掩模包括透明基板(例如熔凝石英(fused quartz))以及涂布于掩模的不透明区域中的不透明材料(例如铬)。于另一示例中，掩模使用相位偏移技术所形成。于相位偏移掩模(PSM)中，形成于掩模上的图案中的各种特征配置为具有适当的相位差以增强解析度以及成像质量。于各个示例中，相位偏移掩模可为本领域已知的衰减相位偏移掩模或交替相位偏移掩模。于本实施例中，由芯轴图案准备程序114所准备的芯轴图案(芯轴图案也可经过光学邻近效应修正或者其它解析度增强技术的处理)形成于掩模上。
集成电路制造厂120(例如半导体制造厂)使用通过光掩模制造端110所制造的掩模(或多个掩模)以制造集成电路装置130。集成电路制造厂120为集成电路制造企业，其可包括无数的制造设施以制造各种不同的集成电路产品。举例来说，可存在用于集成电路产品的前端制造(即前段工艺(FEOL))的第一制造设施，而第二制造设施可为提供用于集成电路产品的互连以及包装的后端制造(即后段工艺(BEOL))，以及第三制造设施可为制造业务提供其它服务。于本实施例中，使用掩模(或多个掩模)制造半导体芯片以形成集成电路装置130。半导体芯片包括硅基板或者具有材料层形成于上的其它合适的基板。其它合适的基板材料包括另一种合适的元素半导体，例如金刚石或锗；合适的化合物半导体，例如碳化硅、砷化铟或者磷化铟；或者合适的合金半导体，例如碳化硅锗、磷化镓砷或者磷化镓铟。半导体芯片更可包括各种掺杂区域，介电质特征以及多层连接(形成于后续的制造步骤中)。掩模可用于各种工艺中。举例来说，具有芯轴图案的掩模可用于芯轴间隔物图案化124的程序中以形成鳍式主动区、栅极电极和/或其它集成电路特征。芯轴间隔物图案化124的程序将于后续提出更进一步的讨论。
图1B显示图1A中所示实施例的光掩模制造端110的更详细方块图。于所示的实施例中，光掩模制造端110包括掩模设计系统140，其可用以执行包含图1A的掩模资料准备程序112所述的相关功能。掩模设计系统140为资讯处理系统，例如电脑、服务器、工作站或者其它合适的设备。掩模设计系统140包括通信耦接至系统存储器144、大容量储存装置146以及通信模块148的处理器142。系统存储器144提供处理器142非暂态计算机可读取储存器以通过处理器执行计算机指令。系统存储器可包括例如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、固态存储器装置、和/或本领域已知的各种其它存储器装置的随机存取存储器(RAM)装置。计算机程序、指令以及资料储存于大容量储存装置146上。大容量储存装置设备可包括硬盘、光盘、磁碟、固态储存装置和/或本领域中已知的各种其它大容量储存装置。通信模块148可用以与例如设计公司102的集成电路制造系统100中的其它组件传送例如集成电路设计布局档案的资讯。通信模块可包括乙太网卡、802.11WiFi装置、蜂窝数据无线电设备、和/或本领域已知的其它合适的装置。
于操作步骤中，掩模设计系统140用以控制(manipulate)集成电路布局104，包括产生用于各个邻接区块的芯轴图案，其中各个邻接区块的图案间距并不相同。举例来说，于一实施例中，芯轴图案准备程序114可以于掩模设计系统140上所执行的软件指令实现。于上述实施例中，掩模设计系统140自设计公司102接收包括集成电路布局104的第一GDSII档案132。于完成掩模资料准备程序112后，掩模设计系统140将包括具有芯轴图案的设计布局的第二GDSII档案150传输至掩模制造程序118。于替代的实施例中，集成电路布局104可以例如DFII、CIF、OASIS或任何其它合适的档案类型的替代档案格式于集成电路制造系统100的元件之间传递。除此之外，于替代的实施例中，掩模设计系统140以及光掩模制造端110可包括附加及/或不同的元件。
请参阅图1C，图1C显示用以形成芯轴图案的方法160的流程图。芯轴图案形成方法160可全部或部份地由芯轴图案准备程序114(图1A)实现。必须理解的是，可于方法160的前、期间以及的后提供额外的操作步骤，并可于方法的其它实施例中替换、移除或移动所描述的操作步骤。芯轴图案形成方法160仅为一示例，并非用以限制本发明的范围。芯轴图案形成方法160包括操作步骤162、164、166、168、170、172以及174。上述操作步骤将于下面提出更进一步的讨论。
于操作步骤162，芯轴图案形成方法160接收一目标集成电路设计布局104。集成电路设计布局104具有目标图案，例如表示鳍式主动区、栅极电极或其它集成电路特征的细长件(elongated piece)。这些目标图案属于彼此邻接的不同设计区块。区块中的图案具有固定(相同)的图案间距，且不同区块中的图案可具有不同的图案间距。除此之外，这些图案使用芯轴间隔技术形成。更具体地，这些图案对应于芯轴间隔技术中的间隔物图案。
于操作步骤164，芯轴图案形成方法160产生芯轴图案化候选区。这些芯轴图案化候选区填充于相邻目标图案之间的间隔中。于一实施例中，若所有区块皆为逻辑区块(即没有静态随机存取存储器区块或其它类型的特殊巨集(macro))，则芯轴图案化候选区可自集成电路设计布局104的具有最高优先级的一边缘(例如最左侧的边缘)开始，并且朝向集成电路设计布局104的相对边缘(例如最右边缘)填充间隔。上述步骤将持续直到每个目标图案于其右侧皆具有芯轴图案化候选区。如后续所讨论的，此一配置的益处将为显而易见的。除此之外，于本实施例中，芯轴图案化候选区具有与紧邻其左侧的目标图案相同的长度。于一些实施例中，芯轴图案化候选区的长度可比其左侧上的目标图案的长度长。为了进一步实施这些实施例，可产生一个或多个切割图案以于光刻工艺中切割最终芯轴图案。举例来说，上述的状况之一为当目标图案中的一个比相邻目标图案其左侧以及右侧短时。
于另一实施例中，若集成电路设计布局104包括邻接逻辑区块的静态随机存取存储器区块(或者其它类型的特殊巨集)，则芯轴图案化候选区可自静态随机存取存储器区块的边界开始，并朝向集成电路设计布局104的相对边缘(最左侧以及最右侧边缘)填充间隔。上述步骤将持续直到每个目标图案的右侧皆具有芯轴图案化候选区以及其左侧皆具有另一芯轴图案。如后续所讨论的，此一配置的益处将为显而易见的。于各种实施例中，由于芯轴图案化候选区填充不同区块中的间隔，因此其可具有变化的宽度以及变化的间距。仅芯轴图案化候选区的子集将呈现于掩模制造程序118(图1A)。
于操作步骤166，芯轴图案形成方法160对芯轴图案化候选区分配优先级。于一实施例中，集成电路设计布局104中所有区块为逻辑区块，位于集成电路设计布局104的边缘(例如最左侧的芯轴图案化候选区)的芯轴图案化候选区被分配为具有最高优先级。于另一实施例中，集成电路设计布局104包括邻接逻辑区块的一个或者多个静态随机存取存储器区块(或者其它类型的特殊巨集)，位于静态随机存取存储器区块以及逻辑区块的边界上的芯轴图案化候选区被分配具有最高优先级。
于操作步骤168，芯轴图案形成方法160对芯轴图案化候选区进行着色(或者分配颜色)。于一实施例中，方法160将两种颜色(第一颜色(或颜色A)以及第二颜色(或颜色B))分配给芯轴图案化候选区。具有最高优先级的芯轴图案化候选区以颜色A着色。除此之外，任何两个相邻的芯轴图案化候选区以不同的颜色着色。换言之，紧邻以A色着色的芯轴图案化候选区右侧的芯轴图案化候选区用颜色B着色，以及紧邻以B色着色的芯轴图案化候选区右侧的芯轴图案化候选区则用颜色A着色。持续该交替着色的过程直到最高优先级芯轴图案化候选区右侧的所有芯轴图案化候选区皆已着色。对位于最高优先级的芯轴图案化候选区左侧的芯轴图案化候选区则施加相同的着色过程。
于操作步骤170，芯轴图案形成方法160保存具有第一颜色(颜色A)的芯轴图案化候选区，并移除具有第二颜色(颜色B)的芯轴图案化候选区。着色为A色的芯轴图案化候选区成为用于后续过程(包括掩模制造)的芯轴图案。
于操作步骤172，芯轴图案形成方法160可选择性地建立用以切割(或者移除)间隔物图案的图案。这些图案也称为间隔切割图案。其适用于当芯轴图案仅于其一侧上具有目标图案时的情况。由于间隔物图案将形成于该芯轴图案的两侧上，所以间隔物图案中的一个并不会对应至目标图案并需要被移除。间隔切割图案可用以于光刻工艺中移除上述额外的间隔物图案。于操作步骤172，方法160可选择性地建立用以部份地切割(或者移除)芯轴图案的图案。上述图案称为芯轴切割图案。上述状况发生于当芯轴图案的长度大于相关的目标图案时。于光刻工艺中，芯轴图案的额外部份通过芯轴切割图案所切割。
于操作步骤174，芯轴图案形成方法160输出用于掩模制造的芯轴图案(以A色着色的芯轴图案化候选区)，如先前图1A中所讨论。除此之外，方法160更可输出用于掩模制造的芯轴切割图案和/或间隔切割图案。芯轴图案以及可选的芯轴切割图案以及间隔切割图案以计算机可读取格式输出，如前述的GDII档案。芯轴图案、芯轴切割图案以及间隔切割图案可使用于制造集成电路特征中的个别的(separate)光刻工艺中，以下将结合图6A～图6E进行讨论。
以下将结合图2A～图5对芯轴图案形成方法160进行更进一步的描述。参阅图2A，于操作步骤162，方法160接收具有目标图案202的目标集成电路布局104。目标图案202具有细长形状，并沿着第一方向”y”纵向取向，以及沿着垂直于第一方向的第二方向”x”进行配置。目标图案202于第二方向上具有图案间距P1。于该实施例中，间距P1于目标集成电路布局104中为固定的，即其自一目标图案202至下一目标图案202维持相同。目标图案202可对应至鳍式主动区、栅极电极或其它集成电路特征。于本实施例中，具有偶数个(于本示例中为6)的目标图案。
于操作步骤164，芯轴图案形成方法160以芯轴图案化候选区204填充介于目标图案202之间的间隔。于本实施例中，目标集成电路布局104仅具有逻辑区块，且芯轴图案化候选区204自左至右填充间隔(最左边的间隔为分配最高优先级)。于一实施例中，操作步骤164以芯轴图案化候选区填充间隔直到每个目标图案202的右侧皆具有芯轴图案化候选区。这确保于操作步骤170中移除一些芯轴图案化候选区后，每个目标图案仍被至少一芯轴图案所覆盖，而不管是否存在偶数或者奇数个目标图案。如图2A所示，于操作步骤164，第一芯轴图案化候选区204填充介于两个最左侧的目标图案202之间的间隔，以及其它芯轴图案化候选区204自左至右填充介于目标图案202之间的间隔。于另一实施例中，第一芯轴图案化候选区204填充介于两个最右侧的目标图案202之间的间隔，以及其它芯轴图案化候选区204自右至左填充介于目标图案202之间的间隔。
于操作步骤166，芯轴图案形成方法160对芯轴图案化候选区204分配优先级。于该实施例中，最左侧的芯轴图案化候选区204被分配为具有最高优先级。于操作步骤168，方法160自具有最高优先级的最左侧芯轴图案化候选区开始对芯轴图案化候选区204着色。如图所示，最左侧的芯轴图案化候选区204以颜色A着色，以及其它芯轴图案化候选区则自左到右交替地以颜色B、颜色A、颜色B、颜色A等着色。于该示例中，最右侧的芯轴图案化候选区以颜色B着色。
于操作步骤170，芯轴图案形成方法160移除具有颜色B的芯轴图案化候选区，并保存具有颜色A(标记为204-A)的芯轴图案化候选区以作为后续工艺的芯轴图案。举例来说，芯轴图案204-A会被制造于曝光晶片的掩模上。值得注意的是，于本实施例中，目标图案202并未制造于掩模上。反之，其使用芯轴间隔技术形成作为间隔件(spacer feature)。芯轴图案204-A具有为P1的两倍的间距P2。芯轴图案204-A中较大的间距使其比目标图案202更容易使用光刻工艺(例如具有较大的处理窗口(process window)等)制造。于该实施例中，芯轴图案形成方法160并不执行操作步骤172，因为每个间隔件对应至一目标图案202。于操作步骤174，方法160输出用于掩模制造的芯轴图案204-A。
参阅图2B，其显示于集成电路设计布局104上执行芯轴图案形成方法160的另一实施例的图示。集成电路设计布局104的该实施例与图2A类似，除了其具有奇数(于该示例中为5)的目标图案。操作步骤164、166、168以及170与图2A中所讨论的相同。于操作步骤170结束时，产生三个芯轴图案204-A，且其每一个将用以于其两侧形成间隔件。然而，最右侧的间隔件并未对应至目标图案202。于操作步骤172，芯轴图案形成方法160产生间隔切割图案204-SC，其用以于光刻工艺中移除最右侧的间隔件。间隔切割图案204-SC与芯轴图案204-A的一侧重叠(或覆盖)。于操作步骤174，芯轴图案形成方法160输出用于掩模制造的芯轴图案204-A以及间隔切割图案204-SC。
参阅图2C，图中显示于集成电路设计布局104的另一实施例上执行的芯轴图案形成方法160的图示。集成电路设计布局104的该实施例与图2A～图2D类似，除了所有目标图案并不具有相同的长度。于该示例中，最右侧的目标图案比其它目标图案短。于操作步骤164，方法160以芯轴图案化候选区204填充介于目标图案202之间的间隔。于该示例中，最右侧的芯轴图案化候选区204具有与其左侧的目标图案202相同的长度。因此，其长度比其它芯轴图案化候选区204短。操作步骤166、168以及170以与图2A～图2D所讨论的相同方式执行。于操作步骤170结束时，产生三个芯轴图案204-A，以及每个芯轴图案204-A将用以于其两侧形成间隔件。然而，最右侧的间隔件仅部份地对应至目标图案202。于操作步骤172，芯轴图案形成方法160产生间隔切割图案204-SC，其用以于光刻工艺中移除最右侧的间隔件的额外部份(extra portion)。于操作步骤174，芯轴图案形成方法160输出用于掩模制造的芯轴图案204-A以及间隔切割图案204-SC。
于实施例中，如图2C所示的较短的目标图案202可对其它目标图案202的顶部、对准其它目标图案202的底部、或与对准其它目标图案202的中间部份(不与顶部或底部对准)(如图2D中所示)。除此之外，较短的目标图案202可为自最高优先级目标图案开始计数的偶数编号的目标图案或者奇数编号的目标图案。图2C显示较短的目标图案202为偶数编号的目标图案(自左起第6个目标图案)的示例。图2D显示较短的目标图案202为奇数编号的目标图案(自左起第5个目标图案)的另一示例。图2D的操作步骤164～174以与图2B所讨论的相同方式执行。
如图2A～图2D所示，芯轴图案形成方法160能够处理于目标图案的数量以及目标图案的长度上变化的集成电路设计布局104。以下的示例将显示可处理目标图案间距产生变化和/或具有混合逻辑区块以及宏块的集成电路设计布局的芯轴图案形成方法160。
参阅图3A，其显示目标集成电路布局104的另一实施例。于该实施例中，目标集成电路布局104包括多个邻接区块。于该特定示例中，目标集成电路布局104包括自左至右彼此邻接(即相邻区块共用区块边界)的设计区块302、304、306以及308。除此之外，各个设计区块的区块与区块之间可具有不同的图案间距。于一实施例中，设计区块302具有57奈米(nm)的目标图案间距P3；设计区块304具有60nm的目标图案间距P4；设计区块306具有54nm的目标图案间距P5；而设计区块308具有90nm的目标图案间距P6。当然，上述例子仅为示例。于各个实施例中，目标集成电路布局104可包括任意数量的两个或多个邻接区块，并且区块可具有相同或不同的目标图案间距。于每个区块302～308中，目标图案的配置可类似于图2A～图2D所示的实施例中的一个的配置，或者不同于图2A～图2D所示的实施例的配置。
参阅图3B，其中显示当芯轴图案形成方法160应用于图3A所示的目标集成电路布局104时，操作步骤162～170的图示。为了精简说明，图中仅显示区块302以及304。于操作步骤162，方法160接收目标集成电路布局104。方块302与304邻接。方块302具有间距为P3的目标图案202，以及区块304具有间距为P4的目标图案202。于操作步骤164，芯轴图案形成方法160以芯轴图案化候选区204填充介于目标图案202之间的间隔。于该实施例中，区块302以及304为逻辑区块，以及芯轴图案化候选区204自左侧至右侧填充集成电路设计布局104。芯轴图案化候选区204-C中的一个位于区块302以及304的跨边界处。于该实施例中，芯轴图案化候选区具有大于目标图案的长度。最终芯轴图案的额外部份将通过芯轴切割图案移除，如以下所示。
继续参阅图3B，于操作步骤166，芯轴图案形成方法160对芯轴图案化候选区204分配优先级。于一实施例中，芯轴图案形成方法160将最高优先级分配给最左侧的芯轴图案化候选区204-L。于另一实施例中，芯轴图案形成方法160将最高优先级分配给芯轴图案化候选区204-C。举例来说，此情况为当区块302以及区块302使得介于目标图案至边界的左侧以及至边界的右侧之间的间隔需更精确地制造且维持时。于操作步骤168，芯轴图案形成方法160对芯轴图案化候选区204进行着色(自具有最高优先级的芯轴图案化候选区开始(于一实施例中为204-L，以及于另一个实施例中为204-C))。着色过程依照前述的两个颜色交替的方案。于操作步骤170，芯轴图案形成方法160移除具有颜色B的芯轴图案化候选区，如前所述。于操作步骤172，芯轴图案形成方法160产生用于部份地切割(或者移除)芯轴图案204-A的芯轴切割图案204-MC，使芯轴图案的侧壁上的间隔件将符合目标图案202。于操作步骤174，芯轴图案形成方法160输出用于掩模制造的芯轴图案204-A以及芯轴切割图案204-MC。
参阅图4，其显示集成电路布局104的芯轴图案的一实施例。集成电路布局104包括具有一逻辑区块403邻接于左侧的静态随机存取存储器区块402。于一个示例中，逻辑区块403可包括用以读取以及写入静态随机存取存储器区块402的静态随机存取存储器单元的电路。尽管未显示，逻辑区块也可邻接于静态随机存取存储器区块402的右侧。于本实施例中，逻辑区块403以及静态随机存取存储器区块402中的图案间距可为相同或者不同。于特定的实施例中，逻辑区块403中的图案间距大于静态随机存取存储器区块402中的图案间距。当静态随机存取存储器区块与逻辑区块邻接时，将依照某些设计规则。举例来说，设计规则之一是指示介于逻辑区块403以及静态随机存取存储器区块402之间的边界可具有一公差范围(margin)。换言之，目标图案406或408不应恰好出现于两个区块的边界处。反之，目标图案406以及408应以一定间隙制造位于边界的左侧以及右侧。如图4所示，作为逻辑区块403中最右侧的目标图案406以及作为静态随机存取存储器区块402中最左侧的目标图案408位于区块边界的左侧以及右侧。芯轴图案化候选区404填充介于目标图案406以及408之间的间隔。于该实施例中，芯轴图案形成方法160将最高优先级分配给芯轴图案化候选区404，并可将第二高的优先级分配给最左侧芯轴图案化候选区410。图4更显示于操作步骤170结束时的结果，其中芯轴图案化候选区404以及其它芯轴图案将被保存以用于掩模制造。
参阅图5，其显示当芯轴图案形成方法160应用于具有至少一逻辑区块邻接的静态随机存取存储器区块的目标集成电路布局104时操作步骤162～170的图示。于操作步骤162，芯轴图案形成方法160接收包括邻接逻辑区块555的静态随机存取存储器区块554的目标集成电路布局104。目标图案552为分布横跨于静态随机存取存储器区块554以及逻辑区块555上的细长件。于一实施例中，目标图案552于静态随机存取存储器区块554以及逻辑区块555中具有不同的间距。尽管未显示，但静态随机存取存储器区块554可于其左侧邻接另一逻辑区块，例如图4中的逻辑区块403。除此之外，目标图案552可于静态随机存取存储器区块554、逻辑区块555以及另一逻辑区块中具有不同的间距。两个目标图案以一定的间隙包夹区块554以及555的边界。
于操作步骤164，芯轴图案形成方法160以芯轴图案化候选区556填充介于目标图案552之间的间隔。芯轴图案化候选区556-1中的一个位于块554以及555的边界处。于一实施例中，芯轴图案形成方法160产生芯轴图案化候选区556，使每个目标图案552具有紧邻于其左侧的芯轴图案化候选区以及紧邻其右侧的另一芯轴图案化候选区。换言之，每个目标图案552夹于两个芯轴图案化候选区556之间。这确保无论哪个芯轴图案化候选区被分配为最高优先级，所有目标图案将被至少一个芯轴图案化候选区覆盖。于操作步骤166，芯轴图案形成方法160对芯轴图案化候选区556分配优先级。于本实施例中，芯轴图案形成方法160将最高优先级分配给芯轴图案化候选区556-1。于操作步骤168，芯轴图案形成方法160自芯轴图案化候选区556-1开始对芯轴图案化候选区556着色。换言之，芯轴图案化候选区556-1以颜色A着色，以及其它芯轴图案化候选区则以颜色A或者颜色B以前述以及如图5中标记为操作步骤168的交替方式着色。于操作步骤170，芯轴图案形成方法160移除具有颜色B的芯轴图案化候选区，如前所述。于该实施例中，芯轴图案形成方法160并不会执行操作步骤172。于操作步骤174，芯轴图案形成方法160输出用于掩模制造的具有颜色A的芯轴图案化候选区556。
图6A显示由光掩模制造端110所产生的芯轴图案化候选区556的俯视图。图6B～图6E显示经历包括使用芯轴图案化候选区556的芯轴间隔物图案化124(图1A)的一个或者多个图案化工艺的装置(例如晶片)的剖面图。
参阅图6B，芯轴图案化候选区556以光致抗蚀剂图案(或者光致抗蚀剂特征或者芯轴特征)612的形式形成于基板602上所设置的多个层的上。基板602可为半导体基板，例如硅芯片。基板602还可包括其它半导体，例如锗、化合物半导体(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(例如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP)、或其组合。除此之外，基板602可选择性地包括磊晶层，以增强其性能，包括绝缘体上的硅结构和/或具有其它合适的增强特征。基板602可包括鳍状结构、掺杂区域、隔离特征和/或其它集成电路特征。
前述多个层包括图案化层604、硬掩模层606、底层608以及中间层610。于一实施例中，图案化层604包括多晶硅和/或介电材料，例如ELK(extreme low-k)材料；硬掩模层606包括氮化钛；底层608包括底部抗反射涂层聚合物材料；以及中间层610包括含硅聚合物。于一实施例中，光致抗蚀剂特征612使用光刻工艺所形成，其包括光致抗蚀剂涂布、软烘烤(soft baking)、曝光、曝光后烘烤、显影以及硬烘烤(hard bakind)。曝光程序使用具有如图6A所示的芯轴图案化候选区556的掩模。显影后光致抗蚀剂特征612通常于俯视图尺寸以及间距方面符合芯轴图案化候选区556。
如图6C所示，间隔件614形成于光致抗蚀剂特征612的侧壁上。于一实施例中，芯轴特征可自光致抗蚀剂特征612转移至另一层(例如硬掩模层606或者图案化层604)，以及间隔件614形成于芯轴特征的侧壁上。因此，如图6C所示，光致抗蚀剂特征612可被解释为光致抗蚀剂层中或者另一层中的特征。间隔件614包括不同于光致抗蚀剂特征612的一种或者多种材料。于一实施例中，间隔件614可包括介电材料，例如氮化钛、氮化硅或者氧化钛。间隔件614形成为具有特定的厚度(沿着”x”方向的尺寸)，例如8nm或者11nm，其取决于目标图案的宽度，例如图2A～图2D以及图3B中的目标图案202以及图5中的目标图案552。间隔件614可通过各种技术形成，包括沉积工艺以及蚀刻工艺。举例来说，沉积工艺包括化学气相沉积(CVD)工艺或者物理气相沉积(PVD)工艺。举例来说，蚀刻工艺包括例如等离子体蚀刻的各向异性蚀刻(anisotropic etch)。于一实施例中，于间隔件614形成的前，利用芯轴切割图案(图3B中的例如204-MC)部份地移除光致抗蚀剂特征612。其可于单一光刻工艺中执行。
参阅图6D，光致抗蚀剂特征612被移除，并留下间隔件614作为用于后续工艺的蚀刻掩模。光致抗蚀剂特征612可通过等离子体灰化工艺(plasma ashing processing)、干式蚀刻工艺(dry ditching process)、湿式蚀刻工艺(wet ditching process)或其它合适的工艺移除。举例来说，干式蚀刻工艺可通过含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体、和/或其组合实施。举例来说，湿式蚀刻工艺可使用具有NH4OH、HF(氢氟酸)或者稀释的HF、去离子水、TMAH(四甲基氢氧化铵)、其它合适的湿式蚀刻溶液或其组合。于一实施例中，间隔件614会使用例如204-SC(图2B～图2D)的间隔切割图案被部份地移除。其可于单一光刻工艺中执行。
参阅图6E，由间隔件614所表示的图案通过一个或者多个蚀刻工艺转移至图案化层604，蚀刻工艺可包括干式蚀刻工艺、湿式蚀刻工艺或其它合适的蚀刻工艺。于一实施例中，图案化层604包括多晶硅且用以作为鳍式场效晶体管装置的栅极电极。为了进一步实施本实施例，图案化层604包括于栅极替换工艺(gate-replacement process)中用以作为金属栅极堆迭的占位件(placeholder)的多晶硅特征。
尽管并非用以进行限制，本发明的一个或者多个实施例为集成电路设计以及制造提供许多益处。举例来说，本发明的实施例提供一种设计集成电路布局的芯轴图案的有效方法，集成电路布局可包括具有不同图案间距的邻接区块、邻接逻辑区块的静态随机存取存储器区块或者其组合。本发明的方法能够针对具有不同长度的目标图案以及针对任何数量的目标图案产生跨越区块边界的芯轴图案(以及切割图案)。
本发明一实施例有关于一种集成电路制造方法，包括接收具有两个邻接区块的一目标集成电路设计布局，两个邻接区块中的每一个具有根据一图案间距间隔开的目标图案，两个邻接区块具有不同的图案间距。此集成电路制造方法还包括于目标图案之间的间隔中填充芯轴图案化候选区；将第一个芯轴图案化候选区中标示为高优先级；以及以第一颜色以及第二颜色着色芯轴图案化候选区。着色芯轴图案化候选区包括将芯轴图案化候选区中的第一个着上第一颜色；以及将任意两个相邻的芯轴图案化候选区着上不同颜色。此集成电路制造方法还包括移除以第二颜色着色的芯轴图案化候选区；以及输出用于掩模制造的计算机可读取格式的一芯轴图案，芯轴图案包括以第一颜色着色的芯轴图案化候选区。
根据本发明另一实施例，集成电路制造方法还包括产生用以于一光刻工艺中部份地移除芯轴图案的一切割图案。
根据本发明另一实施例，集成电路制造方法还包括利用芯轴图案以及切割图案于一半导体基板上形成集成电路特征。
根据本发明另一实施例，集成电路制造方法还包括产生与芯轴图案的一侧重叠的一切割图案。
根据本发明另一实施例，集成电路制造方法还包括于一半导体基板上形成多芯轴特征。其中，形成芯轴特征的步骤包括：使用芯轴图案执行的一光刻工艺；于芯轴特征的侧壁上形成间隔件；以及部份地移除间隔件。本发明一实施例中，部份地移除间隔件的步骤包括使用切割图案执行另一光刻工艺。
根据本发明另一实施例，芯轴图案化候选区中的第一个临近两个邻接区块的一边缘。
根据本发明另一实施例，于填充芯轴图案化候选区后，每个目标图案具有紧邻其右侧的芯轴图案化候选区的一个。
根据本发明另一实施例，芯轴图案化候选区的第一个位于两个邻接区块之间的一边界处。
根据本发明另一实施例，于填充芯轴图案化候选区后，每个目标图案具有紧邻其左侧的芯轴图案化候选区的一个以及紧邻其右侧的芯轴图案化候选区的另一个。
根据本发明另一实施例，目标图案中的一个比目标图案中的另一个短。
根据本发明另一实施例，每个芯轴图案化候选区具有等于紧邻其左侧的目标图案的一长度。
根据本发明另一实施例，目标图案的一总数量为一奇数。
本发明一实施例有关于一种集成电路制造方法，包括接收具有邻接区块的一集成电路设计布局，每个邻接区块具有沿着一第一方向根据一图案间距间隔开的目标图案，目标图案具有沿着垂直于第一方向的一第二方向延伸的一细长形状。此集成电路制造方法还包括产生填充介于目标图案之间的间隔的芯轴图案化候选区；将芯轴图案化候选区中的第一个着上一第一颜色；以及将其它芯轴图案化候选区着上第一颜色以及一第二颜色，使得任意两个相邻的芯轴图案化候选区着上不同的颜色。此集成电路制造方法还包括移除以第二颜色着色的芯轴图案化候选区；以及以计算机可读取格式输出用于掩模制造的一芯轴图案。芯轴图案具有以第一颜色着色的芯轴图案化候选区。
根据本发明另一实施例，芯轴图案化候选区中的第一个填充位于邻接区块中的两个之间的一边界处的一间隔。
根据本发明另一实施例，在产生芯轴图案化候选区后，每个目标图案具有紧邻其左侧的芯轴图案化候选区的一个以及紧邻其右侧的芯轴图案化候选区的另一个。
根据本发明另一实施例，芯轴图案化候选区中的第一个填充于邻接区块的最左侧两个目标图案之间的一间隔。
根据本发明另一实施例，目标图案中的一个比一相邻的目标图案的一个短，并与相邻的目标图案中的一个的一中间部份对齐。
根据本发明另一实施例，集成电路制造方法还包括：产生用以于一光刻工艺中部份地移除芯轴图案的一第一切割图案；产生与芯轴图案的一侧重叠的一第二切割图案；以及输出用于掩模制造的计算机可读取格式的第一切割图案以及第二切割图案。
本发明一实施例有关于一种集成电路制造方法，包括接收具有多个区块的一集成电路设计布局，每个区块具有沿着一第一方向纵向延伸以及沿着垂直于第一方向的一第二方向根据一图案间距间隔开的目标图案，至少两个区块具有不同的图案间距，区块中的一个为一静态随机存取存储器区块。此集成电路制造方法还包括产生填充目标图案之间的间隔的芯轴图案化候选区，其中芯轴图案化候选区中的第一个填充介于静态随机存取存储器区块以及一相邻区块的间的一边界处的一间隔。此集成电路制造方法还包括将芯轴图案化候选区中的第一个着上一第一颜色；将其它芯轴图案化候选区着上第一颜色以及一第二颜色，使得任何两个相邻的芯轴图案化候选区具有不同的颜色；以及移除以第二颜色着色的芯轴图案化候选区。此集成电路制造方法还包括以计算机可读取格式输出用于掩模制造的一芯轴图案，芯轴图案具有以第一颜色着色的芯轴图案化候选区。
根据本发明另一实施例，于产生芯轴图案化候选区后，每个目标图案夹在两个相邻的芯轴图案化候选区之间。
前述的实施例或者示例已概述本发明实施例的特征，本领域技术人员可更佳地理解本发明的各个方面。本领域技术人员应当理解，他们可轻易地使用本发明实施例作为用于设计或者修改其它过程以及结构以实施相同的目的和/或实现本发明所介绍的实施例或示例的相同优点。本领域技术人员可理解的是，上述等效构造并未脱离本发明实施例的精神以及范围，并且可于不脱离本发明的精神以及范围进行各种改变、替换以及更改。

Claims (20)

1.一种集成电路制造方法，其特征在于，包括：
接收具有两个邻接区块的一目标集成电路设计布局，上述两个邻接区块中的每一个具有根据一图案间距间隔开的目标图案，上述两个邻接区块具有不同的图案间距；
于上述目标图案之间的间隔中填充多芯轴图案化候选区；
以一第一颜色以及一第二颜色着色上述芯轴图案化候选区，包括：
将上述芯轴图案化候选区中的第一个着上上述第一颜色；以及
将任意两个相邻的芯轴图案化候选区着上不同颜色；
移除以上述第二颜色着色的上述芯轴图案化候选区；以及
输出用于掩模制造的计算机可读取格式的一芯轴图案，上述芯轴图案包括以上述第一颜色着色的上述芯轴图案化候选区。
2.如权利要求1所述的集成电路制造方法，还包括，
产生用以于一光刻工艺中部份地移除上述芯轴图案的一切割图案。
3.如权利要求2所述的集成电路制造方法，还包括，
利用上述芯轴图案以及上述切割图案于一半导体基板上形成多集成电路特征。
4.如权利要求1所述的集成电路制造方法，还包括，
产生与上述芯轴图案的一侧重叠的一切割图案。
5.如权利要求4所述的集成电路制造方法，还包括，
于一半导体基板上形成多芯轴特征，其中，形成芯轴特征的步骤包括：
使用上述芯轴图案执行的一光刻工艺；
于上述芯轴特征的侧壁上形成间隔件；以及
部份地移除上述间隔件，其中，部份地移除间隔件的步骤包括使用上述切割图案执行另一光刻工艺。
6.如权利要求1所述的集成电路制造方法，其中，上述芯轴图案化候选区中的第一个临近上述两个邻接区块的一边缘。
7.如权利要求6所述的集成电路制造方法，其中，于填充上述芯轴图案化候选区后，每个上述目标图案具有紧邻其右侧的上述芯轴图案化候选区的一个。
8.如权利要求1所述的集成电路制造方法，其中，上述芯轴图案化候选区的第一个位于上述两个邻接区块之间的一边界处。
9.如权利要求8所述的集成电路制造方法，其中，于填充上述芯轴图案化候选区后，每个上述目标图案具有紧邻其左侧的上述芯轴图案化候选区的一个以及紧邻其右侧的上述芯轴图案化候选区的另一个。
10.如权利要求1所述的集成电路制造方法，其中，上述目标图案中的一个比上述目标图案中的另一个短。
11.如权利要求1所述的集成电路制造方法，其中，每个上述芯轴图案化候选区具有等于紧邻其左侧的上述目标图案的一长度。
12.如权利要求1所述的集成电路制造方法，其中，上述目标图案的一总数量为一奇数。
13.一种集成电路制造方法，其特征在于，包括：
接收具有多邻接区块的一集成电路设计布局，每个上述邻接区块具有沿着一第一方向根据一图案间距间隔开的多目标图案，上述目标图案具有沿着垂直于上述第一方向的一第二方向延伸的一细长形状；
产生填充介于上述目标图案之间的间隔的多芯轴图案化候选区；
将上述芯轴图案化候选区中的第一个着上一第一颜色；
将其它上述芯轴图案化候选区着上上述第一颜色以及一第二颜色，使得任意两个相邻的上述芯轴图案化候选区着上不同的颜色；
移除以上述第二颜色着色的上述芯轴图案化候选区；以及
以一计算机可读取格式输出用于掩模制造的一芯轴图案，上述芯轴图案具有以上述第一颜色着色的上述芯轴图案化候选区。
14.如权利要求13所述的集成电路制造方法，其中，上述芯轴图案化候选区中的第一个填充位于上述邻接区块中的两个之间的一边界处的一间隔。
15.如权利要求14所述的集成电路制造方法，其中，在产生上述芯轴图案化候选区后，每个上述目标图案具有紧邻其左侧的上述芯轴图案化候选区的一个以及紧邻其右侧的上述芯轴图案化候选区的另一个。
16.如权利要求13所述的集成电路制造方法，其中，上述芯轴图案化候选区中的第一个填充于邻接区块的最左侧两个上述目标图案之间的一间隔。
17.如权利要求13所述的集成电路制造方法，其中，上述目标图案中的一个比一相邻的上述目标图案的一个短，并与相邻的上述目标图案中的一个的一中间部份对齐。
18.如权利要求13所述的集成电路制造方法，还包括，
产生用以于一光刻工艺中部份地移除上述芯轴图案的一第一切割图案；
产生与上述芯轴图案的一侧重叠的一第二切割图案；以及
输出用于掩模制造的上述计算机可读取格式的上述第一切割图案以及上述第二切割图案。
19.一种集成电路制造方法，其特征在于，包括：
接收具有多个区块的一集成电路设计布局，每个上述区块具有沿着一第一方向纵向延伸以及沿着垂直于上述第一方向的一第二方向根据一图案间距间隔开的多目标图案，至少两个上述区块具有不同的图案间距，上述区块中的一个为一静态随机存取存储器区块；
产生填充上述目标图案之间的间隔的多芯轴图案化候选区，其中上述芯轴图案化候选区中的第一个填充介于上述静态随机存取存储器区块以及一相邻区块的间的一边界处的一间隔；
将上述芯轴图案化候选区中的第一个着上一第一颜色；
将其它上述芯轴图案化候选区着上上述第一颜色以及一第二颜色，使得任何两个相邻的上述芯轴图案化候选区具有不同的颜色；
移除以上述第二颜色着色的上述芯轴图案化候选区；以及
以一计算机可读取格式输出用于掩模制造的一芯轴图案，上述芯轴图案具有以上述第一颜色着色的上述芯轴图案化候选区。
20.如权利要求19所述的集成电路制造方法，其中，于产生上述芯轴图案化候选区后，每个上述目标图案夹在两个相邻的上述芯轴图案化候选区之间。
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