KR101699134B1 - 비인쇄 더미 피쳐들을 갖는 집적 회로의 제조 방법 - Google Patents

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Abstract

본 개시는, 복수의 메인 피쳐들과 복수의 공간 블록들을 갖는 IC 설계 레이아웃을 받는 것을 포함하는 IC 방법의 일 실시예를 제공한다. 본 IC 방법은 또한, 패턴 밀도 균일성(UPD)을 최적화하기 위하여 최적화된 블록 더미 밀도비 ro를 계산하는 것, 목표 블록 더미 밀도비 R을 결정하는 것, 비인쇄 더미 피쳐의 크기, 피치, 및 유형을 결정하는 것, 비인쇄 더미 피쳐의 패턴을 생성하는 것, 및 IC 설계 레이아웃에 상기 비인쇄 더미 피쳐들을 부가하는 것을 포함한다.

Description

비인쇄 더미 피쳐들을 갖는 집적 회로의 제조 방법{METHOD OF FABRICATING AN INTEGRATED CIRCUIT WITH NON-PRINTABLE DUMMY FEATURES}
본 출원은, "Method of Fabricating an Integrated Circuit with Optimized Pattern Density Uniformity"로서 2014년 4월 14일자 출원된 미국 특허 출원 시리얼 번호 14/252,464호, 및 "Method of Fabricating an Integrated Circuit with Block Dummy for Optimized Pattern Density Uniformity"로서 2014년 4월 15일 출원된 미국 특허 출원 시리얼 번호 14/253,283호에 관한 것이며, 그 전체 개시가 여기서 참조용으로 사용되었다.
집적 회로(IC) 제조에서, 리소그래피 패터닝 처리 동안 IC 패턴의 촬상 해상도를 향상시키기 위하여 광 근접 보정(optical proximity correction; OPC)을 사용하는 것이 일반적이다. 그러나, 반도체 기술의 진보에 따라, 피쳐(feature) 크기가 계속 보다 소형화되고 있다. 다양한 더미 피쳐들을 추가하기 위한 현존 OPC 방법들은, 패턴 밀도와 패턴 밀도의 불량한 균일성을 조정하기 위하여 제한된 자유도와 효율성을 갖는다. 이것은, IC 패턴을 형성하기 위하여 전자빔 리소그래피 기술이 사용될 때, 동적 공간 전하 효과와 마이크로-로딩 효과(micro-loading effect)와 같은 쟁점을 제시한다. 또한, 더미 피쳐들을 삽입하기 위한 처리 동안, 더미 피쳐들과 연관된 다양한 시뮬레이션과 연산들이 더 많은 시간이 걸려, 비용 증가를 초래한다. 따라서, 상기 쟁점들을 다루기 위하여 IC 패턴을 효과적으로 그리고 효율적으로 조정하기 위한 IC 설계 및 마스크의 제조 방법이 요구된다.
본 개시의 태양은 첨부된 도면과 함께 이해할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 도면에서의 다양한 피쳐들은 일정한 비례로 도시되지 않았다는 것이 주목된다. 사실상, 도시된 피쳐들의 치수는 논의의 명확성을 위하여 임의로 확대되거나 축소될 수도 있다.
도 1은, 일부 실시예들에 따라 구성된 집적 회로(IC) 방법의 실시예의 흐름도이다.
도 2는, 일부 실시예들에 따라 구성된 반도체 기판의 개략도이다.
도 3은, 일부 실시예들에 따라 구성된 도 2의 반도체 기판의 일부의 개략도이다.
도 4, 5, 6은 일부 실시예들에 따라 구성된 집적 회로(IC) 설계 레이아웃을 도시한다.
도 7a, 도 7b, 도 8a, 도 8b는, 일부 실시예들에 따라 더미 피쳐들의 다양한 패턴들 vs. 각 노광 강도 프로파일들의 도식이다.
도 9 내지 도 11은, 일부 실시예들에 따라 구성된 더미 피쳐들의 패턴들을 도시한다.
도 12는 일부 실시예들에 따라 구성된 집적 회로(IC) 설계 레이아웃을 도시한다.
다음 개시는 본 발명의 상이한 피쳐들을 실행하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다는 것이 이해된다. 구성 요소들 및 배열들의 특정 예들이 본 개시를 단순화하기 위하여 이하에 설명된다. 물론, 이들은 단지 예들이며, 제한하고자 함이 아니다. 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순성 및 명료성을 위한 것이며, 그 자체로서 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내지 않는다.
도 1은 하나 이상의 실시예들에서 본 개시의 다양한 태양에 따라 집적 회로(IC)를 제조하는 방법(100)의 흐름도이다. 본 방법(100)은, 원래 패턴 밀도 분포가 넓을 때, 최적화된 회로 성능, 향상된 더미 패턴 균일성 및 감소된 전자 빔 공간 전하 효과와 마이크로-로딩 효과를 갖는 더미 피쳐들을 생성하는 절차를 제공한다. 더미 피쳐들은 다양한 제조 기능을 위한 IC 설계 패턴에 부가된 피쳐들이다. 일 실시예에서, 더미 피쳐들이 IC 설계 패턴에 부가되어 패턴 밀도를 변화시키고, IC 제조 동안 적용된 화학 기계적 연마(CMP) 처리를 향상시킨다. 다른 실시예에서, 더미 피쳐들이 IC 설계 패턴에 부가되어 서멀 효과를 변화시키고, IC 제조 동안 적용된 서멀 어닐링 처리를 향상시킨다. 또다른 실시예에서, 더미 피쳐들이 IC 설계 패턴에 부가되어, 광 근접 효과를 보정하고, IC 제조 동안 반도체 기판에 적용된 리소그래피 패터닝 처리에 대한 촬상 해상도를 향상시킨다. 더미 피쳐들은 서브 해상도 피쳐들(반도체 기판에 대한 비인쇄)을 포함할 수도 있고, 광 근접 보정(OPC) 보조 피쳐들로도 칭한다. 본 방법(100)은 도 2 내지 도 12에 도시된 장치를 참조하여 설명된다.
본 방법(100)은, 설계자로부터와 같이, IC 설계 레이아웃을 받는 것으로 단계 102에서 시작한다. 일 예에서, 설계자는 설계 하우스이다. 다른 예에서, 설계자는, IC 설계 레이아웃에 따라 IC 제품들을 제조하기 위하여 할당된 반도체 제조로부터 분리된 설계 팀이다. 다양한 실시예들에서, 반도체 제조는, 포토마스크, 반도체 웨이퍼, 또는 이 모두를 제조할 수 있다. IC 설계 레이아웃은, IC 제품을 위하여 설계되고, IC 제품의 사양에 기초한 다양한 기하학적 패턴들을 포함한다.
IC 설계 레이아웃은, 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일들로 나타낸다. 일 예에서, IC 설계 레이아웃은, 종래 기술에 공지된 바와 같이, GDS 또는 GDS-Ⅱ 포맷으로 표현된다. 설계자는, 제조되는 IC 제품의 사양에 기초하여, IC 설계 레이아웃을 생성하기 위한 적절한 설계 절차를 실행한다. 설계 절차는, 논리 설계, 물리적 설계, 및 배치 및 루트를 포함할 수도 있다. 예로서, IC 설계 레이아웃의 부분은, 반도체 기판(실리콘 웨이퍼와 같은) 상에 또는 반도체 기판 위에 배치된 다양한 재료층들 상에 형성되는 활성 영역들, 게이트 전극들, 소스 및 드레인, 금속선들, 컨택트들/비아들, 및 접합 패드들을 위한 개구부들과 같은 다양한 IC 피쳐들(메인 피쳐들이라고도 칭함)을 포함한다. IC 설계 레이아웃은, 촬상 효과, 처리 강화, 및/또는 마스크 식별 정보를 위한 이들 피쳐들과 같은 부가적인 피쳐들을 포함할 수도 있다.
도 2는 일 실시예에 따라 구성된 반도체 기판(120)의 개략도를 도시한다. 본 실시예에서, 반도체 기판(120)은 실리콘 웨이퍼와 같은 반도체 웨이퍼이다. 다른 실시예들에서, 반도체 기판(120)은, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 비화 인듐(InAs), 또는 인화 인듐(InP)과 같은 다른 반도체 재료, 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체를 대안적으로 또는 부가적으로 포함할 수도 있다. 대안적으로, 기판(120)은, 박막 트랜지스터 액정 디스플레이(thin-film-transistor liquid crystal display; TFT-LCD) 디바이스용 유기 기판과 같은 비반도체 재료를 포함할 수도 있다. 반도체 기판(120)은, 다양한 도핑된 영역들, 유전체 피쳐들, 및 다층 상호접속부들을 포함할 수도 있다. 일 실시예에서, 기판(120)은, 상보형 금속 산화물 반도체 전계 효과 트랜지스터(CMOSFET), 촬상 센서, 메모리 셀, 및/또는 용량성 소자와 같은 다양한 마이크로전자 소자들에 대한 다양한 도핑된 피쳐들을 포함한다. 다른 실시예에서, 기판(120)은, 다양한 마이크로전자 소자들을 각각 결합하고 절연시키도록 구성된 도전성 재료 피쳐들 및 유전성 재료 피쳐들을 포함한다. 다른 실시예에서, 반도체 기판(120)은, 그 위에 형성된 하나 이상의 재료층들(유전성 재료층과 같은)을 포함한다.
반도체 기판(120)은 다양한 회로 영역들을 더 포함한다. 하나 이상의 IC들이 스크라이브 선으로 서로 분리된 각 회로 영역(122)에서 형성된다. 일 실시예에서, 단일 IC 칩에 대한 IC 설계 레이아웃이 회로 영역들 각각에 형성되고, 이하 IC 칩(122)으로 칭한다.
도 3을 참조하여, 각 IC 칩(122)이 후속 동작들을 위한 복수의 영역들(또한 템플릿으로도 칭함)(124)로 구분된다. 본 실시예에서, 템플릿들(124) 각각은 동일한 영역을 갖는다. 풀 칩(full chip)에서의 템플릿들(124) 수는 "N"이다. 템플릿들(124)은 각각 1, 2, 3,...i, ,,, 및 N으로 칭한다. 본 예에서, 각 템플릿(124)은 반도체 기판(120)에서 직사각형 또는 정사각형 영역을 포함한다. 수 N은, 연산 효율성과 같은 하나 이상의 요인들에 따라 결정될 수도 있다. 수 N이 크면, 다음 처리에서의 동작들이 완료하는 데 더 많은 시간이 걸릴 수도 있다. 수 N이 작으면, 다음 처리에서의 동작들은 완료하는 데 시간이 덜 걸릴 수도 있으나, 최적화 효율성이 감소될 수도 있다. 따라서, 수 N은 기술자 경험 및/또는 이전 처리된 데이터(방법(100)의 실행으로부터 수집된 이력 데이터와 같은)와 같은 하나 이상의 요인들에 따라 적절하게 선택된다.
도 4를 참조하여, 칩 상에 형성되는 IC 설계 레이아웃은 다양한 템플릿들(124)로 정의된다. 각 템플릿(124)은 IC 설계 레이아웃의 부분을 포함한다. 상이한 템플릿들로 정의된 IC 설계 레이아웃은, 개별 집적 회로 및 대응하는 IC 설계 레이아웃에 따라, 서로 상이할 수도 있다.
IC 설계 레이아웃은, 집적 회로의 부분을 형성하도록 설계되고 구성된 메인 피쳐(main feature)들(132)을 포함한다. 메인 피쳐들은, 반도체 기판(120) 상에 형성되는, 컨택트/비아 홀과 같은 IC 피쳐를 정의하는 기하학 패턴이다. IC 설계 레이아웃은 또한 메인 피쳐들없이 백그라운드 영역들(134)을 포함한다. 방법(100)의 다음 설명에서, IC 설계 레이아웃은, IC 설계 레이아웃이 방법(100)의 동작 단계들 동안 반도체 기판(120)으로 아직 전사되지 않아도, 반도체 기판(120)과 함께 설명된다. 도 4에 IC 설계 레이아웃의 부분만이 도시된다. IC 설계 레이아웃의 다른 부분들은, 다양한 회로 피쳐들(132)과 백그라운드 영역들(134)을 포함하는 것과 같이, 상이한 패턴들을 가질 수도 있다.
도 5를 참조하여, 공간 절연 치수(space isolation dimension)(단순히 절연 거리로 칭함)"d"는, 피쳐들(더미 피쳐들을 제외하는)이 삽입되지 않아야 하는 메인 피쳐(132)를 둘러싸는 금지 영역(forbidden area)(136)을 정의하기 위한 파라미터이다. 템플릿(124)에서의 IC 패턴은, 복수의 메인 피쳐들(132)과, 따라서 각 메인 피쳐들(132)을 둘러싸는 복수의 금지 영역들(136)을 포함한다. 메인 피쳐들(132)과 금지 영역들(136)을 제외함으로써, 반도체 기판에서의 남아 있는 영역들은 더미 삽입을 위한 공간 블록(들)(138)로서 정의된다. IC 패턴은, 메인 피쳐들(132), 금지 영역들(136), 및 공간 블록(들)(138)을 포함한다.
하나의 절연 거리 d가 선택되면, 한 세트의 공간 블록들(138)이 따라서 생성되고, 공간 블록층(또는 단순히 공간층)으로서 칭해진다. 복수의 절연 거리들이 선택되면, 복수의 공간층들이 각각 생성된다. 공간층들 각각은 다른 공간층들에서 정의된 것과는 상이한 한 세트의 공간 블록들(138)을 정의한다. 공간층들을 생성하는 방법은, 참조로 통합된 상기 리스트에 있는 출원에서 설명된다.
공간 블록층은 다른 예에 따라 도 6에 또한 도시된다. 템플릿(124)에서의 IC 설계 레이아웃은 각 금지 영역들(136)을 갖는 복수의 메인 피쳐들(132)을 포함한다. 각 금지 영역들(136)을 갖는 메인 피쳐들(132) 외에 남아 있는 영역들은 공간 블록들(138)을 제공한다.
다양한 공간 블록층들에서 각 템플릿(124)에 대한 패턴 밀도가 계산된다. 따라서, 각 패턴 밀도는 템플릿과 공간 블록층의 함수일 수도 있다. 패턴 밀도를 계산하는 방법은, 참조로 통합된 상기 리스트에 있는 출원에 설명된다. 다음, 각 공간 블록층에 대한 블록 더미 밀도비 r이 계산된다. 하나의 템플릿에서의 총 패턴 밀도(PD)는, 그 템플릿 내의 더미 피쳐들(형성되는)과 메인 피쳐들을 포함하여 다양한 피쳐들의 패턴 밀도에 관련된다. 총 패턴 밀도(PD)는 다음과 같이 정의된다.
PD = PD0 + r
Figure 112014126582889-pat00001
PDs. (식 1)
여기서, PD0는 주 패턴 밀도이고, PDs는 블록 더미 패턴 밀도이고, 파라미터 "r"은 반도체 기판(120)의 모든 템플릿들(1, 2, 3, ... 및 N)에 대한 블록 더미 밀도비이다. 공간 블록들(138)이 더미 피쳐들로 일반적으로 완전히 충전되지 않기 때문에, 블록 더미 패턴 밀도(PD)는 PDs 대신 r
Figure 112014126582889-pat00002
PDs 으로 총 패턴 밀도에 기여한다. 블록 더미 밀도비로서, 파라미터 "r"은 충전비(filling ratio)에 관련된다.
식 1에서, 블록 더미 밀도비 "r"은, 이들 공간 블록들 각각이 더미 피쳐들로서 취급될 때, 템플릿에서 공간 블록들의 그레이 레벨(gray level) 또는 가중 인자이다. 블록 더미 밀도비 "r"은 또한 블록 더미 가중 변수로서 칭한다. 블록 더미 밀도비 "r"은 0≤r≤1 일때 0과 1사이의 범위의 값을 갖는다. 더미 피쳐들은 이 단계에서 아직 정의되지 않는다. 공간 블록들(138) 각각은, 단계 106에서 실제 더미 피쳐들이 결정될 때까지 하나의 더미 피쳐로서 취급된다. 블록 더미 밀도비 "r"은 다양한 템플릿들에 대한 범용 파라미터이다.
도 1로 돌아가서, 방법(100)은, 목표 블록 더미 밀도비(R)를 결정함으로써 단계 104로 진행한다. 목표 블록 더미 밀도비(R)는, 패턴 밀도의 균일성(uniformity of pattern density; UPD) 처리 윈도우와 처리 스루풋에 기초하여 결정될 수도 있다.
본 실시예에서, 블록 더미 밀도비 "r"은 다음으로서 UPD 통계 공식에 의하여 주어진 공간 블록층에 대하여 결정되고, r0로서 나타낸다.
Figure 112014126582889-pat00003
(식 2)
여기서, σs는 블록 더미 패턴 밀도의 표준 편차이다.
식 2에서의 다양한 파라미터들이 이하에 추가로 정의된다.
Figure 112014126582889-pat00004
는 다양한 템플릿들에 대하여 주 패턴 밀도의 평균으로서 정의된 평균 주 패턴 밀도이다. 구체적으로, 평균 주 패턴 밀도
Figure 112014126582889-pat00005
는 다음 식으로 정의되고 다음 식에 의하여 계산된다.
Figure 112014126582889-pat00006
(식 3)
PD0(i)는 템플릿 "i"의 주 패턴 밀도를 나타낸다. 평균 주 패턴 밀도
Figure 112014126582889-pat00007
는 다양한 공간 블록층들에 대하여 동일하다.
유사하게,
Figure 112014126582889-pat00008
는 다음 식으로 정의된 평균 더미 패턴 밀도이며, 다음 식에 의하여 계산된다.
Figure 112014126582889-pat00009
(식 4)
평균 더미 패턴 밀도
Figure 112014126582889-pat00010
는 주어진 공간 블록층에 대한 것이고, 상이한 공간 블록층들에 대하여 변한다.
용어
Figure 112014126582889-pat00011
은 모든 템플릿들(템플릿들 1, 2, 3, ,,, 및 N)에 대하여 곱 PD0
Figure 112014126582889-pat00012
PDs의 평균이다. 파라미터 σ는 총 패턴 밀도의 표준 편차이며, 다음과 같이 정의된다.
Figure 112014126582889-pat00013
(식 5)
여기서
Figure 112014126582889-pat00014
는 모든 템플릿들에 대한 PD2의 평균이고,
Figure 112014126582889-pat00015
는 모든 템플릿들에 대한 총 패턴 밀도 PD의 평균이다. 평균 총 패턴 밀도
Figure 112014126582889-pat00016
는 다음과 같이 정의된다.
Figure 112014126582889-pat00017
(식 6)
Figure 112014126582889-pat00018
는 다음과 같이 정의된다.
Figure 112014126582889-pat00019
(식 7)
본 실시예의 전개에 있어서, 식 2에서 도출된 PDU 통계식은 이하와 같은 절차에 의하여 생성된다. 식 5에서, 파라미터 σ2는
Figure 112014126582889-pat00020
로서 정의된다. 추가의 수학적 연산으로, 파라미터 σ2는 다음 형태의 r의 함수인 것을 알 수 있다.
σ2 = ar2 + br + c (식 8)
여기서, 계수 a와 b는 공간 절연 거리 d의 함수이고, 계수 c는 상수이다. 주어진 공간 블록층과 대응하는 절연 거리 d에 대하여, 파라미터 σ는 특정 r에서 최소값을 가지며, 이것은 템플릿들에 대한 패턴 밀도 변화가 최소화된다는 것을 의미한다. 파라미터 σ의 최소값은 σ'(r)=0을 제한함으로써 결정되어, 식 2에 또한 부여하는 r=-b/(2a)로 이른다. 따라서, 결정된 블록 더미 밀도비 "ro"는 최소화된 블록 더미 밀도비 R로도 칭해진다.
최소화된 블록 더미 밀도비 ro는 대응하는 공간 블록층에 대한 UPD를 최적화하기 위하여 결정된다. 그러나, 블록 더미 밀도비 "r"이 특정 범위에서 ro에 충분히 근접할 때, 허용 가능한 패턴 밀도 균일성을 여전히 제공하며, 처리 윈도와 스루풋 영향과 같은 다른 파라미터들을 조정하기 위한 여지를 남긴다.
스루풋은, 시뮬레이션 시간, 반도체 기판(120) 상의 더미 피쳐들을 형성하기 위한 에칭 처리의 기간, 및/또는 형성되는 메인 피쳐들(132)과 더미 피쳐들을 반도체 기판(120)에 전사하는 전자빔(e-beam) 리소그래피 처리 동안의 전자빔 기록 시간을 포함할 수도 있다.
처리 윈도우는, 회로가 원하는 사양 하에 제조될 수 있게 하는 처리 파라미터들의 값들의 집합이다. 일 실시예에서, 처리 윈도우는, 적합한 절연 거리 "d"와 블록 더미 밀도비 "r"을 결정하는 데 고려되는 하나의 요소이다. 일 예에서, 임계 치수(critical dimension; CD)에 대한 처리 윈도우는, CD가 원하는 범위에 있다는 것을 보증하도록 고려된다. 패턴 밀도가 변하면, 노광 임계값에 관한 대응하는 노광 강도가 변하여, CD 변동을 초래한다. 패턴 밀도가 더 높거나 더 낮으면, CD는 사양에서 벗어날 수도 있다.
모든 상기 인자들을 고려하여, 목표 블록 더미 밀도비(R)는 각 공간 블록층에 대하여 결정된다.
방법(100)은 비인쇄 더미 피쳐들이 되는 더미 피쳐들(170)의 사이즈(및 피치)와 유형을 결정하는 것으로 단계 106으로 진행한다. 상이한 유형의 더미 피쳐들(170)은 상이한 노광 임계량을 가질 수도 있다. 예컨대, 구멍형 더미 피쳐(170)의 노광 임계량(도 7a 및 도 7b에 도시된 바와 같은)은 바 격자(bar grating)형 더미 피쳐들(도 8a 및 도 8b에 도시된 바와 같은)의 노광 임계량보다 작다. 바형 더미들은, 보다 높은 패턴 밀도를 갖기 때문에, 동일한 크기/피치(듀티비) 하에 보다 높은 강도를 가질 수도 있다. 다시 말하면, 패턴 밀도가 너무 높은 경우, 더미 피쳐들이 인쇄 가능하다.
더미 피쳐(170)의 크기, 피치, 및 유형을 가변화시켜, 동일한 노광량 하에 패턴 최대 강도가 변한다. 본 실시예에서, 강도 프로파일을 갖는 임계값 커트라인을 사용함으로써, 인쇄 CD가 시뮬레이션된다(예컨대, 가우시안 커널(Gaussian Kernel) 알고리즘을 이용함으로써). 다음, 더미 피쳐(170)(크기, 피치 및 유형에 관하여)가 선택되고, 그 최대 강도는 안전 범위(예컨대, 25%)만큼 모델 임계값보다 낮다. 따라서, 더미 피쳐(170)는 마스크, 또는 반도체 웨이퍼에 인쇄 불가능하고, 이제 도면 번호 172가 붙혀진 비인쇄 더미 피쳐로서 명명된다. 다른 실시예의 포어 빔(fore-beam) 리소그래피에서, 노광량은 더미 피쳐(170)에 대하여 조정되어 상이한 강도 프로파일을 획득한다. 다음, 더미 피쳐(170)의 최대 강도가 모델 임계값보다 안전한 범위(예컨대 25%) 만큼 작게 되도록 노광량이 선택되고, 더미 피쳐(170)가 인쇄 불가능하다.
본 방법(100)은, 목표 블록 더미 밀도비 R을 만족하기 위하여 비인쇄 더미 피쳐(172)에 대한 패턴을 생성하는 것으로 단계 108로 진행한다. 비인쇄 더미 피쳐들(172)의 패턴은 정사각형(도 9에 도시된 바와 같은), 또는 직사각형(바(도 10에 도시된 바와 같은))의 매트릭스, 또는 불규칙한 더미 어레이(도 11에 도시된 바와 같은)일 수도 있다.
도 9에서, 비인쇄 더미 피쳐들(172)은 공간 블록에서 2차원 어레이로 구성된다. 비인쇄 더미 피쳐들(172)은 변 치수(side dimension) "A"를 갖는 정사각형들이다. 더미 어레이는 양 방향들(X 및 Y 방향)에서 주기적 상수 "p"(피치)를 갖는다. 피치(p) 및 변 치수(a)는, A2/p2 = R 이도록 선택된다. 파라미터 R은 목표 블록 더미 밀도비이다.
도 10에서, 비인쇄 더미 피쳐들(172)이 공간 블록에서 2차원 어레이로 구성된다. 비인쇄 더미 피쳐들(172)은 각각 변 치수 "A" 및 "B"를 갖는 직사각형들이다. 부 해상도 더미 어레이는 각각 X 및 Y 방향들에서 주기적 상수 "px" 및 "py"를 갖는다. 피치들과 변 치수들은 AB/pxpy = R이도록 선택된다. 파라미터 R은 목표 블록 더미 밀도비이다.
도 11에서, 비인쇄 더미 피쳐들(172)이 불규칙 더미 어레이로 구성될 수도 있다. 여기서, 비인쇄 더미 피쳐들(172)은, 총 더미 면적/블록 영역 면적 = R 이도록 선택된다. 파라미터 R은 목표 블록 더미 밀도비이다.
일부 실시예들에서, 더미 피쳐들은, CMP 또는 서멀 어닐링과 같은 제조 처리의 향상된 효과를 위하여 패턴 밀도를 조정하도록 설계된 인쇄 피쳐들을 포함할 수도 있다. 예로서, 임플란트층(implant layer), 또는 컨택트/비아층에 대하여, 비인쇄 더미 피쳐들이 바람직할 수도 있고, 폴리층 또는 금속에 대하여, 인쇄 더미 피쳐들이 바람직할 수도 있다.
일부 실시예들에서, 더미 피쳐들은, 촬상 해상도를 강화시키기 위하여 광 근접 보정(OPC)을 위하여 부 해상도 피쳐들을 포함할 수도 있다. 이들 부 해상도 피쳐들은, 대응하는 포토리소그래피 처리에 의하여 반도체 기판(120)에 인쇄 불가능이다.
도 1 및 도 12를 참조하여, 방법(100)은, 변형된 IC 설계 레이아웃(각 변형된 템플릿(180))을 형성하기 위하여, IC 설계 레이아웃(각 템플릿(124))에 비인쇄 더미 피쳐들(172)을 부가하는 것으로 단계 110으로 진행한다. 변형된 IC 설계 레이아웃의 테이프-아웃(tape-out)이 마스크 제조 또는 전자 빔 기록을 위하여 생성된다. 테이프-아웃은, 마스크 제조 또는 전자 빔 기록을 위하여 사용될 수 있는 포맷으로 IC 설계 레이아웃을 나타낸다.
일 실시예에서, 변형된 IC 설계 레이아웃이, 반도체 기판(120) 상에 코팅된 포토레지스트층으로 IC 패턴을 전사시키는 포토리소그래피 노광 처리를 위한 마스크를 형성하는 데 사용된다. 예컨대, 전자 빔 또는 다중 전자 빔의 메카니즘이, 비인쇄 더미 피쳐(172)를 갖는 변형된 IC 패턴에 기초하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하는 데 사용된다. 마스크는 다양한 적합한 기술로 형성될 수 있다. 일 실시예에서, 마스크는 바이너리 기술을 사용하여 형성된다. 이 경우에서, 마스크 패턴은 불투명 영역들과 투명 영역들을 포함한다. 일 예에서, 바이너리 마스크는, 투명 기판(예컨대, 용융 수정), 및 마스크의 불투명 영역에 코팅된 불투명 재료(예컨대, 크롬)를 포함한다. 다른 실시예에서, 마스크는 위상 반전 기술(phase shift technology)을 사용하여 형성된다. 위상 반전 마스크(phase shift mask; PSM)에서, 마스크 상에 형성된 패턴에서의 다양한 피쳐들이 적합한 위상차를 갖도록 구성되어, 해상도 및 촬상 품질을 강화시킨다. 다양한 예에서, PSM은 종래 기술에 공지된 어태뉴에이트(attenuated) PSM 또는 얼터네이팅(alternating) PSM일 수도 있다. 다른 예들에서, 마스크는, EUV(extreame ultraviolet) 마스크와 같은 투과성 마스크 또는 반사성 마스크일 수도 있다.
다른 실시예에서, 변형된 IC 설계 레이아웃이, 전자 빔 리소그래피 처리로 전자 빔에 의하여 반도체 기판(120)에(코팅된 전자 빔 감응 레지스트층에) 메인 피쳐들(132)을 직접 기록하는 데 사용된다.
부가적인 단계들이 본 방법(100) 전에, 그 동안, 및 그 후에 제공될 수 있고, 설명된 단계들 중 일부가 본 방법(100)의 부가적인 실시예들에 대하여 대체되고, 삭제되고, 또는 이동될 수 있다.
상기에 기초하여, 본 개시는 반도체 디바이스를 제조하기 위한 방법을 제공한다. 본 방법은, 그 최대 강도가 메인 피쳐의 노광 임계량보다 작도록 그리고 더미 피쳐가 비인쇄이도록 더미 피쳐들의 크기 및 피치를 선택하는 것을 채용한다. 본 방법은 또한, 패턴 밀도의 균일성을 최적화하기 위하여 목표 블록 더미 밀도비 R에 따라 비인쇄 더미 피쳐의 패턴을 선택하는 것을 채용한다. 본 방법은, 전자 빔 리소그래피에서의 공간 전하 효과를 감소시키고, 패턴 밀도의 균일성을 향상시키고, 처리 윈도우와 스루풋을 향상시키는 것을 보여준다.
따라서, 본 개시는 집적 회로(IC) 방법의 일 실시예를 제공한다. IC 방법은, 복수의 메인 피쳐들과 복수의 공간 블록들을 갖는 IC 설계 레이아웃을 받는 것을 포함한다. 본 IC 방법은 또한, IC 설계 레이아웃의 목표 블록 더미 밀도비 R을 결정하는 것, 비인쇄 더미 피쳐에 대한 크기, 피치 및 유형을 결정하는 것, 목표 블록 더미 밀도비 R에 따른 비인쇄 더미 피쳐에 대한 패턴을 생성하는 것, 및 IC 설계 레이아웃에 비인쇄 더미 피쳐들을 부가하는 것을 포함한다.
본 개시는 IC 방법의 또다른 실시예를 제공한다. 본 방법은 반도체 기판 상에 형성되도록 설계된 IC 설계 레이아웃을 받는 것을 포함한다. IC 설계 레이아웃은 복수의 메인 피쳐들과 복수의 공간 블록들을 포함한다. 본 방법은 또한, 최적화된 패턴 밀도 균일성(UPD)을 획득하기 위하여 IC 설계 레이아웃의 최적화된 블록 더비 밀도비 ro를 계산하는 것, 및 최적화된 블록 더미 밀도비 ro에 따라 IC 설계 레이아웃의 목표 블록 더미 밀도비 R을 결정하는 것을 포함한다. 본 방법은 또한, 메인 피쳐의 노광 임계량보다 작은 그 최대 강도에 따라 더미 피쳐들의 크기, 피쳐, 및 유형을 선택하는 것을 포함한다. 본 방법은 또한, 목표 블록 더미 밀도비 R에 따라 더미 피쳐의 패턴을 생성하는 것, 및 더미 피쳐들을 부가함으로써 변형된 IC 설계 레이아웃을 생성하는 것을 포함한다.
본 개시는 또한, IC 방법의 또다른 실시예를 제공한다. 본 방법은 복수의 메인 피쳐들과 공간 블록들을 갖는 IC 설계 레이아웃을 받는 것을 포함한다. 본 방법은 또한, 패턴 밀도 균일성(UPD)을 최적화하기 위하여 IC 설계 레이아웃의 최적화된 블록 더미 밀도비 ro를 계산하는 것, 및 최적화된 블록 더미 밀도비 ro에 따라 IC 설계 레이아웃의 목표 블록 더미 밀도비 R을 결정하는 것을 포함한다. 본 방법은 또한, 메인 피쳐들의 노광 임계량보다 작은 비인쇄 더미 피쳐의 최대 강도에 따라 비인쇄 더미 피쳐의 크기 및 피치를 결정하는 것을 포함한다. 본 방법은 또한, 목표 블록 더미 밀도비 R에 따라 비인쇄 더미 피쳐의 패턴을 결정하는 것, 및 변형된 IC 설계 레이아웃을 형성하기 위하여 공간 블록들 내에 비인쇄 더미 피쳐들을 부가하는 것을 포함한다.
상기는 몇몇 실시예들의 특징들의 개요를 서술하여, 당업자들은 다음의 상세한 설명을 더욱 잘 이해할 수도 있을 것이다. 당업자들은, 여기서 제시된 실시예들의 동일한 목적들을 실행하고 및/또는 동일한 이점들을 달성하기 위하여 다른 처리들 및 구조들을 설계하거나 변형하기 위한 기초로서 본 개시를 용이하게 이용할 수도 있다는 것을 당업자들은 이해해야 한다. 당업자들은 또한, 그러한 등가 구조들은 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어나지 않고 여기서 다양한 변경, 대체, 및 개조를 행할 수도 있다는 것을 이해해야 한다.

Claims (10)

  1. 집적 회로(integrated circuit; IC) 제조 방법으로서,
    복수의 메인 피쳐들(main features)과 복수의 공간 블록들을 포함하는 IC 설계 레이아웃을 받는 것;
    상기 IC 설계 레이아웃의 목표 블록 더미 밀도비 R을 결정하는 것;
    비인쇄 더미 피쳐에 대한 크기, 피치, 및 유형을 결정하는 것;
    상기 목표 블록 더미 밀도비 R에 따른 상기 비인쇄 더미 피쳐에 대한 패턴을 생성하는 것; 및
    상기 IC 설계 레이아웃에 상기 비인쇄 더미 피쳐들을 부가하는 것
    을 포함하는 IC 제조 방법.
  2. 제 1 항에 있어서, 상기 목표 블록 더미 밀도비 R을 결정하는 것은,
    패턴 밀도 균일성(uniformity of pattern density; UPD)을 최적화하기 위하여 최소 블록 더미 밀도비 ro를 계산하는 것
    을 포함하는 것인 IC 제조 방법.
  3. 제 2 항에 있어서, 상기 최소 블록 더미 밀도비 ro는 식
    Figure 112016053056189-pat00040
    에 의하여 계산되며,
    여기서
    Figure 112016053056189-pat00041
    는 IC 템플릿들에 대한 메인 패턴 밀도의 평균이고;
    Figure 112016053056189-pat00042
    는 블록 더미 패턴 밀도의 평균이고;
    Figure 112016053056189-pat00043
    는 상기 메인 패턴 밀도와 상기 블록 더미 패턴 밀도의 곱의 평균이고;
    σ는 식
    Figure 112016053056189-pat00044
    로 정의되고,
    여기서 PD는 식 PD = PD0 + rPDs으로 정의된 총 패턴 밀도이고, r은 블록 더미 밀도비이고,
    Figure 112016053056189-pat00045
    는 식
    Figure 112016053056189-pat00046
    로 정의되는 것인 IC 제조 방법.
  4. 제 1 항에 있어서, 상기 비인쇄 더미 피쳐들의 크기, 피치, 및 유형은, 상기 메인 피쳐의 노광 임계량보다 작은 최대 강도를 갖도록 선택되는 것인 IC 제조 방법.
  5. 제 1 항에 있어서, 상기 IC 설계 레이아웃에 상기 비인쇄 더미 피쳐들을 갖는 인쇄 더미 피쳐들을 부가하는 것을 더 포함하는 IC 제조 방법.
  6. 제 1 항에 있어서, 상기 비인쇄 더미 피쳐들의 패턴을 생성하는 것은, 비 A2/p2가 상기 목표 블록 더미 밀도비 R에 동일하도록, 크기 "A"를 갖고 피치 "p"를 갖는 어레이로 구성된 정사각형 피쳐들을 생성하는 것을 포함하는 것인 IC 제조 방법.
  7. 제 1 항에 있어서, 상기 비인쇄 더미 피쳐들의 패턴을 생성하는 것은, 제1 방향으로의 제1 치수 "A"와 상기 제1 방향에 수직인 제2 방향으로의 제2 치수 "B"에 걸치는 직사각형 타입의 피쳐들을 생성하는 것을 포함하고, 상기 더미 피쳐들은, 상기 제1 방향으로의 제1 피치 "px"와 상기 제2 방향으로의 제2 피치 "py"를 갖는 어레이로 구성되어, 비 AB/pxpy 가 상기 목표 블록 더미 밀도비 R에 동일한 것인 IC 제조 방법.
  8. 제 1 항에 있어서, 상기 비인쇄 더미 피쳐들의 패턴을 생성하는 것은, 총 더미 영역/공간 블록 영역이 상기 목표 블록 더미 밀도비 R에 동일하도록 불규칙 더미 어레이를 생성하는 것을 포함하는 것인 IC 제조 방법.
  9. 집적 회로(IC) 제조 방법으로서,
    반도체 기판 상에 형성되도록 설계되는 IC 설계 레이아웃을 받는 것으로서, 상기 IC 설계 레이아웃은, 복수의 메인 피쳐들; 및 복수의 공간 블록들을 포함하는 것인 상기 IC 설계 레이아웃을 받는 것;
    최적화된 패턴 밀도 균일성(UPD)을 획득하기 위하여 IC 설계 레이아웃의 최소 블록 더미 밀도비 ro를 계산하는 것;
    상기 최소 블록 더미 밀도비 ro에 따라 상기 IC 설계 레이아웃의 목표 블록 더미 밀도비 R을 결정하는 것;
    더미 피쳐들의 크기, 피치, 및 유형을, 상기 메인 피쳐의 노광 임계량보다 작은 그 최대 강도에 따라 선택하는 것;
    상기 목표 블록 더미 밀도비 R에 따라 상기 더미 피쳐들의 패턴을 생성하는 것; 및
    상기 더미 피쳐들을 부가함으로써 변형된 IC 설계 레이아웃을 생성하는 것
    을 포함하는 IC 제조 방법.
  10. 집적 회로(IC) 제조 방법으로서,
    복수의 메인 피쳐들과 공간 블록들을 갖는 IC 설계 레이아웃을 받는 것;
    패턴 밀도 균일성(UPD)을 최적화하기 위하여 상기 IC 설계 레이아웃의 최소 블록 더미 밀도비 ro를 계산하는 것;
    상기 최소 블록 더미 밀도비 ro, 처리 윈도우 및 스루풋에 따라 상기 IC 설계 레이아웃의 목표 블록 더미 밀도비 R을 결정하는 것;
    상기 메인 피쳐들의 노광 임계량보다 작은 비인쇄 더미 피쳐의 최대 강도에 따라 비인쇄 더미 피쳐의 크기 및 피치를 결정하는 것;
    상기 목표 블록 더미 밀도비 R에 따라 상기 비인쇄 더미 피쳐의 패턴을 결정하는 것; 및
    변형된 IC 설계 레이아웃을 생성하기 위하여 상기 공간 블록들에 상기 비인쇄 더미 피쳐들을 부가하는 것
    을 포함하는 IC 제조 방법.
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