KR100816244B1 - 반도체 소자용 마스크 및 이를 이용한 패턴 형성 방법 - Google Patents

반도체 소자용 마스크 및 이를 이용한 패턴 형성 방법 Download PDF

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Abstract

반도체 소자의 제조 공정에 사용되는 반도체용 마스크 및 이를 이용한 패턴 형성 방법이 개시된다.
본 발명의 반도체용 마스크는, 제1 및 제2 주패턴; 및 상기 제1 및 제2 주패턴 사이에 배치된 다수의 더미 패턴 블록을 포함하고, 상기 더미 패턴 블록은, 상기 제1 주패턴의 제1 에지 영역과 상기 제2 주패턴의 제1 에지 영역 사이에 배치된 제1 더미 패턴 블록; 및 상기 제1 주패턴의 제2 에지 영역과 상기 제2 주패턴의 제2 에지 영역 사이에 배치된 제2 더미 패턴 블록을 포함한다.
따라서 본 발명은 주패턴 사이의 인접 더미 패턴 간의 가까운 거리에 기인한 브리지 현상을 방지하여, 최적의 노광 공정에 의한 패턴 형성이 가능하다.
반도체 소자, 마스크, 노광, 주패턴, 더미 패턴, 브리지 현상

Description

반도체 소자용 마스크 및 이를 이용한 패턴 형성 방법{Mask for semiconductor device and method of forming pattern using the same}
도 1은 종래의 반도체용 마스크를 개략적으로 도시한 도면.
도 2는 도 1의 반도체용 마스크에서 브리지 현상이 발생된 모습을 도시한 도면.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자용 마스크를 개략적으로 도시한 도면.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자용 마스크를 개략적으로 도시한 도면.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자용 마스크를 개략적으로 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 12: 주패턴
13, 14, 15, 16, 21, 22, 23, 24, 25: 더미 패턴 블록
11a, 11b, 12a, 12b: 에지 영역
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 제조 공정에 사용되는 반도체용 마스크 및 이를 이용한 패턴 형성 방법에 관한 것이다.
종래의 반도체 포토리소그라피 기술은 마스크 제조를 정교하게 해줌으로써 마스크로 투광되어 나오는 빛의 양을 적절히 조절할 수 있게 되었다. 이를 위하여 광학근접보상기술(optical proximity correction, 이하 OPC)과 위상반전마스크기술(phase shifting mask)이 등장하였고, 마스크에 그려진 패턴 형상에 의한 빛의 왜곡 현상을 최소화 시킬 수 있는 여러 방법들이 모색되었다.
최근에는 원자외선 파장(248nm or 194 nm wavelength)의 빛에 감광력이 뛰어난 화학증폭형 레지스트의 개발로 더욱 해상도를 증가시킬 수 있는 실질적인 기술들이 등장하였는데, 광학근접보상기술은 John L. Nistler et al.,"Large area optical design rule checker for Logic PSM application", SPIE Vol.2254 Photomask and X-Ray Mask Technology(1994)에 의해 발표되면서 마스크 자체에 대한 효과가 검증되었다.
특히 패턴의 집적도에 따라 고립 라인과 밀집 라인 간의 CD 차이가 발생하는데, 이러한 CD 차이를 보상하여 주기 위해 도 1에 도시한 바와 같이, 주패턴 사이에 보로 패턴을 배치하는 방법이 제시되고 있다.
마스크에서 주패턴(1) 간에 소정 거리 이사이 이격되어 패턴 밀도(pattern density)가 소한 경우, 패턴 밀도를 확보하기 위해 주패턴(1) 간에 더미 패턴(2, 3)이 배치될 수 있다.
이러한 경우, 더미 패턴(2, 3)은 광학적으로 한계 해상력 이하의 미세 패턴이어야 한다. 예컨대, 더미 패턴(2, 3)의 한계 해상력이 노광상수*노광파장/개구수 이하의 선폭인 경우, 이러한 더미 패턴(2, 3)은 노광에 의해 웨이퍼와 같은 기판 상에 나타나지 않게 되고 주패턴(1) 간의 거리가 멀어지게 되어 발생되는 CD 차이를 보상할 수 있다.
하지만, 도 2에 도시한 바와 같이, 주패턴(1)과 주패턴(1) 간에 배치된 더미 패턴(2, 3)을 갖는 마스크를 대상으로 노광을 수행하는 경우, 더미 패턴(2, 3) 간의 간격이 너무 가깝게 되는 겨우, 더미 패턴(2, 3)이 서로 붙게 되는 브리지(bridge) 현상(30)이 발생하게 된다. 이러한 경우, 인접한 더미 패턴(2, 3)이 서로 붙게 되어 하나의 더미 패턴을 갖게 되고, 이에 따라 한계 해상력 이상의 더미 패턴을 갖게 되는 경우, 기판 상에 더미 패턴이 나타나게 되어 결국 원하는 않는 포토레지스트 패턴이 기판 상에 형성될 수 있다.
본 발명은 더미 패턴의 배치를 최적화하여 브리지 현상을 방지할 수 있는 반도체 소자용 마스크 및 이를 이용한 패턴 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자용 마스크는, 제1 및 제2 주패턴; 및 상기 제1 및 제2 주패턴 사이에 배치된 다수의 더미 패턴 블록을 포함하고, 상기 더미 패턴 블록은, 상기 제1 주패턴의 제1 에지 영역과 상기 제2 주패턴의 제1 에지 영역 사이에 배치된 제1 더미 패턴 블록; 및 상기 제1 주패턴의 제2 에지 영역과 상기 제2 주패턴의 제2 에지 영역 사이에 배치된 제2 더미 패턴 블록을 포함한다.
본 발명의 제2 실시예에 따르면, 반도체 소자용 마스크는, 제1 및 제2 주패턴; 및 상기 제1 및 제2 주패턴 사이에 배치된 다수의 더미 패턴 블록을 포함하고, 상기 더미 패턴 블록은, 상기 제1 주패턴의 제1 에지 영역과 상기 제2 주패턴의 제1 에지 영역 사이에 배치된 제1 및 제2 더미 패턴 블록; 및 상기 제1 주패턴의 제2 에지 영역과 상기 제2 주패턴의 제2 에지 영역 사이에 배치된 제3 및 제4 더미 패턴 블록을 포함하며, 상기 제1 내지 제4 더미 패턴 블록 각각은, 다수의 더미 패턴을 포함하고, 상기 제1 및 제2 더미 패턴 블록의 더미 패턴은 서로 수직으로 배치되고, 상기 제3 및 제4 더미 패턴 블록의 더미 패턴은 서로 수직으로 배치된다.
본 발명의 제3 실시예에 따르면, 반도체 소자용 마스크는, 제1 및 제2 주패턴; 및 상기 제1 및 제2 주패턴 사이에 배치된 다수의 더미 패턴 블록을 포함하고, 상기 더미 패턴 블록 각각은, 다수의 더미 패턴을 포함하고, 상기 더미 패턴 블록 각각의 더미 패턴은 서로 수직으로 배치된다.
본 발명의 제4 실시예에 따르면, 본 발명의 제1 내지 제3 실시예의 어느 하나의 실시예에 의해 제조된 마스크를 이용하여 노광 공정을 수행하여 소정의 패턴 을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자용 마스크를 개략적으로 도시한 도면이다.
도 3에는 설명의 편의를 위해 주패턴은 제1 및 제2 주패턴만을 도시하고 있지만, 실제로는 반도체용 마스크에는 다수의 주패턴이 배치되어 있다.
도 3에 도시한 바와 같이, 반도체 소자용 마스크는 서로 멀리 떨어져 있는 인접한 제1 및 제2 주패턴(11, 12)과, 상기 제1 및 제2 주패턴(11, 12)간의 거리가 멀리 떨어짐에 따라 패턴 밀도가 소한 것을 방지하기 위해 상기 제1 및 제2 주패턴(11, 12) 사이에 배치된 다수의 더미 패턴 블록을 포함한다. 상기 제1 및 제2 주패턴(11, 12)은 장 방향으로 평행하게 서로 마주보도록 배치된다.
상기 더미 패턴 블록 각각은 다수의 더미 패턴을 포함할 수 있다. 따라서 더미 패턴 블록은 다수의 더미 패턴의 집합이라 볼 수 있다.
도 3에는 제1 및 제2 더미 패턴 블록(13, 14)이 도시되고 있는데, 이러한 제1 및 제2 더미 패턴 블록(13, 14)은 상기 제1 및 제2 주패턴(11, 12)의 주변 영역에 형성될 수 있다.
예컨대, 상기 제1 더미 패턴 블록(13)은 상기 제1 주패턴(11)의 제1 단부(11a)과 상기 제2 주패턴(12)의 제1 단부(12a) 사이에 배치되고, 상기 제2 더미 패턴 블록(14)은 상기 제1 주패턴(11)의 제2 단부(11b)과 상기 제2 주패턴(12)의 제2 단부(12b) 사이에 배치될 수 있다. 상기 제1 주패턴(11)의 제1 및 제2 단부(11a, 11b)는 상기 제1 주패턴(11)의 장 방향의 양 단에 정의되고, 상기 제2 주패턴(12)의 제1 및 제2 단부(12a, 12b)는 상기 제2 주패턴(12)의 장 방향의 양단에 정의된다.
상기 제1 더미 패턴 블록(13)의 제1 더미 패턴(13a)과 제2 더미 패턴(13b) 사이의 거리(B)는 상기 제1 주패턴(11)과 상기 제1 더미 패턴(13a) 사이의 거리(A) 또는 상기 제2 주패턴(12)과 상기 제2 더미 패턴(13b) 사이의 거리(A)의 70%~80%의 범위를 가질 수 있다. 상기 제1 주패턴(11)과 상기 제1 더미 패턴(13a) 사이의 거리(A)는 상기 제2 주패턴(12)과 상기 제2 더미 패턴(13b) 사이의 거리(A)는 동일할 수 있다.
상기 제2 더미 패턴 블록(14)의 제1 더미 패턴(14a)과 제2 더미 패턴(14b) 사이의 거리(B)는 상기 제1 주패턴(11)과 상기 제1 더미 패턴(14a) 사이의 거리(A) 또는 상기 제2 주패턴(12)과 상기 제2 더미 패턴(14b) 사이의 거리(A)의 70%~80%의 범위를 가질 수 있다. 상기 제1 주패턴(11)과 상기 제1 더미 패턴(14a) 사이의 거리(A)는 상기 제2 주패턴(12)과 상기 제2 더미 패턴(14b) 사이의 거리(A)는 동일할 수 있다.
삭제
상기 제1 더미 패턴 블록(13)의 제1 및 제2 더미 패턴(13a, 13b) 각각의 장 방향의 길이는 상기 제1 및 제2 주패턴(11, 12) 각각의 장방향의 길이의 10%~20%의 범위를 가질 수 있다. 상기 제2 더미 패턴 블록(14)의 제1 및 제2 더미 패턴(14a, 14b) 각각의 장방향의 길이는 상기 제1 및 제2 주패턴(11, 12) 각각의 장방향의 길이의 10%~20%의 범위를 가질 수 있다.
상기 제1 더미 패턴 블록(13)의 제1 및 제2 더미 패턴(13a, 13b)의 장 방향과 상기 제2 더미 패턴 블록(14)의 제1 및 제2 더미 패턴(14a, 14b)의 장 방향은 동일한 것이 바람직하다.
따라서 상기 제1 및 제2 더미 패턴 블록(13, 14)을 상기 제1 및 제2 주패턴(11, 12)의 단부 부근에만 배치함으로써, 종래에 상기 제1 및 제2 주패턴(11, 12)의 대응하는 중앙 영역에서 인접한 더미 패턴에 의한 브리지 현상을 방지할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자용 마스크를 개략적으로 도시한 도면이다.
도 4에는 설명의 편의를 위해 주패턴은 제1 및 제2 주패턴만을 도시하고 있지만, 실제로는 반도체용 마스크에는 다수의 주패턴이 배치되어 있다.
도 4에 도시한 바와 같이, 반도체 소자용 마스크는 서로 멀리 떨어져 있는 인접한 제1 및 제2 주패턴(11, 12)과, 상기 제1 및 제2 주패턴(11, 12)간의 거리가 멀리 떨어짐에 따라 패턴 밀도가 소한 것을 방지하기 위해 상기 제1 및 제2 주패턴(11, 12) 사이에 배치된 다수의 더미 패턴 블록을 포함한다. 상기 제1 및 제2 주패턴(11, 12)은 장 방향으로 평행하게 서로 마주보도록 배치된다.
상기 더미 패턴 블록 각각은 다수의 더미 패턴을 포함할 수 있다. 따라서 더미 패턴 블록은 다수의 더미 패턴의 집합이라 볼 수 있다.
도 4에는 제1 내지 제4 더미 패턴 블록(13 내지 16)이 도시되고 있는데, 이러한 제1 내지 제4 더미 패턴 블록(13 내지 16)은 상기 제1 및 제2 주패턴(11, 12)의 주변 영역에 형성될 수 있다.
예컨대, 상기 제1 및 제2 더미 패턴 블록(13, 15)은 상기 제1 주패턴(11)의 제1 단부(11a)과 상기 제2 주패턴(12)의 제1 단부(12a) 사이에 배치되고, 상기 제3 및 제4 더미 패턴 블록(14, 16)은 상기 제1 주패턴(11)의 제2 단부(11b)과 상기 제2 주패턴(12)의 제2 단부(12b) 사이에 배치될 수 있다. 상기 제1 주패턴(11)의 제1 및 제2 단부(11a, 11b)는 상기 제1 주패턴(11)의 장 방향의 양 단에 정의되고, 상기 제2 주패턴(12)의 제1 및 제2 단부(12a, 12b)는 상기 제2 주패턴(12)의 장 방향의 양단에 정의된다.
상기 제1 더미 패턴 블록(13)의 제1 및 제2 더미 패턴(13a, 13b)과 상기 제2 더미 패턴 블록(15)의 제1 및 제2 더미 패턴(15a, 15b)은 서로 수직으로 배치되고, 상기 제3 더미 패턴 블록(14)의 제1 및 제2 더미 패턴(14a, 14b)과 상기 제4 더미 패턴 블록(16)의 제1 및 제2 더미 패턴(16a, 16b)은 서로 수직으로 배치될 수 있다.
상기 제1 더미 패턴 블록(13)의 제1 및 제2 더미 패턴(13a, 13b) 사이의 거리(B)는 상기 제1 더미 패턴(13a)과 상기 제1 주패턴(11) 사이의 거리(A) 또는 상기 제2 더미 패턴(13b)과 상기 제2 주패턴(12) 사이의 거리(A)의 70%~80%의 범위를 가질 수 있다. 또한, 상기 제3 더미 패턴 블록(14)의 제1 및 제2 더미 패턴(14a, 14b) 사이의 거리(B)는 상기 제1 더미 패턴(14a)과 상기 주패턴(11) 사이의 거리(A) 또는 상기 제2 더미 패턴(14b)과 상기 제2 주패턴(12) 사이의 거리(A)의 70%~80%의 범위를 가질 수 있다.
상기 제1 및 제2 주패턴(11, 12)의 장 방향을 기준으로 할 때, 상기 제1 및 제2 더미 패턴 블록(13, 15) 각각의 제1 및 제2 더미 패턴(13a, 13b, 15a, 15b) 각각의 길이는 상기 제1 및 제2 주패턴(11, 12) 각각의 장 방향의 길이의 20%~40%의 범위를 가지며, 상기 제3 및 제4 더미 패턴 블록(14, 16) 각각의 제1 및 제2 더미 패턴(14a, 14b, 16a, 16b) 각각의 길이는 상기 제1 및 제2 주패턴(11, 12) 각각의 장 방향의 길이의 20%~40%의 범위를 가질 수 있다.
삭제
따라서 상기 제1 및 제2 주패턴(11, 12)의 단부에 배치하고, 제1 더미 패턴 블록(13)의 제1 및 제2 더미 패턴(13a, 13b)과 제2 더미 패턴 블록(15)의 제1 및 제2 더미 패턴(15a, 15b)을 서로 수직으로 배치하고, 제3 더미 패턴 블록(14)의 제1 및 제2 더미 패턴(14a, 14b)과 상기 제4 더미 패턴 블록(16)의 제1 및 제2 더미 패턴(16a, 16b)을 서로 수직으로 배치함으로써, 더미 패턴이 일 방향으로 가깝게 배치됨에 따라 발생하는 브리지 현상을 방지할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자용 마스크를 개략적으로 도시한 도면이다.
도 5에는 설명의 편의를 위해 주패턴은 제1 및 제2 주패턴만을 도시하고 있지만, 실제로는 반도체용 마스크에는 다수의 주패턴이 배치되어 있다.
도 5에 도시한 바와 같이, 반도체 소자용 마스크는 서로 멀리 떨어져 있는 인접한 제1 및 제2 주패턴(11, 12)과, 상기 제1 및 제2 주패턴(11, 12)간의 거리가 멀리 떨어짐에 따라 패턴 밀도가 소한 것을 방지하기 위해 상기 제1 및 제2 주패턴(11, 12) 사이에 배치된 다수의 더미 패턴 블록을 포함한다. 상기 제1 및 제2 주패턴(11, 12)은 장 방향으로 평행하게 서로 마주보도록 배치된다.
상기 더미 패턴 블록 각각은 다수의 더미 패턴을 포함할 수 있다. 따라서 더미 패턴 블록은 다수의 더미 패턴의 집합이라 볼 수 있다.
본 발명의 제3 실시예는 상기 제1 및 제2 주패턴(11, 12)의 사이에 빈 공간없이 교대로 서로 수직되도록 다수의 더미 패턴 블록이 배치될 수 있다.
예컨대, 제1 더미 패턴 블록(21)의 제1 및 제2 더미 패턴(21a, 21b)은 상기 제1 및 제2 주패턴(11, 12)의 장 방향과 평행하게 배치되고, 제2 더미 패턴 블록(22)의 제1 및 제2 더미 패턴(22a, 22b)은 상기 제1 및 제2 주패턴(11, 12)의 장 방향과 수직으로 배치되고, 제3 더미 패턴 블록(23)의 제1 및 제2 더미 패턴(23a, 23b)은 상기 제1 및 제2 주패턴(11, 12)의 장 방향과 평행하게 배치되고, 제4 더미 패턴 블록(24)의 제1 및 제2 더미 패턴(24a, 24b)은 상기 제1 및 제2 주패턴(11, 12)의 장 방향에 수직으로 배치되며, 제5 더미 패턴 블록(25)의 제1 및 제2 더미 패턴(25a, 25b)은 상기 제1 및 제2 주패턴(11, 12)의 장 방향에 평행하게 배치될 수 있다. 즉, 상기 제1 및 제3 및 제5 더미 패턴 블록(21, 23, 25)의 제1 및 제2 21b, 23a, 23b, 25a, 25b)은 상기 제1 및 제2 주패턴(11, 12)에 평행하게 배치되고, 상기 제2 및 제4 더미 패턴 블록(22, 24)의 제1 및 제2 더미 패턴(22a, 22b, 24a, 24b)은 상기 제1 및 제2 주패턴(11, 12)에 수직으로 배치될 수 있다.
상기 제1, 제3 및 제5 더미 패턴 블록(21, 23, 25)의 더미 패턴에 있어서, 예컨대 제1 및 제2 더미 패턴(21a, 21b, 23a, 23b, 25a, 25b) 사이의 거리는 제1 더미 패턴(21a, 23a, 25a)과 상기 제1 주패턴(11) 사이의 거리 또는 제2 더미 패턴(21b, 23b, 25b)과 제2 주패턴(12) 사이의 거리의 70%~80%의 범위를 가질 수 있다.
따라서 상기 제1 및 제2 주패턴(11, 12) 사이에 다수의 더미 패턴 블록(21 내지 25) 내의 각 더미 패턴을 서로 수직으로 배치되도록 함으로써, 더미 패턴이 일 방향으로 가깝게 배치됨에 따라 발생하는 브리지 현상을 방지할 수 있다.
이상과 같이 제조된 반도체용 마스크를 대상으로 노광 공정을 수행하는 경우, 브리지 현상이 방지되게 되어 원하는 패턴만이 기판 상에 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 주패턴들의 단부 사이에 더미 패턴을 배치함으로써, 브리지 현상을 방지할 수 있다.
본 발명에 의하면, 주패턴들 단부 사이의 더미 패턴을 주패턴의 장 방향을 따라 서로 수직으로 배치함으로써, 보다 근본적으로 브리지 현상을 방지할 수 있다.
본 발명에 의하면, 주패턴 사이에 주패턴의 장 방향을 따라 서로 수직으로 배치함으로써, 브리지 현상을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 장 방향으로 평행하게 서로 마주보도록 배치된 제1 및 제2 주패턴; 및
    상기 제1 및 제2 주패턴 사이에 배치된 다수의 더미 패턴 블록을 포함하고,
    상기 제1 주패턴은 장 방향으로 양 단에 제1 및 제2 단부가 정의되고,
    상기 제2 주패턴은 장 방향으로 양 단에 제1 및 제2 단부가 정의되며,
    상기 더미 패턴 블록은,
    상기 제1 주패턴의 제1 단부와 상기 제2 주패턴의 제1 단부 사이에 배치된 제1 더미 패턴 블록; 및
    상기 제1 주패턴의 제2 단부와 상기 제2 주패턴의 제2 단부 사이에 배치된 제2 더미 패턴 블록을 포함하는 반도체 소자용 마스크.
  2. 제1항에 있어서, 상기 제1 및 제2 더미 패턴 블록 각각은, 다수의 더미 패턴을 포함하는 반도체 소자용 마스크.
  3. 제2항에 있어서, 상기 제1 더미 패턴 블록의 제1 더미 패턴과 상기 제2 더미 패턴 사이의 거리는 상기 제1 주패턴과 상기 제1 더미 패턴 사이의 거리 또는 상기 제2 주패턴과 상기 제2 더미 패턴 사이의 거리의 70%~80%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  4. 제2항에 있어서, 상기 제1 더미 패턴 블록의 제1 및 제2 더미 패턴 각각의 장 방향의 길이는 상기 제1 및 제2 주패턴 각각의 장 방향의 길이의 10%~20%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  5. 제2항에 있어서, 상기 제1 더미 패턴 블록의 더미 패턴의 장 방향과 상기 제2 더미 패턴 블록의 더미 패턴의 장 방향은 동일한 것을 특징으로 하는 반도체 소자용 마스크.
  6. 장 방향으로 평행하게 서로 마주보도록 배치된 제1 및 제2 주패턴; 및
    상기 제1 및 제2 주패턴 사이에 배치된 다수의 더미 패턴 블록을 포함하고,
    상기 제1 주패턴은 장 방향으로 양 단에 제1 및 제2 단부가 정의되고,
    상기 제2 주패턴은 장 방향으로 양 단에 제1 및 제2 단부가 정의되며,
    상기 더미 패턴 블록은,
    상기 제1 주패턴의 제1 단부와 상기 제2 주패턴의 제1 단부 사이에 배치된 제1 및 제2 더미 패턴 블록; 및
    상기 제1 주패턴의 제2 단부와 상기 제2 주패턴의 제2 단부 사이에 배치된 제3 및 제4 더미 패턴 블록을 포함하며,
    상기 제1 내지 제4 더미 패턴 블록 각각은, 다수의 더미 패턴을 포함하고,
    상기 제1 및 제2 더미 패턴 블록의 더미 패턴은 서로 수직으로 배치되고, 상기 제3 및 제4 더미 패턴 블록의 더미 패턴은 서로 수직으로 배치되는 것을 특징으로 하는 반도체 소자용 마스크.
  7. 제6항에 있어서, 상기 제1 더미 패턴 블록의 제1 및 제2 더미 패턴 사이의 거리는 상기 제1 더미 패턴과 상기 제1 주패턴 사이의 거리 또는 상기 제2 더미 패턴과 상기 제2 주패턴 사이의 거리의 70%~80%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  8. 제6항에 있어서, 상기 제1 및 제2 주패턴의 장 방향을 기준으로 할 때, 상기 제1 및 제2 더미 패턴 블록 각각의 제1 및 제2 더미 패턴(13a, 13b, 15a, 15b) 각각의의 길이는 상기 제1 및 제2 주패턴 각각의 장 방향의 길이의 20%~40%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  9. 제6항에 있어서, 상기 제1 및 제2 주패턴의 장 방향을 기준으로 할 때, 상기 제3 및 제4 더미 패턴 블록 각각의 제1 및 제2 더미 패턴(14a, 14b, 16a, 16b) 각각의 길이는 상기 제1 및 제2 주패턴 각각의 장 방향의 길이의 20%~40%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  10. 장 방향으로 평행하게 서로 마주보도록 배치된 제1 및 제2 주패턴; 및
    상기 제1 및 제2 주패턴 사이에 배치된 다수의 더미 패턴 블록을 포함하고,
    상기 다수의 더미 패턴 블록은 상기 제1 및 제2 주패턴 사이에 배치되며,
    상기 더미 패턴 블록 각각은, 다수의 더미 패턴을 포함하고,
    상기 더미 패턴 블록 각각의 더미 패턴은 서로 수직으로 배치되는 것을 특징으로 하는 반도체 소자용 마스크.
  11. 제10항에 있어서, 상기 제1 및 제2 주패턴에 평행하게 배치된 더미 패턴 블록 각각의 제1 및 제2 더미 패턴 사이의 거리는 상기 제1 더미 패턴과 상기 제1 주패턴 사이의 거리 또는 상기 제2 더미 패턴과 제2 주패턴 사이의 거리의 70%~80%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  12. 제1항, 제6항 또는 제10항의 어느 하나의 항에 의한 마스크를 이용하여 노광 공정을 수행하여 소정의 패턴을 형성하는 것을 특징으로 하는 패턴 형성 방법.
  13. 제3항에 있어서, 상기 제2 더미 패턴 블록의 제1 더미 패턴과 제2 더미 패턴 사이의 거리는 상기 제1 주패턴과 상기 제1 더미 패턴 사이의 거리 또는 상기 제2 주패턴과 상기 제2 더미 패턴 사이의 거리의 70%~80%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  14. 제4항에 있어서, 상기 제2 더미 패턴 블록의 제1 및 제2 더미 패턴 각각의 장방향의 길이는 상기 제1 및 제2 주패턴 각각의 장방향의 길이의 10%~20%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
  15. 제7항에 있어서, 상기 제3 더미 패턴 블록의 제1 및 제2 더미 패턴 사이의 거리는 상기 제1 더미 패턴과 상기 주패턴 사이의 거리 또는 상기 제2 더미 패턴과 상기 제2 주패턴 사이의 거리의 70%~80%의 범위를 갖는 것을 특징으로 하는 반도체 소자용 마스크.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990066046A (ko) * 1998-01-21 1999-08-16 구본준 반도체용 마스크
JP2004071767A (ja) 2002-08-05 2004-03-04 Sony Corp マスク、露光方法および半導体装置の製造方法
KR20060037824A (ko) * 2004-10-28 2006-05-03 주식회사 하이닉스반도체 스토리지노드패턴을 위한 포토마스크 및 그를 이용한스토리지노드패턴의 제조 방법
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990066046A (ko) * 1998-01-21 1999-08-16 구본준 반도체용 마스크
JP2004071767A (ja) 2002-08-05 2004-03-04 Sony Corp マスク、露光方法および半導体装置の製造方法
KR100598500B1 (ko) 2003-12-31 2006-07-10 동부일렉트로닉스 주식회사 균일 선폭 유지 마스크
KR20060037824A (ko) * 2004-10-28 2006-05-03 주식회사 하이닉스반도체 스토리지노드패턴을 위한 포토마스크 및 그를 이용한스토리지노드패턴의 제조 방법

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