KR100641987B1 - 반도체 소자의 마스크 및 그 패턴 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 액티브 영역과 절연층 간의 경계면 게이트 단차를 보상하는 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자를 제조하기 위한 마스크는, 반도체 소자의 액티브 패턴 영역과 중첩되는 게이트 라인의 연장된 라인이 필드 산화막 상에 형성되어 있는 마스크 원판; 및 상기 필드 산화막과 선택적으로 중첩되는 게이트 라인 끝단 주변에만 배치되고 나머지 액티브 영역에는 배치되지 않도록 상기 마스크 원판 상에 선택적으로 배치되는 미세 보조 패턴을 포함하며, 여기서, 상기 미세 보조 패턴의 선폭은 반도체 기판에서 해상되지 않을 정도의 미세 패턴으로서, 0.06㎛ 내지 0.08㎛인 것을 특징으로 한다. 본 발명에 따르면, 액티브 영역과 필드 절연 산화막 사이의 단차를 보상하기 위해 게이트 패턴 선폭 끝단 주변에만 보조 패턴을 선택적으로 배치함으로써 패턴 정밀도를 높일 수 있고, 또한, 미세 보조 패턴을 필드 절연 산화막에만 선택적으로 배치함으로써 반도체 기판 상에서 패턴 밀집도를 용이하게 조절할 수 있다.

마스크, 패턴, 보조 패턴, 게이트, 단차, 광 근접 효과

Description

반도체 소자의 마스크 및 그 패턴 형성 방법 {A mask of a semiconductor device, and a pattern forming method thereof}

도 1은 종래의 기술에 따른 논리 소자용 마스크 패턴을 예시하는 도면이다.

도 2a 및 도 2b는 종래 기술에 따른 논리 소자용 마스크 패턴의 문제점을 설명하기 위한 도면이다.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 마스크 패턴을 형성하는 방법을 나타내는 도면이다.

도 4는 패턴 간의 광학 근접 효과가 다르게 나타나는 것을 설명하기 위한 도면이다.

도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 마스크 패턴을 나타내는 도면이다.

본 발명은 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 액티브 영역과 절연층 간의 경계면 게이트 단차를 보상하는 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다.

일반적으로, 반도체 소자의 제조를 위한 마스크 패턴 형성 기술은 반도체 기판에 형성되는 패턴의 정확도에 밀접한 영향을 준다. 특히, 반도체 소자의 패턴의 저면의 단차가 매우 높을 경우, 공정 가공 마진이 부족하게 되고, 리소그라피 본래 노광 의도와 달리 패턴의 선폭 왜곡이 발생하여 선폭 끝단이 짧아지는 현상이 나타나 반도체 소자의 특성에 많은 나쁜 영향을 주게 된다.

한편, 반도체 포토리소그라피 기술은 마스크 설계를 정교하게 해줌으로써 마스크로 투광되어 나오는 빛의 양을 적절히 조절할 수 있게 된다. 이를 위해 광학 근접 보상(Optical Proximity Correction) 기술과 위상반전 마스크(Phase Shifting Mask) 기술이 등장하였고, 마스크에 그려진 패턴 형상에 의한 빛의 왜곡 현상을 최소화시킬 수 있는 여러 방법들이 모색되고 있다.

최근 248㎚ 또는 194㎚의 원자외선 파장(Wavelength)의 빛에 감광력이 뛰어난 화학증폭형 레지스트의 개발로 더욱 해상도를 증가시킬 수 있는 실질적인 기술들이 등장하였다. 특히, 최근에는 패턴과 분리된 형태로 광 근접 효과를 제어하는 일종의 더미 패턴(dummy Pattern)과 같은 보조 패턴 형성 기술도 해상도 개선에 많은 기여를 하고 있다.

도 1은 종래의 기술에 따른 논리 소자를 형성하기 위한 마스크를 나타내는 도면이다.

도 1을 참조하면, 종래의 기술에 따른 논리 소자를 형성하기 위한 마스크는 게이트 패턴(30)이 액티브 영역(2) 상에 형성되고, 상기 게이트 선폭 끝단(40)이 액티브 영역(2) 바깥의 절연 격리층(5)까지 확보되도록 설계된 마스크를 나타낸다. 이때, 상기 게이트(30, 40)가 상기 액티브 영역(2)으로부터 상기 절연 격리층(5)까지 연장되어 형성되는 설계 거리는 M으로 주어진다.

도 2a 및 도 2b는 종래 기술에 따른 논리 소자를 형성하기 위한 마스크의 문제점을 설명하기 위한 도면이다.

도 2a에 도시된 바와 같이, 실제로 반도체 기판 상의 액티브 영역(2)으로부터 절연 격리층(5)까지 걸쳐서 형성되는 게이트 감광제 패턴(3)은 그 선폭 끝단(4)이 광 근접 효과 및 경계면 단차 문제로 인해 매우 줄어 있음을 알 수 있다. 여기서, 상기 액티브 영역(2)으로부터 상기 절연 격리층(5)까지의 실제 거리는 N으로 주어지며, 도 1의 실제 거리 M에 비해 현저히 줄어들었음을 알 수 있다. 이때, M > 2N이 된다.

또한, 도 2b에 도시된 바와 같이, 단면 A-B에 대해 반도체 기판(1) 상의 액티브 영역(2) 및 절연 격리층(5) 상에 감광제가 패터닝된 것을 나타내고 있다. 이때, 상기 선폭 끝단(4)은 도 1에 도시된 실제 거리(M)보다 현저히 줄어들게 된다는 문제점이 있다.

상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 액티브 영역과 절연층 간의 경계면 단차를 보상하여 정확한 선폭을 제조할 수 있는 반도체 소자의 마스크 및 그 패턴 형성 방법을 제공하기 위한 것이다.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 마스 크는,

반도체 소자의 액티브 패턴 영역과 중첩되는 게이트 라인의 연장된 라인이 필드 산화막 상에 형성되어 있는 마스크 원판; 및

상기 필드 산화막과 선택적으로 중첩되는 게이트 라인 끝단 주변에만 배치되고 나머지 액티브 영역에는 배치되지 않도록 상기 마스크 원판 상에 선택적으로 배치되는 미세 보조 패턴

을 포함한다.

상기 필드 산화막 주변에 배치되는 보조 패턴은 상기 게이트 패턴 주변에 평행하게 배치되는 것을 특징으로 한다.

상기 필드 산화막 주변에 배치되는 보조 패턴은 상기 게이트 길이 방향으로 경사지게 배치되며 상기 게이트 패턴과 접촉하지 않는 것을 특징으로 한다.

상기 보조 패턴의 적용 영역은 상기 필드 산화막 내에서 게이트 라인 끝단의 길이가 1㎛ 이내인 것을 특징으로 한다.

상기 미세 보조 패턴의 선폭은 반도체 기판에서 해상되지 않을 정도의 미세 패턴으로서, 0.06㎛ 내지 0.08㎛인 것을 특징으로 한다.

한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 반도체 소자의 마스크 패턴 형성 방법은,

반도체 소자의 액티브 패턴 영역과 중첩되는 게이트 라인의 연장된 라인이 필드 산화막 상에 형성되는 경우, 상기 게이트 라인 주변에 각각 제1, 제2 및 제3 보조 패턴을 배치하는 단계;

상기 게이트 라인 주변에 배치되어 있는 보조 패턴 중에서 액티브 패턴 영역과 중복되는 제2 보조 패턴을 제거하는 단계; 및

상기 필드 산화막과 중첩되는 부분 중에서 일정 길이(M)를 초과하는 상기 게이트 라인 주변의 제1 보조 패턴만을 다시 선택적으로 제거하는 단계

를 포함한다.

여기서, 상기 보조 패턴들의 선폭은 노광 장치로 노광할 경우, 반도체 기판에서 해상되지 않을 정도의 미세 패턴으로서, 0.06㎛ 내지 0.08㎛인 것을 특징으로 한다.

상기 액티브 영역과 중첩되는 제2 보조 패턴 및 일정 길이(M)를 초과하는 제1 보조 패턴은 불린(Boolean) 함수를 이용하여 선택적으로 제거되는 것을 특징으로 한다.

상기 필드 산화막과 중첩되는 게이트 라인에 대해서 상기 보조 패턴 거리를 상기 게이트 라인 선폭 끝단으로부터 점차 멀어지도록 경사지게 배치하는 것을 특징으로 한다.

본 발명에 따르면, 액티브 영역과 필드 절연 산화막 사이의 단차를 보상하기 위해 게이트 패턴 선폭 끝단 주변에만 미세 보조 패턴을 선택적으로 배치함으로써 패턴 정밀도를 높일 수 있고, 또한, 상기 미세 보조 패턴을 필드 절연 산화막에만 선택적으로 배치함으로써 반도체 기판 상에서 패턴 밀집도를 용이하게 조절할 수 있다.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 마 스크 및 그 패턴 형성 방법을 상세히 설명한다.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 마스크 패턴을 형성하는 방법을 나타내는 도면이다.

먼저, 도 3a를 참조하면, 액티브 패턴(2)과 중첩되는 게이트 라인(30a, 30b)의 연장된 라인(40)은 필드 산화막(5) 상에 형성되는데, 상기 액티브 패턴(2)과의 단차 및 패턴 간의 집적도 차이로 인해 반도체 웨이퍼에서 선폭 차이가 발생한다.

따라서 상기 게이트 라인(30a, 30b) 주변에 각각 제1, 제2 및 제3 보조 패턴(300a, 300b, 300c)을 배치한다. 이때, 상기 보조 패턴(300a, 300b, 300c)들의 선폭은 노광 장치로 노광할 경우, 반도체 기판에서 해상되지 않을 정도의 미세 패턴을 배치한다. 여기서, 상기 미세 패턴의 선폭은 0.06㎛ 내지 0.08㎛인 것이 바람직하다.

이때, 상기 액티브 패턴(2) 상에 형성되는 제2 보조 패턴(300b)과 상기 필드 산화막(5) 상에 형성되는 제1 및 제3 보조 패턴(300a, 300c)이 존재하게 된다. 이들 제1, 제2 및 제3 보조 패턴(300a, 300b, 300c)은 통칭하여 합쳐서 보조 패턴(300)으로 정의한다. 상기 보조 패턴(300)의 주 목적은 고립 라인과 밀집 라인 사이에 발생하는 선폭 차를 보상하기 위한 것이다.

도 4는 패턴 간의 광학 근접 효과가 다르게 나타나는 것을 설명하기 위한 도면으로서, 예를 들어, 248㎚ 원자외선 파장의 KrF, 0.65 조명계 렌즈 구경(N.A.) 및 0.5 시그마(Sigma) 조명계에서 감광제 상에 패터닝되는 선폭 선형성(Linearity)의 차별적인 경향이 나타날 수 있다. 즉, 밀집 패턴과 고립 패턴 사이에, 예를 들 어, 0.15㎛ 설계 선폭에 대해 상기 고립 패턴은 상기 밀집 패턴보다 약 0.01 내지 0.15㎛ 정도 더 작게 노광 패턴이 만들어진다.

이것은 상기 패턴 사이의 광학 근접 효과가 다르게 일어나서 발생되는 문제로서, 본 발명에서는 상기 광학 근접 효과와 단차에 의한 선폭 차이를 동시에 보상하게 된다.

도 3b를 참조하면, 상기 게이트 라인(30a, 30b, 40) 주변에 배치되어 있는 보조 패턴(300) 중에서 액티브 패턴(2)과 중복되는 제2 보조 패턴(300b)을 불린(Boolean) 함수로 제거하게 된다. 즉,

Gate_Layer = Gate_Layer_org .or. Gate_Layer_ass

Gate_Layer_ass_new = not. (Gate_Layer_ass .and. Active_Layer)

Gate_Layer_new = Gate_Layer_org .or. Gate_Layer_ass_new

여기서, 상기 Gate_Layer_org는 도면부호 30a, 30b 및 40을 나타내며, Gate_Layer_ass_new는 도면부호 300a 및 300c를 나타내며, 상기 Gate_Layer_new는 도면부호 30a, 30b, 40, 300a 및 300c를 나타낸다.

도 3c를 참조하면, 다시 상기 Gate_Layer_new(30a, 30b, 40, 300a, 300c) 중에서 필드 산화막(5)과 중첩되는 부분 중에서 길이(M)를 초과하는 게이트 라인(30a, 30b, 40) 주변의 제1 보조 패턴(300a) 만을 다시 선택적으로 제거한다. 즉,

IF. Gate_Layer_ass_new M

Gate_Layer_ass_new1 = (Gate_Layer_ass_new .and. Active_Layer) .or. Gate_Layer_ass_new

IF. Gate_Layer_ass_new > M

Gate_Layer_ass_new2 = 0

이렇게 해서, 적용된 보조 패턴(300b)은 상기 필드 산화막(5)과 중첩되는 게이트 라인(40)이 액티브 패턴(2)과 중첩되는 상기 게이트 라인(30a, 30b)보다 상대적으로 밀집된 라인 형태로 바꾸어줄 수 있다. 따라서 패터닝 후에 선폭 보상의 효과가 발생한다.

도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 마스크 패턴을 나타내는 도면으로서, 필드 산화막(5)과 중첩되는 게이트 라인(40)에 대해서 제3 보조 패턴(300c) 거리를 상기 게이트 라인 선폭 끝단으로부터 점차 멀어지게 배치하는 방법이다. 이러한 경우, 상기 밀집 라인에서 고립 라인으로 서서히 바뀔 수 있도록 보조 패턴을 경사지게 배치할 수 있게 된다.

위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.

본 발명에 따르면, 액티브 영역과 필드 절연 산화막 사이의 단차를 보상하기 위해 게이트 패턴 선폭 끝단 주변에만 보조 패턴을 선택적으로 배치함으로써 패턴 정밀도를 높일 수 있고, 또한, 미세 보조 패턴을 필드 절연 산화막에만 선택적으로 배치함으로써 반도체 기판 상에서 패턴 밀집도를 용이하게 조절할 수 있다.

또한, 본 발명에 따르면, 게이트 선폭 끝단의 길이 확보가 용이하여 안정적인 구동 전류를 확보할 수 있고, 공정 마진 개선이 가능해진다.

Claims (9)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 반도체 소자의 마스크 패턴을 형성하는 방법에 있어서,

   반도체 소자의 액티브 패턴 영역과 중첩되는 게이트 라인의 연장된 라인이 필드 산화막 상에 형성되는 경우, 상기 게이트 라인 주변에 각각 제1, 제2 및 제3 보조 패턴을 배치하는 단계;

   상기 게이트 라인 주변에 배치되어 있는 보조 패턴 중에서 액티브 패턴 영역과 중복되는 제2 보조 패턴을 제거하는 단계; 및

   상기 필드 산화막과 중첩되는 부분 중에서 일정 길이(M)를 초과하는 상기 게이트 라인 주변의 제1 보조 패턴만을 다시 선택적으로 제거하는 단계

   를 포함하는 마스크 패턴 형성 방법.
7. 제 6항에 있어서,

   상기 보조 패턴들의 선폭은 노광 장치로 노광할 경우, 0.06 내지 0.08㎛인 것을 특징으로 하는 마스크 패턴 형성 방법.
8. 제 6항에 있어서,

   상기 액티브 영역과 중첩되는 제2 보조 패턴 및 일정 길이(M)를 초과하는 제1 보조 패턴은 불린(Boolean) 함수를 이용하여 선택적으로 제거되는 것을 특징으로 하는 마스크 패턴 형성 방법.
9. 제 6항에 있어서,

   상기 필드 산화막과 중첩되는 게이트 라인에 대해서 상기 보조 패턴 거리를 상기 게이트 라인 선폭 끝단으로부터 점차 멀어지도록 경사지게 배치하는 것을 특징으로 하는 마스크 패턴 형성 방법.

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