JP2008153306A - 半導体集積回路、ならびにその設計方法および設計プログラム - Google Patents

Abstract

【課題】従来の設計方法においては、配線パターンの面積率が小さいため、リソグラフィー工程でのＤＯＦが小さくなってしまう。
【解決手段】一実施形態に係る設計方法は、半導体集積回路を構成する層に対して、最小単位パターンの面積を設定し、上記層内の回路パターンを上記最小単位パターンの組み合わせにより構成する半導体集積回路の設計方法であって、着目する回路パターンを含む所定面積の領域を設定するステップ（Ｓ１２）と、上記領域内に含まれる全ての回路パターンが当該領域内に占める面積割合として定義される面積率を算出するステップ（Ｓ１４）と、面積率が所定値以上であるか否かを判断するステップ（Ｓ１６）と、を含む。
【選択図】図１

Description

本発明は、半導体集積回路、ならびにその設計方法および設計プログラムに関する。

近年、半導体集積回路の微細化が進んでいる。その配線層においても、配線の最小線幅が９０ｎｍを切るような半導体集積回路が製造され始めている。この微細化要求に応じて、リソグラフィー技術の分野においては、露光波長の短波長化が鋭意進められている。

一般にリソグラフィーの分野では、露光波長の１／２以下のパターンを形成することは、ウエハ上に転写されたパターンの忠実度（fidelity）やパターン投影時の焦点深度（Depth of Focus: DOF）を確保する点から、困難であると考えられている。

半導体集積回路の回路形成に用いられる様々なパターン（図形）のうち、周期性のあるパターンでは比較的焦点深度が広く得られる。これに対して、孤立したドット形状のような周期性のないパターンでは焦点深度が狭く、また転写パターンのマスクパターンに対する忠実度も低下することが知られている。

パターン忠実度の不足を補う技術として、マスクパターンに対してＯＰＣ（Optical Proximity Correction: 光近接効果補正）を行なう技術が一般的に用いられている。特許文献１には、着目する配線に対して太らせ処理を実施したうえで、他の層のパターンとの配置マージンの確認を行う方法が開示されている。

一方、近年、回路規模が極端に大きくなり物理設計が困難になった結果、図９に示したように、半導体集積回路の各層、例えば配線層における回路パターンを、最小単位パターンの組み合わせにより構成する設計方法が採用されだしている。

図９においては、最小単位パターンを一辺９０ｎｍの正方形とし、一例として１１行１０列の最小単位パターンで構成される格子（領域）内に、この最小単位パターンから構成される配線パターン１０１を配置している。図９では、４個の最小単位パターンから構成されるＩ字の配線パターン１０１を示している。配線パターン１０１の最小線幅は９０ｎｍ、長さは３６０（＝４×９０）ｎｍである。このように格子（領域）内に最小単位パターンを配置することにより、物理的な設計を行なう方法を、以下ではグリッド設計と呼ぶことにする。

配線パターンを最小単位パターンの組み合わせで構成することにより、中間的な寸法の配線が排除されるので、配線層のデータ量を大きく削減することが可能となる。このため、物理設計とその後のフォトマスクの作製が容易になる。

また、一般的なシステムＬＳＩは、インバータ、ＮＡＮＤ、ＮＯＲ等の基本的機能を実現する機能単位回路部（プリミテイブ部と呼ばれる）と、アナログコア部、Ｉ／Ｏ部等から構成される。機能単位回路部は、通常１種類のシステムＬＳＩにつき、数十から数百種類存在する。

システムＬＳＩのチップ面積の大部分は、複数種類の機能単位回路が複数箇所で使用されてなるロジック回路で占められるため、機能単位回路部には面積節減のため最小線幅、および最小線間（スペース）幅からなる設計基準が適用されるのが一般的である。
特開２００５−６２６０１号公報

以上記載のシステムＬＳＩは、上述のように、複数の機能単位回路部とアナログコア部、Ｉ／Ｏ部等から構成され、機能単位回路部には各層における最小線幅、および最小線間幅が適用される。グリッド設計において、最小線幅９０ｎｍ、および最小線間幅９０ｎｍが設定された場合に、例えば図１０に示したような配線パターン１０２，１０３が機能単位回路部に形成される。

しかし、図９および図１０においては、配線パターンの面積率が小さいため、リソグラフィー工程でのＤＯＦが小さくなってしまう。このことは、半導体集積回路の製造歩留まりを低下させる一因である。なお、配線パターンの面積率とは、着目する配線パターンを含む所定面積の領域内に含まれる全ての配線パターンが当該領域内に占める面積割合のことである。

本発明による半導体集積回路の設計方法は、半導体集積回路を構成する層に対して、最小単位パターンの面積を設定し、上記層内の回路パターンを上記最小単位パターンの組み合わせにより構成する半導体集積回路の設計方法であって、着目する回路パターンを含む所定面積の領域を設定するステップと、上記領域内に含まれる全ての上記回路パターンが当該領域内に占める面積割合として定義される面積率を算出するステップと、上記面積率が所定値以上であるか否かを判断するステップと、を含むことを特徴とする。

この設計方法においては、上記面積率が所定値以上であるか否かが判断される。したがって、その判断結果を利用することにより、面積率が所定値を下回る領域に着目する回路パターンが配置された状態で、リソグラフィー工程が行われるのを防ぐことが可能となる。これにより、リソグラフィー工程において充分に大きなＤＯＦを得ることができる。

本発明による半導体集積回路の設計プログラムは、半導体集積回路を構成する層に対して、最小単位パターンの面積を設定し、上記層内の回路パターンを上記最小単位パターンの組み合わせにより構成する半導体集積回路の設計プログラムであって、着目する回路パターンを含む所定面積の領域を設定するステップと、上記領域内に含まれる全ての上記回路パターンが当該領域内に占める面積割合として定義される面積率を算出するステップと、上記面積率が所定値以上であるか否かを判断するステップと、をコンピュータに実行させることを特徴とする。

この設計プログラムは、上記面積率が所定値以上であるか否かの判断をコンピュータに実行させる。したがって、その判断結果を利用することにより、面積率が所定値を下回る領域に着目する回路パターンが配置された状態で、リソグラフィー工程が行われるのを防ぐことが可能となる。これにより、リソグラフィー工程において充分に大きなＤＯＦを得ることができる。

また、本発明による半導体集積回路は、ロジック回路を含む半導体集積回路であって、当該半導体集積回路を構成する特定の層において上記ロジック回路を構成する回路パターンは、最小単位パターンの組み合わせにより構成されており、上記回路パターンのうち最小面積基準値に等しい面積を有する回路パターンを着目する回路パターンとしたとき、上記着目する回路パターンを含む所定面積の領域内に含まれる全ての上記回路パターンが当該領域内に占める面積割合として定義される面積率は、全ての上記着目する回路パターンについて１９％以上であり、上記領域の面積である上記所定面積は、上記最小単位パターンの面積の２５倍以上４００倍以下であることを特徴とする。

この半導体集積回路においては、着目する全ての回路パターンについて、所定面積の領域における回路パターンの面積率が１９％以上とされている。これにより、当該半導体集積回路の製造時のリソグラフィー工程においては、充分に大きなＤＯＦを得ることができる。

本発明によれば、製造歩留まりの向上に適した構造の半導体集積回路、ならびにその設計方法および設計プログラムが実現される。

以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）

図１は、本発明による半導体集積回路の設計方法の第１実施形態を示すフローチャートである。この設計方法は、半導体集積回路を物理的に構成する層に対して、最小単位パターンの面積を設定し、上記層内の回路パターンを上記最小単位パターンの組み合わせにより構成する半導体集積回路の設計方法であって、着目する回路パターンを含む所定面積の領域を設定するステップ（Ｓ１２）と、上記領域内に含まれる全ての回路パターンが当該領域内に占める面積割合として定義される面積率を算出するステップ（Ｓ１４）と、面積率が所定値以上であるか否かを判断するステップ（Ｓ１６）と、を含むものである。さらに、本実施形態の設計方法は、面積率が所定値以上でないと判断された場合に、着目する回路パターンの配置を取り止めるステップ（Ｓ１８）を更に含む。

本実施形態に係る半導体集積回路の設計プログラムは、これらのステップ（Ｓ１２，Ｓ１４，Ｓ１６，Ｓ１８）をコンピュータに実行させるものである。

上記半導体集積回路は、ロジック回路部、アナログコア部、Ｉ／Ｏ部等から構成される。また、ロジック回路部は、インバータ、ＮＡＮＤ、ＮＯＲ等の基本的機能を実現する複数の機能単位回路部から構成される。本実施形態において上記各ステップは、ロジック回路に対してのみ実行される。なお、ロジック回路の全体に対して上記各ステップを一括して実行してもよいし、ロジック回路を複数の領域に分割し、領域毎に上記各ステップを実行してもよい。

グリッド設計においては、パターンの最小線幅、およびパターン間の最小線幅（最小線間幅）は、基本的に最小単位パターンの大きさにより決まる。図９および図１０に示した例では、最小単位パターンが縦横９０ｎｍの正方形であるので、最小線幅および最小線間幅は共に９０ｎｍに設定される。最小線間幅を２つの最小単位パターンと設定すれば、最小線幅は９０ｎｍ、最小線間幅は１８０ｎｍに設定される。最小単位パターンの大きさを縦横で変えれば、縦横で最小線幅および最小線間幅を変えることができる。

リソグラフィー工程においては、周期性を持つラインパターンより孤立ラインパターンの方が焦点深度は小さくなる。また、一方向に大きな長さを持つ孤立ラインパターンよりも、ドットパターンのような短いパターンの方が更に焦点深度が小さくなる。このため、物理設計においては、最小線幅および最小線間幅の基準だけでなく、最小面積の基準値が設定されることがある。

図２は、システムＬＳＩ製品の第１層目配線層において、ロジック回路を構成する配線の一部の領域を抜き出して例示したものである。最小単位パターンは、１辺が１００ｎｍ以下の矩形状であることが好ましい。以下の説明では、最小単位パターンが１辺９０ｎｍの正方形状であるとする。本例において最小面積基準値は、最小単位パターンの面積の３倍、すなわち２４，３００（＝３×９０×９０）ｎｍ^２に設定される。２４，３００ｎｍ^２未満の面積を持つ配線パターンは，この第１層目配線層内には存在しない。

まず、第１層目配線層中の、ロジック回路を構成する配線のデータから、最小面積基準値に等しい面積を有する配線パターンが抽出され、特定される。図２においては、配線パターン１２および配線パターン１４がこれに該当する。本例では、最小面積基準値に等しい面積を有する配線パターンのみが、着目する配線パターンとして抽出される。ただし、図３に示したように、最小面積基準値に等しい面積を有する配線パターン１２に加えて、それより大きな面積を有する配線パターン１５を、着目する配線パターンとして抽出してもよい。

次に、図２に戻って、着目する配線パターン１２，１４の各々について、当該配線パターンを含むように所定面積の領域（以下、所定面積領域という）が設定される。本例では、着目する各配線パターン１２，１４の＋Ｘ方向、−Ｘ方向、＋Ｙ方向および−Ｙ方向のそれぞれに、何れも最小単位パターン３個分を拡大した領域を所定面積領域（線Ｌ１で囲まれた領域）とする。この所定面積領域は、Ｘ方向が９の最小面積単位で、Ｙ方向が７の最小面積単位で構成され、面積は５１０，３００（９×７×９０×９０）ｎｍ^２となる。

なお、所定面積領域を設定するための最小単位パターンの着目する配線パターンからの拡大数は３に限定されない。また、＋Ｘ方向、−Ｘ方向、＋Ｙ方向および−Ｙ方向の拡大数は、相異なっていてもよい。ただし、以下で説明するように、所定面積領域はＸおよびＹのいずれの方向に対しても、最小単位パターン５個乃至２０個で構成されることが好ましい。すなわち、所定面積領域は、ｍ×ｎ個（ｍおよびｎはそれぞれ５以上２０以下の整数）の最小単位パターンが隙間なく二次元的に配列されて得られる領域に等しいことが好ましい。図２に示した例は、ｍ＝９、ｎ＝７の場合に相当する。また、所定面積領域の面積は、最小単位パターンの面積の２５倍以上４００倍以下であることが好ましい。ｍ、ｎが共に５以上２０以下の整数ならば、この条件は満たされる。

続いて、所定面積領域内の配線パターンの面積率が計算される。例えば、配線パターン１２を含む所定面積領域においては、配線パターン１２自身を含めて、２４個の最小単位パターンが含まれている。したがって、面積率は、３８％（＝２４／６３）となる。

ロジック回路全体に上記ステップを実施したところ、抽出された配線パターン（すなわち着目する配線パターン）の総数は６７であった。所定面積領域内に含まれる最小単位パターン数Ｎ（着目する配線パターン自身も含む）を横軸に、その出現頻度を縦軸に取ると、結果は図４に示したようになった。配線パターン１２を含む領域は、横軸のＮ＝２４に相当し、配線パターン１４を含む領域は横軸のＮ＝３に相当する。

次に横軸に同様にＮを取り、縦軸に着目する配線パターンのレジストパターン段階での線幅を取ると、図５に示したようになった。線幅は露光時に焦点が完全に合っている場合（"Best Focus"と表示）と、焦点が０．２μｍずれている場合（"Focus Offset＝０．２μｍ"と表示）との２つの場合を示した。露光には波長１９３ｎｍのアルゴンフロライドエキシマレーザーを光源とする縮小投影露光装置を用い、光学条件はＮＡ（開口数）＝０．７５、σ＝０．７とし、ポジ型化学増幅レジストを用いた。なお、配線はダマシンプロセスを用いて形成した。

図５から、Ｎ＝１０から１５の間で（面積率１５％から２２％に相当）、Focus Offset＝０．２μｍのときの線幅が急激に変化していることが分かる。この理由の一つは、所定面積領域内の配線パターン周期性が乏しいことである。なお、図４において２以上の頻度数をもつＮに対しては、頻度数に応じた複数の線幅のデータが存在することになるが、図５においてはこれら複数の線幅の平均値を代表値として示している。

図５の結果から、現在の物理設計データを許容する最小単位パターンの個数の下限を１２に設定する。１２個の最小単位パターンは面積率１９％（＝１２／６３）に相当する。したがって、面積率が所定値以上であるか否かを判断するステップにおける所定値は、１９％以上に設定されることが好ましい。

１９％を上記所定値とした場合、Ｎ＝３およびＮ＝９に、面積率が１９％未満の所定面積領域が一つずつ存在する（図４参照）。本実施形態の場合、これらの所定面積領域においては、着目する配線パターンの配線が取り止められる。

本実施形態に係る半導体集積回路は、上述の設計方法により設計される。したがって、この半導体集積回路は、ロジック回路を含む半導体集積回路であって、当該半導体集積回路を構成する特定の層において上記ロジック回路を構成する回路パターンは、最小単位パターンの組み合わせにより構成されている。さらに、上記回路パターンのうち最小面積基準値に等しい面積を有する回路パターンを着目する回路パターンとしたとき、上記面積率は、全ての着目する回路パターンについて１９％以上となっている。

本実施形態の効果を説明する。本実施形態においては、上記面積率が所定値以上であるか否かが判断される。したがって、その判断結果を利用することにより、面積率が所定値を下回る所定面積領域に着目する回路パターンが配置された状態で、リソグラフィー工程が行われるのを防ぐことが可能となる。本実施形態では、具体的に、面積率が所定値を下回る所定面積領域内での着目する配線パターンの配置を取り止めている。これにより、リソグラフィー工程において充分に大きなＤＯＦを得ることができる。また、マスクパターンに対する実パターン（レジストパターンおよびそれをマスクにしてエッチングしたパターン）の忠実度も高くなる。

このようにリソグラフィー工程での焦点変動に対する寸法変動の大きい配線パターンを取り除くことにより、リソグラフィー工程での焦点深度の拡大が可能になり、製造歩留まりの向上を図ることができる。

焦点深度の増加が上記理由によるものであるから、所定面積領域は、上述のように、ＸおよびＹの何れの方向についても最小単位パターン５個乃至２０個で構成されることが好ましい。すなわち、所定面積領域を極めて大面積に設定すれば、当該領域の面積率は殆ど平均化されたものになってしまう。一方、所定面積領域を極めて小さく設定すれば、着目する配線自身により、面積率が所定値を超えてしまい、本実施形態により充分な効果が得られなくなる。
（第２の実施形態）

図６は、本発明による半導体集積回路の設計方法の第２実施形態を示すフローチャートである。面積率が所定値を下回った場合に、第１実施形態においては着目する配線パターンの配置を取り止めるステップ（図１参照）を実行した。これに対し、本実施形態においては、面積率が所定値（本実施形態においても１９％とする）以上となるように、当該所定面積領域内に冗長な最小単位パターンを配置するステップ（Ｓ１９）を実行する。本実施形態のその他のステップは、第１実施形態と同様である。

例えば、図７（ａ）において、所定面積領域内に着目する配線パターン２２のみが存在する場合、当該領域における面積率は所定値を下回ることになる。面積率が所定値以上となるためには、所定面積領域内に少なくとも１２個の最小単位パターンが必要であるから、少なくとも９（＝１２−３）個の冗長な最小単位パターンを追加する必要がある。この場合、追加したパターンにおいても、最小線幅基準、最小線間幅基準、および最小面積基準を満たすことが好ましい。追加する配線パターンの一例として、図７（ａ）に配線パターン２４，２６を示した。

配線パターン２４，２６の追加により、所定面積領域内の最小単位パターン数は１３個となり、面積率が所定値以上となる。ただし、これらの配線パターン２４，２６は、ロジック回路の機能に影響を与えることはない。つまり、配線パターン２４，２６は、実質的にダミーパターンである。

なお、追加する冗長な最小単位パターンはダミーパターンに限定されるものではない。図７（ｂ）に示すように、回路の機能を変えず、最小線幅基準、最小線間幅基準、および最小面積基準を満たす範囲において、配線パターン２２の周囲を取り囲み、一体化する配線パターン２８を追加してもよい。配線パターン２８の追加により、所定面積領域内の最小単位パターン数は１５となり、面積率が所定値以上となる。

本実施形態においても、上記面積率が所定値以上であるか否かが判断される。したがって、その判断結果を利用することにより、面積率が所定値を下回る所定面積領域に着目する回路パターンが配置された状態で、リソグラフィー工程が行われるのを防ぐことが可能となる。本実施形態では、具体的に、面積率が所定値以上となるように、当該所定面積領域内に冗長な最小単位パターンを配置している。これにより、リソグラフィー工程において充分に大きなＤＯＦを得ることができる。本実施形態のその他の効果は、第１実施形態と同様である。

本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、着目する回路パターンが、一方向に沿って互いに連結された複数の最小単位パターンによって構成された例を示した。すなわち、Ｉ字型の回路パターンの例を示した。しかし、着目する回路パターンは、図８（ａ）に示すように、二方向に沿って互いに連結された複数の最小単位パターンによって構成されていてもよい。すなわち、Ｌ字型の回路パターンであってもよい。あるいは、図８（ｂ）に示すように、Ｔ字型の回路パターンであってもよい。

また、上記実施形態においては、回路パターンの一例として配線パターンを示した。しかし、回路パターンは、ゲート電極パターンまたはフィールド酸化膜パターンであってもよい。本発明は、大面積のゲート電極パターンまたはフィールド酸化膜パターンに対して適用すると、特に効果的である。

本発明による半導体集積回路の設計方法の第１実施形態を示すフローチャートである。 第１実施形態に係る設計方法を説明するための平面図である。 第１実施形態の変形例を説明するための平面図である。 第１実施形態に係る設計方法を説明するためのグラフである。 第１実施形態に係る設計方法を説明するためのグラフである。 本発明による半導体集積回路の設計方法の第２実施形態を示すフローチャートである。 （ａ）および（ｂ）は、第２実施形態に係る設計方法を説明するための平面図である。 （ａ）および（ｂ）は、実施形態の変形例を説明するための平面図である。 従来の設計方法を説明するための平面図である。 従来の設計方法を説明するための平面図である。

符号の説明

１２ 配線パターン
１４ 配線パターン
１５ 配線パターン
２２ 配線パターン
２４ 配線パターン
２６ 配線パターン
２８ 配線パターン

Claims (13)

1. 半導体集積回路を構成する層に対して、最小単位パターンの面積を設定し、前記層内の回路パターンを前記最小単位パターンの組み合わせにより構成する半導体集積回路の設計方法であって、
   着目する回路パターンを含む所定面積の領域を設定するステップと、
   前記領域内に含まれる全ての前記回路パターンが当該領域内に占める面積割合として定義される面積率を算出するステップと、
   前記面積率が所定値以上であるか否かを判断するステップと、
   を含むことを特徴とする半導体集積回路の設計方法。
2. 請求項１に記載の半導体集積回路の設計方法において、
   前記面積率が前記所定値以上でないと判断された場合に、前記着目する回路パターンの配置を取り止めるステップを更に含む半導体集積回路の設計方法。
3. 請求項１に記載の半導体集積回路の設計方法において、
   前記面積率が前記所定値以上でないと判断された場合に、前記面積率が前記所定値以上となるように、前記領域内に冗長な最小単位パターンを配置するステップを更に含む半導体集積回路の設計方法。
4. 請求項１乃至３いずれかに記載の半導体集積回路の設計方法において、
   前記半導体集積回路は、ロジック回路を含み、
   前記各ステップは、前記ロジック回路に対してのみ実行される半導体集積回路の設計方法。
5. 請求項１乃至４いずれかに記載の半導体集積回路の設計方法において、
   前記所定値は、１９％以上の値に設定される半導体集積回路の設計方法。
6. 請求項１乃至５いずれかに記載の半導体集積回路の設計方法において、
   前記着目する回路パターンは、一方向に沿って互いに連結された複数の前記最小単位パターンによって構成されている半導体集積回路の設計方法。
7. 請求項１乃至５いずれかに記載の半導体集積回路の設計方法において、
   前記着目する回路パターンは、二方向に沿って互いに連結された複数の前記最小単位パターンによって構成されている半導体集積回路の設計方法。
8. 請求項１乃至７いずれかに記載の半導体集積回路の設計方法において、
   前記着目する回路パターンは、最小面積基準値に等しい面積を有する回路パターンを少なくとも含む半導体集積回路の設計方法。
9. 請求項８に記載の半導体集積回路の設計方法において、
   前記着目する回路パターンは、前記最小面積基準値に等しい面積を有する回路パターンである半導体集積回路の設計方法。
10. 請求項１乃至９いずれかに記載の半導体集積回路の設計方法において、
    前記領域の面積である前記所定面積は、前記最小単位パターンの面積の２５倍以上４００倍以下に設定される半導体集積回路の設計方法。
11. 請求項１０に記載の半導体集積回路の設計方法において、
    前記最小単位パターンおよび前記領域は、共に矩形状であり、
    前記領域は、ｍ×ｎ個（ｍおよびｎはそれぞれ５以上２０以下の整数）の前記最小単位パターンが隙間なく二次元的に配列されて得られる領域に等しい半導体集積回路の設計方法。
12. 半導体集積回路を構成する層に対して、最小単位パターンの面積を設定し、前記層内の回路パターンを前記最小単位パターンの組み合わせにより構成する半導体集積回路の設計プログラムであって、
    着目する回路パターンを含む所定面積の領域を設定するステップと、
    前記領域内に含まれる全ての前記回路パターンが当該領域内に占める面積割合として定義される面積率を算出するステップと、
    前記面積率が所定値以上であるか否かを判断するステップと、
    をコンピュータに実行させることを特徴とする半導体集積回路の設計プログラム。
13. ロジック回路を含む半導体集積回路であって、
    当該半導体集積回路を構成する特定の層において前記ロジック回路を構成する回路パターンは、最小単位パターンの組み合わせにより構成されており、
    前記回路パターンのうち最小面積基準値に等しい面積を有する回路パターンを着目する回路パターンとしたとき、前記着目する回路パターンを含む所定面積の領域内に含まれる全ての前記回路パターンが当該領域内に占める面積割合として定義される面積率は、全ての前記着目する回路パターンについて１９％以上であり、
    前記領域の面積である前記所定面積は、前記最小単位パターンの面積の２５倍以上４００倍以下であることを特徴とする半導体集積回路。

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