CN105205201B - 制造具有不可印刷的伪部件的集成电路的方法 - Google Patents
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Abstract
本发明提供了集成集成电路(IC)方法的实施例，该方法包括接收IC设计布局，IC设计布局具有多个主要部件和多个空间块。该IC方法也包括计算最优化的块伪密度比率r0以使图案密度均匀性(UPD)最优化，确定目标块伪密度比率R，确定不可印刷的伪部件的尺寸、节距和类型，生成不可印刷的伪部件的图案以及将不可印刷的伪部件添加在IC设计布局中。
Description
技术领域
本发明总体涉及集成电路，更具体地，涉及制造具有伪部件的集成电路的方法。
背景技术
本申请涉及于2014年4月14号提交的、标题为“Method of Fabricating anIntegrated Circuit with Optimized Pattern Density Uniformity”的序列号为14/252,464的美国专利申请和2014年4月15号提交的、标题为“Method of Fabricating anIntegrated Circuit with Block Dummy for Optimized Pattern Density Uniformity”序列号为14/253,282的美国专利申请，其全部内容结合于此作为参考。
在集成电路(IC)制造中，通常利用光学邻近修正(OPC)以在光刻图案化工艺期间改进IC图案的成像分辨率。然而，随着半导体技术的发展，特征尺寸持续变小。现有的添加多个伪部件的OPC方法在调整图案密度上具有有限的自由度和有效性并且图案密度均匀性较差。当使用电子束光刻技术以形成IC图案时，存在诸如动态空间电荷效应和微负载效应的问题。此外，在插入伪部件的工艺期间，与伪部件相关的各种模拟和计算耗费更多的时间，从而引起成本增加。因此，需要一种用于IC设计和掩模制造的方法，以有效地并且高效率地调整IC图案以解决上述问题。
发明内容
根据本发明的一个方面，提供了一种集成集成电路(IC)方法，包括：接收IC设计布局，该IC设计布局包括多个主要部件和多个空间块；确定IC设计布局的目标块伪密度比率R；确定用于不可印刷的伪部件的尺寸、节距和类型；根据目标块伪密度比率R生成不可印刷的伪部件的图案；以及将不可印刷的伪部件添加在IC设计布局中。
优选地，确定目标块伪密度比率R包括：计算最优化的块伪密度比率r0以使图案密度均匀性(UPD)最优化。
优选地，目标块伪密度比率R根据工艺窗口和工艺生产量来确定。
优选地，选择不可印刷的伪部件的尺寸、节距和类型以具有最大强度，最大强度要比主要部件的曝光阀值剂量小一个安全范围。
优选地，该IC方法还包括：将可印刷的伪部件与不可印刷的伪部件一起添加到IC设计布局中。
优选地，生成不可印刷的伪部件的图案包括生成具有尺寸“A”并且被配置在具有节距“p”的阵列中的正方形部件，从而使得比率A2/p2等于目标块伪密度比率R。
优选地，生成不可印刷的伪部件的图案包括生成在第一方向上跨距为第一尺寸“A”且在与第一方向正交的第二方向上跨距为第二尺寸“B”的矩形部件，伪部件被配置在在第一方向上具有第一节距“px”以及在第二方向上具有第二节距“py”的阵列中，从而使得比率AB/px py等于目标块伪密度比率R。
优选地，生成不可印刷的伪部件的图案包括生成不规则伪阵列，从而使得总伪面积/空间块面积等于目标块伪密度比率R。
根据本发明的另一方面，提供了一种集成集成电路(IC)方法，包括：接收设计为形成在半导体衬底上的IC设计布局，IC设计布局包括：多个主要部件；以及多个空间块；计算IC设计布局的最优化的块伪密度比率r0以获得最优化的图案密度均匀性(UPD)；根据最优化的块伪密度比率r0来确定IC设计布局的目标块伪密度比率R；根据伪部件的最大强度来选择伪部件的尺寸、节距和类型，伪部件的最大强度小于主要部件的曝光阀值剂量；根据目标块伪密度比率R来生成伪部件的图案；以及通过添加伪部件来生成修改的IC设计布局。
优选地，最优化的块伪密度比率的计算包括通过公式 确定最优化的块伪密度比率r0，其中是主图案密度的平均值；是块伪图案密度的平均值；主图案密度和块伪图案密度乘积的平均值；以及σ通过公式定义，其中，PD是在公式PD＝PD0+rPDs定义的总图案密度并且r是块伪密度比率，σs通过公式定义。
优选地，该IC方法还包括：根据工艺窗口和生产量来确定目标块伪密度比率R。
优选地，确定伪部件的尺寸、节距和类型以使最大强度小于主要部件的曝光阈值剂量。
优选地，伪部件在光刻工艺中是不可印刷的。
优选地，生成伪部件的图案包括生成具有尺寸“A”并且配置在具有节距“p”的阵列中的正方形部件，从而使得比率A2/p2等于目标块伪密度比率R。
优选地，生成伪部件的图案包括生成在第一方向上跨距为第一尺寸“A”且在与第一方向正交的第二方向上跨距为第二尺寸“B”的矩形部件，伪部件被配置在第一方向上具有第一节距“px”以及在第二方向上具有第二节距“py”的阵列中，从而使得比率AB/px py等于目标块伪密度比率R。
优选地，生成伪部件包括生成不规则伪阵列，从而使得总伪面积/空间块面积等于目标块伪密度比率R。
根据本发明的又一方面，提供了一种集成集成电路(IC)方法，包括：接收IC设计布局，IC设计布局具有多个主要部件和空间块；计算IC设计布局的最优化的块伪密度比率r0以使图案密度均匀性(UPD)最优化；根据最优化的块伪密度比率r0、工艺窗口和生产量来确定IC设计布局的目标块伪密度比率R；根据不可印刷的伪部件的最大强度来确定不可印刷的伪部件的尺寸和节距，不可印刷的伪部件的最大强度小于主要部件的曝光阀值剂量；根据目标块伪密度比率R来确定不可印刷的伪部件的图案；以及将不可印刷的伪部件添加在空间块中以形成修改的IC设计布局。
优选地，通过以下实施来形成修改的IC设计布局：将可印刷的伪部件插入在空间块中；或将不可印刷的伪部件插入在空间块中；或将可印刷和不可印刷的伪部件插入在空间块中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例构建的集成电路(IC)方法的实施例的流程图。
图2是根据一些实施例构建的半导体衬底的示意图。
图3是根据一些实施例构建的图2中的半导体衬底的部分示意图。
图4、图5和图6示出了根据一些实施例构建的集成电路(IC)设计布局。
图7A和图7B以及图8A和图8B是根据一些实施例的伪部件而图解示出不同图案与相应的曝光强度分布。
图9至图11示出了根据一些实施例构建的伪部件的图案。
图12示出了根据一些实施例构建的集成电路(IC)设计布局。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1是根据一个或多个实施例中的本发明的各个方面的用于制造集成电路(IC)的方法100的流程图。当原始图案密度分布较广时，方法100提供了生成具有最佳的电路性能、改进的伪图案均匀性和降低的电子束空间电荷效应和微负载效应的伪部件的流程。伪部件是添加到IC设计图案中以用于各种制造功能的部件。在一个实施例中，将伪部件添加到IC设计图案以改变图案密度，从而改进在IC制造期间施加的化学机械抛光(CMP)工艺。在另一实施例中，将伪部件添加到IC设计图案以改变热效应并且改进在IC制造期间施加的热退火工艺。在又一实施例中，将伪部件添加到IC设计图案以纠正光学邻近效应从而提高在IC制造期间应用于半导体衬底的光刻图案化工艺的成像分辨率。伪部件可以包括亚分辨部件(对半导体衬底而言是不可印刷的，non-printable)并且也被称为光学临近修正(OPC)辅助部件。参照图2至图12所示的器件描述方法100。
方法100开始于步骤102，接收诸如来自设计者的IC设计布局。在一个实例中，设计者是设计工作室。在另一个实例中，设计者是与被指派根据IC设计布局制造IC产品的半导体制造者不同的设计团队。在各个实施例中，半导体制造者能够制造光刻掩模、半导体晶圆或两者。IC设计布局包括用于IC产品且基于IC产品的说明书而设计的各种几何图案。
IC设计布局存在于一个或多个具有几何图案信息的数据文件中。在一个实例中，如本领域公知的，IC设计布局以GDS或GDS-II格式表达。设计者基于要制造的IC产品的说明书来执行合适的设计工序以生成IC设计布局。设计工序可以包括逻辑设计、物理设计以及布局和布线。作为实例，IC设计布局的一部分包括将要形成在半导体衬底(诸如，硅晶圆)上或形成在设置在半导体衬底上方的各个材料层上的各个IC部件(也被称为主要部件)，诸如，有源区、栅电极、源极和漏极、金属线、接触件/通孔和用于接合焊盘的开口。IC设计布局可以包括额外的部件，诸如，那些用于成像效果、处理增强和/或掩模识别信息的部件。
图2示出了根据一个实施例构建的半导体衬底120的示意图。在本实施例中，半导体衬底120是半导体晶圆，诸如，硅晶圆。在其他实施例中，半导体衬底120可以可选地或额外地包括其他半导体材料，诸如，锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化铟(InAs)或磷化铟(InP)，或合适的合金半导体，诸如，碳化硅锗、磷砷化镓或磷化铟镓。可选地，衬底120可以包括非半导体材料，诸如用于薄膜晶体管液晶显示屏(TFT-LCD)器件的玻璃衬底。半导体衬底120可以包括各个掺杂区、介电部件和多层互连件。在一个实施例中，衬底120包括用于各种微电子组件的各个掺杂部件，诸如，互补金属氧化物半导体场效应晶体管(CMOSFET)、图像传感器、存储单元和/或电容元件。在另一个实施例中，衬底120包括分别用于连接和隔离各种微电子组件的导电材料部件和介电材料部件。在其他实施例中，半导体衬底120包括形成在其上的一个或多个材料层(诸如，介电材料层)。
半导体衬底120还包括多个电路区。在每个电路区122中将要形成一个或多个IC，并且各电路区通过切割线彼此分离。在一个实施例中，在每个电路区中将要形成用于单个IC芯片的IC设计布局，因此，电路区在下文被称为IC芯片122。
参照图3，每个IC芯片122均分为多个区域(也称为模板，template)124以用于随后的操作。在本实施例中，每个模板124均具有相等的面积。整个芯片中的模板124的数目为“N”。模板124分别被称为1、2、3、…、i、…和N。在本实例中，每个模板124均包括在半导体体衬底120中的矩形或方形区域。数目N可以根据一个或多个因素(诸如，计算效率)确定。当数目N大时，在后续工艺中的操作可能占用更长的时间完成。当N小时，在后续工艺中的操作可以占用较少的时间完成，但是可能导致降低的最优化效率。因此，根据诸如工程师经验和/或先前的处理数据(诸如，在执行方法100中得到的历史数据)的一个或多个因素适当地选择数目N。
参照图4，将要形成在芯片上的IC设计布局限定在各个模板124中。每个模板124均包括IC设计布局的一部分。根据各个集成电路和相应的IC的设计布局，限定在不同的模板中的IC设计布局彼此不同。
IC设计布局包括设计成和被配置为形成集成电路的一部分的主要部件132。主要部件是限定将要形成在半导体衬底120上的IC部件(诸如，接触件/通孔)的几何图案。IC设计布局也包括不具有主要部件的背景区134。在方法100的以下描述中，IC设计布局用半导体衬底120描述，尽管在方法100的这些操作阶段期间IC设计布局还没有转印至半导体衬底120。图4中仅示出IC设计布局的一部分。IC设计布局的其他部分可以具有不同的图案，诸如，包括各个电路部件132和背景区134。
参照图5，空间隔离尺寸(简称为隔离距离)“d”是限定围绕主要部件132的禁区136的参数，在禁区136中不应插入部件(不包括伪部件)。模板124中的IC图案包括多个主要部件132以及多个相应地围绕主要部件132的禁区136。通过排除主要部件132和禁区136，半导体衬底中的剩余的区域被限定为用于伪插入的空间块(space block)138。IC图案包括主要部件132、禁区136和空间块138。
当选择一个隔离距离d时，相应生成一组空间块138并且被称为空间块层(或简单地称为空间层)。当选择多个隔离距离时，分别产生多个空间层。每个空间层均限定了一组与限定在其他空间层中的空间块不同的空间块138。在作为参考而结合的上述列出的应用中描述生成空间层的方法。
根据另一个实例在图6中也示出了空间块。模板124中的IC设计布局包括多个具有相应禁区136的主要部件132。除去主要部件132以及相应禁区136的剩余区域为空间块138。
在各个空间块层中，计算每个模板124的图案密度。因此，每个图案密度可以是模板和空间块层的函数。在作为参考而结合的上述列出的应用中描述了计算图案密度的方法。然后计算每个空间块的块伪密度比率r。一块模板中的总图案密度PD指的是各个部件(包括在该模板中的主要部件和伪部件(将要形成的))的图案密度。总图案密度PD定义为：
PD＝PD0+r·PDs (等式1)
此处，PD0是主图案密度，PDs是块伪图案密度，并且参数“r”是用于半导体衬底120的全部模板(1、2、3、…、和N)的块伪密度比率。由于空间块138通常不是全部填充有伪部件，因此块伪图案密度PDs对总图案密度起作用的r·PDs而不是PDs。作为块伪密度比率，参数“r”与填充比率有关。
在等式1中，当这些空间块中的每个均被作为伪部件处理时，块伪密度比率“r”是模板中的空间块的权重因数或灰度。块伪密度比率“r”也被称为块伪权重变量(blockdummy weighting variable)。块伪密度比率“r”具有在0和1之间的范围的值，如0≤r≤1。在该阶段还不限定伪部件。每个空间块138均被作为一个伪部件处理直到在步骤106中确定真正的伪部件。块伪密度比率“r”对于各个模板是通用的参数。
返回参照图1，方法100进行至步骤104，确定目标块伪密度比率R。基于图案密度均匀性(UPD)工艺窗口和工艺生产量可以确定目标块伪密度比率R。
在本实施例中，对于给定的空间块层，通过UPD统计公式，如且标记为r0来确定块伪密度“r”，
其中，σs是块伪图案密度的标准偏差。下文进一步限定公式2中变量参数。是限定为各个模板的主图案密度的平均值的平均主图案密度。特别地，平均主图案密度通过以下公式限定和计算，
PD0(i)代表模板“i”的主图案密度。对用各个空间块层，平均主图案密度保持不变。
类似地，是平均伪图案密度，通过以下公式限定和计算
平均伪图案密度针对给定的空间块层并且随不同的空间块层而变化。
术语是全部模板(模板1、2、3、...、和N)的PD0·PDs乘积的平均值。参数σ是总图案密度的标准偏差并且定义为：
其中，是全部模板的PD2的平均值并且是全部模板的总图案密度PD的平均值。平均总图案密度定义为：
其中，定义为：
在进一步的本实施例中，通过以下步骤生成由等式2导出的PDU统计学公式。在等式5中，参数σ2定义为随着进一步地数学运算，发现参数σ2是r的函数，形式为
σ2＝ar2+br+c (等式8)
其中，系数a和b是空间隔离距离d的函数，而系数c是常数。对于给定的空间块层和相应的隔离距离d，在某一r值下参数σ具有最小值，这意味着各模板的图案密度变量最小。参数σ的最小值通过限定σ'(r)＝0来确定，推出r＝-b/(2a)(其进一步给出等式2)。因此，确定的块伪密度比率“r0”也被称为最小块伪密度R。
确定最小块伪密度比率r0以最优化相应的空间块层的UPD。然而，当块伪密度比率“r”在某一范围内与r0足够接近时，它仍然提供可接受的图案密度均匀性并且为调整其他参数(诸如，工艺窗口和生产量)留下空间。
生产量可以包括模拟时间、在半导体衬底120上形成伪部件的蚀刻工艺的持续时间和/或在将将要形成的主要部件132和伪部件转印至半导体衬底120的电子束光刻工艺期间的电子束写入时间。
工艺窗口是工艺参数值的集合，该工艺窗口允许在期望的规格下制造电路。在一个实施例中，工艺窗口是在确定合适的隔离距离“d”和块伪密度比率“r”的过程中要考虑的一个因素。在一个实例中，用于临界尺寸(CD)的工艺窗口要考虑确保CD处在期望的范围内。当图案密度改变时，与曝光量阀值相关的曝光强度相应改变，从而导致CD变化。当图案密度更高或更低时，CD可能不合规格。
考虑上述全部因素，确定每个空间块层的目标块伪密度比率R。
方法100进行至步骤106，确定作为不可印刷的伪部件的伪部件170的尺寸(和节距)和类型。不同类型的伪部件170可以具有不同的曝光阀值剂量。例如，孔型的伪部件170(如图7A和7B所示)的曝光阀值剂量低于条形栅(bar grating)型的伪部件(如图8A和8B所示)的曝光阀值剂量。在相同的尺寸/节距下，条形的伪部件由于具有更高的图案密度，所以可以具有更高的强度。换句话说，当图案密度太高时，伪部件是可印刷的(printable)。
在相同的曝光剂量下，随着伪部件170的尺寸、节距和类型的变化，图案最大强度发生改变。在本实施例中，通过使用具有强度分布的阀值剖切线(cutline)，模拟印刷CD(例如，通过高斯核算法)。然后选择伪部件170(按照尺寸、节距和类型)，并且其最大强度低于模型阀值一个安全范围(例如，25％)，因此伪部件170在掩模中或半导体晶圆中是不可印刷的，现在命名为不可印刷伪部件并且用参考标号172标记。在另一关于电子束光刻的实施例中，调整用于伪部件170的曝光剂量以获得不同的强度分布。然后选择曝光剂量以使伪部件170的最大强度比模型阀值低一个安全范围(例如，25％)并且伪部件170是不可印刷的。
方法100进行至步骤108，生成用于不可印刷的伪部件172的图案以满足目标块伪密度比率R。不可印刷伪部件172的图案可以是正方形(如图9所示)或矩形(条形，如图10所示)组成的矩阵，或不规则的伪阵列(如图11所示)。
在图9中，不可印刷的伪部件172在空间块中按照二维阵列来配置。不可印刷的伪部件172是边长为“A”的正方形。伪阵列在每个方向(X和Y方向)上均具有周期常数“p”(节距)。选择节距p和边长a从而使得A2/p2＝R。参数R是目标块伪密度比率。
在图10中，不可印刷的伪部件172在空间块中按照二维阵列来配置。不可印刷的伪部件172是边长分别为“A”和“B”的矩形。亚分辨伪阵列在X和Y方向上分别具有周期常数“px”和“py”。选择节距和边长从而使得AB/pxpy＝R。参数R是目标块伪密度比率。
在图11中，不可印刷的伪部件172可以被配置为不规则的伪阵列。在此选择不可印刷的伪部件172，从而使得总伪面积/块区域面积＝R。参数R是目标块伪密度比率。
在一些实施例中，伪部件可以包括可印刷的部件，可印刷的部件设计为调整图案密度从而改进制造工艺(诸如，CMP或热退火)的效果。例如，对于注入层或接触件/通孔层，可优选不可印刷的伪部件，而对于多晶硅层或金属，优选可印刷的伪部件。
在一些实施例中，伪部件可以包括用于光学临近修正(OPC)的亚分辨部件以提高成像分辨率。通过相应的光刻工艺，这些亚分辨部件对半导体衬底120是不可印刷的。
参照图1和图12，方法100进行至步骤110，将不可印刷的伪部件172添加至IC设计布局(每个相应的模板124)以形成修改的IC设计布局(每个相应的修改的模板180)。生成经过修改的IC设计布局的下线(tape-out)以用于掩模制造或电子束写入。下线代表可以用于掩模制造或电子束写入的具有某一格式的IC设计布局。
在一个实施例中，使用修改的IC设计布局以形成用于光刻曝光工艺的掩模，该光刻曝光工艺将IC图案转印至涂覆在半导体衬底120上的光刻胶层内。例如，基于具有不可印刷的伪部件172的修改的IC图案，使用电子束或多电子束的机理以在掩模(光掩模或中间掩模(reticle))上形成图案。采样各种合适的技术来形成掩模。在一个实施例中，采用二元技术来形成掩模。在这种情况下，掩模图案包括不透明区和透明区。在一个实例中，二元掩模包括透明的衬底(例如，熔融石英)和在掩模的不透明区中涂覆的不透明的材料(例如，铬)。在另一实施例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案中的各个部件配置为具有合适的相位差以提高分辨率和成像质量。在各个实例中，PSM可以是本领域公知的衰减型PSM或交替式PSM。在其他实施例中，掩模可以是透射掩模或反射掩模，诸如，极紫外线掩模(EUV)。
在另一实施例中，使用修改的IC设计布局以在电子束光刻工艺中通过电子束将主要部件132直写至半导体衬底120(对电子束敏感的光刻胶层涂覆在其上)。
在方法100之前、期间和之后可以提供额外的步骤，并且对于方法100的额外的实施例，可以替代、删除或颠倒这些步骤。
基于上述，本发明提供一种用于制造半导体器件的方法。该方法采用选择伪部件的尺寸和节距以使其最小强度小于主要部件的曝光阀值剂量，并且使伪部件是不可印刷的。该方法也采用根据目标块伪密度比率R选择不可印刷的伪部件的图案以使图案密度的一致性最优化。该方法可降低在电子束光刻中的空间电荷效应、改进图案密度均匀性、改进工艺窗口和生产量。
因此，本发明提供集成电路(IC)方法的一个实施例。IC方法包括接收IC设计布局，该IC设计布局具有多个主要部件和多个空间块。该IC方法也包括确定IC设计布局的目标块伪密度比率R；确定不可印刷的伪部件的尺寸、节距和类型；根据目标块伪密度比率R生成不可印刷的伪部件的图案；以及在IC设计布局中添加不可印刷的伪部件。
本发明提供IC方法的另一实施例。该方法包括接收IC设计布局，IC设计布局设计为在半导体衬底上形成。IC设计布局包括多个主要部件和多个空间块。该方法也包括计算IC设计布局的最优化的块伪密度比率r0以获得最优化的图案密度均匀性(UPD)；根据最优化的块伪密度比率r0确定IC设计布局的目标块伪密度比率R。该方法也包括根据伪部件的最大强度来选择其尺寸、节距和类型，最大强度小于主要部件的曝光阀值剂量。该方法也包括根据目标块伪密度比率R生成伪部件的图案，以及通过添加伪部件生成修改的IC设计布局。
本发明也提供IC方法的另一实施例。该方法包括接收IC设计布局，该IC设计布局具有多个主要部件和空间块。该方法也包括计算IC设计布局的最优化的块伪密度比率r0以最优化图案密度均匀性(UPD)；根据最优化的块伪密度比率r0来确定IC设计布局的目标块伪密度比率R。该方法也包括根据不可印刷的伪部件的最大强度来选择不可印刷的伪部件的尺寸和节距，且最大强度小于主要部件的曝光阀值剂量。该方法也包括根据目标块伪密度比率R来确定不可印刷的伪部件的图案，以及在空间块中添加不可印刷的伪部件以形成修改的IC设计布局。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
Claims (16)
1.一种制造集成电路(IC)的方法，包括：
接收集成电路设计布局，所述集成电路设计布局包括多个主要部件和多个空间块；
通过根据公式计算最优化的块伪密度比率r0以使图案密度均匀性(UPD)最优化来确定所述集成电路设计布局的目标块伪密度比率R，其中，
是集成电路模板的主图案密度的平均值；
是块伪图案密度的平均值；
所述主图案密度和所述块伪图案密度乘积的平均值；以及
σs通过公式定义，
其中，PD是在公式PD＝PD0+rPDs中定义的总图案密度并且r是块伪密度比率；
确定用于不可印刷的伪部件的尺寸、节距和类型；
根据所述目标块伪密度比率R生成所述不可印刷的伪部件的图案；以及
将所述不可印刷的伪部件添加在所述集成电路设计布局中。
2.根据权利要求1所述的制造集成电路的方法，其中，所述目标块伪密度比率R根据工艺窗口和工艺生产量来确定。
3.根据权利要求1所述的制造集成电路的方法，其中，选择所述不可印刷的伪部件的尺寸、节距和类型以具有最大强度，所述最大强度要比主要部件的曝光阀值剂量小一个安全范围。
4.根据权利要求1所述的制造集成电路的方法，还包括：
将可印刷的伪部件与所述不可印刷的伪部件一起添加到所述集成电路设计布局中。
5.根据权利要求1所述的制造集成电路的方法，其中，生成所述不可印刷的伪部件的图案包括生成具有尺寸“A”并且被配置在具有节距“p”的阵列中的正方形部件，从而使得比率A2/p2等于所述目标块伪密度比率R。
6.根据权利要求1所述的制造集成电路的方法，其中，生成所述不可印刷的伪部件的图案包括生成在第一方向上跨距为第一尺寸“A”且在与所述第一方向正交的第二方向上跨距为第二尺寸“B”的矩形部件，所述伪部件被配置在在所述第一方向上具有第一节距“px”以及在所述第二方向上具有第二节距“py”的阵列中，从而使得比率AB/px py等于所述目标块伪密度比率R。
7.根据权利要求1所述的制造集成电路的方法，其中，生成所述不可印刷的伪部件的图案包括生成不规则伪阵列，从而使得总伪面积/空间块面积等于所述目标块伪密度比率R。
8.一种制造集成电路(IC)的方法，包括：
接收设计为形成在半导体衬底上的集成电路设计布局，所述集成电路设计布局包括：
多个主要部件；以及
多个空间块；
计算所述集成电路设计布局的最优化的块伪密度比率r0以获得最优化的图案密度均匀性(UPD)；
通过公式确定所述最优化的块伪密度比率r0来确定所述集成电路设计布局的目标块伪密度比率R，其中
是主图案密度的平均值；
是块伪图案密度的平均值；
所述主图案密度和所述块伪图案密度乘积的平均值；以及
σ通过公式定义，其中，PD是在公式PD＝PD0+rPDs定义的总图案密度并且r是块伪密度比率，σs通过公式 定义；
根据伪部件的最大强度来选择所述伪部件的尺寸、节距和类型，所述伪部件的最大强度小于所述主要部件的曝光阀值剂量；
根据所述目标块伪密度比率R来生成所述伪部件的图案；以及
通过添加所述伪部件来生成修改的集成电路设计布局。
9.根据权利要求8所述的制造集成电路的方法，还包括：
根据工艺窗口和生产量来确定所述目标块伪密度比率R。
10.根据权利要求8所述的制造集成电路的方法，其中，确定所述伪部件的尺寸、节距和类型以使所述最大强度小于所述主要部件的曝光阈值剂量。
11.根据权利要求10所述的制造集成电路的方法，其中，所述伪部件在光刻工艺中是不可印刷的。
12.根据权利要求8所述的制造集成电路的方法，其中，生成所述伪部件的图案包括生成具有尺寸“A”并且配置在具有节距“p”的阵列中的正方形部件，从而使得比率A2/p2等于所述目标块伪密度比率R。
13.根据权利要求8所述的制造集成电路的方法，其中，生成所述伪部件的图案包括生成在第一方向上跨距为第一尺寸“A”且在与所述第一方向正交的第二方向上跨距为第二尺寸“B”的矩形部件，所述伪部件被配置在所述第一方向上具有第一节距“px”以及在所述第二方向上具有第二节距“py”的阵列中，从而使得比率AB/px py等于所述目标块伪密度比率R。
14.根据权利要求8所述的制造集成电路的方法，其中，生成所述伪部件包括生成不规则伪阵列，从而使得总伪面积/空间块面积等于所述目标块伪密度比率R。
15.一种制造集成电路(IC)的方法，包括：
接收集成电路设计布局，所述集成电路设计布局具有多个主要部件和空间块；
计算所述集成电路设计布局的最优化的块伪密度比率r0以使图案密度均匀性(UPD)最优化，其中，通过公式来确定最优化的块伪密度比率，其中，
是主图案密度的平均值；
是块伪图案密度的平均值；
所述主图案密度和所述块伪图案密度乘积的平均值；以及
σs通过公式定义，
其中，PD是在公式PD＝PD0+rPDs中定义的总图案密度并且r是块伪密度比率；
根据所述最优化的块伪密度比率r0、工艺窗口和生产量来确定所述集成电路设计布局的目标块伪密度比率R；
根据不可印刷的伪部件的最大强度来确定所述不可印刷的伪部件的尺寸和节距，所述不可印刷的伪部件的最大强度小于所述主要部件的曝光阀值剂量；
根据所述目标块伪密度比率R来确定所述不可印刷的伪部件的图案；以及
将所述不可印刷的伪部件添加在所述空间块中以形成修改的集成电路设计布局。
16.根据权利要求15所述的制造集成电路的方法，其中，通过以下实施来形成所述修改的集成电路设计布局：
将可印刷的伪部件插入在所述空间块中；或
将不可印刷的伪部件插入在所述空间块中；或
将可印刷和不可印刷的伪部件插入在所述空间块中。
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