CN110824831B - 改善临界尺寸一致性的方法与系统 - Google Patents

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Abstract

本发明实施例涉及改善临界尺寸一致性的方法与系统。一种方法包含：接收掩模的图案布局；收缩所述图案布局以形成收缩图案；确定所述收缩图案内的多个特征的每一个的中心线；和使所述多个特征的每一个的所述中心线与栅格贴齐。所述栅格表示掩模制造工具的最小分辨率大小。所述方法进一步包含：在将使多个特征的每一个的所述中心线与所述栅格贴齐之后，使用所述收缩图案来制造所述掩模。

Description

改善临界尺寸一致性的方法与系统
技术领域
本发明实施例是有关改善临界尺寸一致性的方法与系统。
背景技术
可使用各种光刻技术来形成集成电路。这些技术通常涉及透过图案化光罩来使光阻层暴露于光源。一般来说，形成到光阻层上的最终图案无法完全匹配形成光罩中的图案所依的图案。这是由各种光刻程序参数(例如光源的分辨率)引起的。重要的是确保最终印刷图案与设计图案不会相差太远，否则电路的功能性将受负面影响。
通常，电路设计者将目标图案发送到掩模制造厂。目标图案通常定义为形成所要图案的若干多边形特征。接着，掩模制造厂可产生与目标图案相关联的初始布局图案。接着，掩模制造厂可将各种光刻模型应用于目标图案以产生优化布局图案。接着，可使用优化布局图案来制造掩模。接着，在光刻程序中使用所制造的掩模来形成光阻层上的所要图案。
在一些实例中，期望采用图案且收缩所述图案以产生稍小电路。例如，可期望产生具有为原始图案的大小的98％的大小的收缩图案。期望借此使图案的布局和因此随后形成的掩模不受负面影响。
发明内容
本发明的一实施例涉及一种方法，其包括：接收掩模的图案布局；收缩所述图案布局以形成收缩图案；确定所述收缩图案内的多个特征的每一个的中心线；使所述多个特征的每一个的所述中心线与栅格贴齐，所述栅格表示掩模制造工具的最小分辨率大小；和在使所述多个特征的每一个的所述中心线与所述栅格贴齐之后，使用所述收缩图案来制造所述掩模。
本发明的一实施例涉及一种方法，其包括：接收用于制造第一掩模的第一图案；接收用于制造第二掩模的第二图案；使所述第一图案的第一特征与所述第二图案的第二特征对准；在所述对准之后，收缩所述第一图案和所述第二图案以形成第一收缩图案和第二收缩图案；响应于确定所述第一特征不再与所述第二特征对准，调整所述第二特征的一边缘以匹配所述第一特征的边缘；和使用所述第一收缩图案来制造所述第一掩模和使用所述第二收缩图案来制造所述第二掩模。
本发明的一实施例涉及一种计算机可读媒体，其包括机器可读指令，所述机器可读指令在由处理器执行时引起系统：接收用于制造集成电路中的一层的掩模图案；收缩所述掩模图案以形成收缩图案；识别所述收缩图案的特征的中心线；使所述特征的所述中心线与栅格贴齐，所述栅格表示掩模制造工具的最小分辨率大小；和将所述特征的临界尺寸调整为所述掩模制造工具的所述最小分辨率大小的整数倍。
附图说明
从结合附图来解读的以下详细描述最优选理解本公开的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1为展示根据本文所描述的原理的实例的用于改善布局图案优化的绘示性方法的流程图。
图2A为展示根据本文所描述的原理的实例的栅格上的绘示性收缩图案的图式。
图2B为展示根据本文所描述的原理的实例的收缩图案的特征上的中心线的图式。
图2C为展示根据本文所描述的原理的实例的与栅格贴齐的中心线的图式。
图2D为展示根据本文所描述的原理的实例的经调整以匹配栅格的特征的大小的图式。
图3A、3B、3C和3D为展示根据本文所描述的原理的实例的用于使第一收缩图案的第一特征与第二收缩图案的第二特征对准的程序的图式。
图4为展示根据本文所描述的原理的实例的用于通过使中心线与栅格贴齐来产生收缩图案的一致临界尺寸的绘示性方法的流程图。
图5为展示根据本文所描述的原理的实例的用于通过使收缩图案的特征的边缘与另一图案的特征的边缘对准来产生收缩图案的一致临界尺寸的绘示性方法的流程图。
图6为展示根据本文所描述的原理的实例的绘示性掩模工艺的流程图。
图7为展示根据本文所描述的原理的实例的用于产生一致临界尺寸的绘示性计算系统的图式。
具体实施方式
以下公开提供用于实施所提供的目标的不同特征的诸多不同实施例或实例。下文将描述组件及布置的特定实例以简化本公开。当然，这些仅为实例且不意在限制。例如，在以下描述中，“使第一构件形成于第二构件上方或第二构件上”可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本公开可在各种实例中重复组件符号及/或字母。此重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语在本文中可用于描述一组件或构件与另一(些)组件或构件的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向的外，还打算涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转90度或依其它定向)且还可因此解译本文所使用的空间相对描述词。
如上文所描述，期望采用图案且收缩所述图案以产生稍小电路。例如，可期望产生具有为原始图案的大小的98％的大小的收缩图案。期望借此使图案的布局及因此随后形成的掩模不受负面影响。
可使用电子束(e束)光刻程序来形成掩模。电子束光刻涉及将电子束导引到对电子束敏感的薄膜(例如光阻剂)上。电子束改变光阻剂的溶解性以允许在显影程序期间去除暴露区域或未暴露区域。
为使用电子束光刻工具来产生掩模，设计图案经受数据准备程序。数据准备程序可涉及逻辑运算程序(LOP)，其中将各种逻辑运算应用于设计图案以确保遵守各种规则。接着，应用各种基于规则及基于模型的光学近接校正(OPC)技术。在应用这些技术之后，应用断裂程序。
断裂程序使由LOP及OPC程序修改的设计图案变成电子束光刻工具的电子束格式。例如，用于执行电子束程序的制造工具通常具有最小分辨率大小。例如，电子束光刻工具的最小分辨率大小可为0.2纳米(NM)。因此，由电子束光刻工具形成的设计图案内的特征由断裂程序调整以与工具的最小分辨率大小的整数倍一致。
然而，当使图案收缩相对较小量(例如收缩到原始设计的98％)时，断裂程序将引起不一致物质截断。例如，特征可被截断，而相邻特征可不被截断。此导致一组特征的不一致临界尺寸。换句话说，一组特征内的特征可具有不同临界尺寸，其可导致制造及良率问题。
根据本文所描述的原理，应用程序来使收缩图案的临界尺寸更一致。借此导致更顺畅工艺及提高良率。
在一实例中，在将一收缩程序应用于图案布局以形成收缩图案布局之后，将收缩图案的特征给予中心线。接着，调整各自特征的中心线以对应于栅格，其中各单元的宽度对应于工具的最小分辨率大小。接着，可调整特征的临界尺寸，使得特征的边缘也与栅格对准。借此，特征将具有更一致临界尺寸且不会在断裂程序期间受负面影响。
在另一实例中，主层内的第一组特征可与一参考层中的第二组特征对准。接着，在收缩程序应用于主层及参考层两者之后，第一组特征的边缘可不再与第二组特征的边缘对准。接着，可在收缩程序之后定义第一组特征的边缘与第二组特征的边缘之间的关系。此定义可用于调整主层的边缘以匹配参考层的边缘。
图1为展示用于改善布局图案优化的绘示性方法100的流程图。根据本实例，方法100包含将收缩程序104应用于图案布局102。图案布局102可用于集成电路的若干层的一个。例如，图案布局102可用于多晶硅栅极层。在另一实例中，图案层102可用于源极/漏极层。可考虑集成电路的其它层。
收缩程序104使图案布局102的大小减小为稍小大小。这可用于(例如)产生稍小集成电路。收缩程序104导致收缩图案106。收缩图案106的布局相同于图案布局102，然而，其大小较小。在一实例中，收缩图案106为图案布局102的大小的98％。在一实例中，收缩图案106具有图案布局102的大小的约95％到约99％内的大小。可考虑其它大小范围。
方法100进一步包含用于确定收缩图案106的特征的中心线的程序108。例如，收缩图案106内的特征可为长多边形特征。这些特征可对应于(例如)栅极装置。中心线可沿长多边形特征纵向延伸。在一些实例中，中心线可垂直于临界尺寸延伸。如将在图2B中展示，中心线垂直延伸，而临界尺寸水平定义。在一些实例中，临界尺寸可垂直定义。在这种情况中，中心线可水平延伸。在一些实例中，特征可呈“L”形且垂直及水平延伸。在这种情况中，中心线可在特征的中心处沿各方向放置。
方法100进一步包含用于使中心线与栅格贴齐的程序110。栅格可经设计使得栅格的各单元对应于将用于制造收缩图案106的掩模的电子束光刻工具的最小分辨率大小。通过使中心线与栅格贴齐来调整与中心线相关联的各特征。在一些实例中，一些特征在一方向上移动，而其它特征在相反方向上移动。更具体来说，特征可在垂直于中心线的第一方向上移动。而另一特征可在与第一方向相反且垂直于中心线的第二方向上移动。
方法100进一步包含用于调整特征的临界尺寸的程序112。可将临界尺寸调整为预定临界尺寸。预定临界尺寸可为电子束光刻工具的最小分辨率的整数倍。一般来说，可期望将临界尺寸调整为尽可能小，同时将其调整为电子束光刻工具的最小分辨率的整数倍。例如，如果收缩图案106中特征的临界尺寸为15.7nm且电子束光刻工具的最小分辨率大小为0.2nm，那么可将特征的临界尺寸调整为15.6nm或15.8nm。如果增大临界尺寸以满足整数倍需要比减小临界尺寸以满足整数倍少的修改，那么可决定增大临界尺寸。相反地，如果减小临界尺寸以满足整数倍需要比增大临界尺寸以满足整数倍少的修改，那么可决定减小临界尺寸。在一些实例中，可总是将临界尺寸减小到最近整数倍。在一些实例中，可总是临界尺寸增大到最近整数倍。借此，可有助于保持一致临界尺寸。
方法100进一步包含用于制造掩模的程序114。具体来说，由程序108、110及112修改的收缩图案106可经受断裂程序且被提供到电子束光刻工具。接着，电子束光刻工具可制造掩模。接着，可在生产中使用掩模来制造集成电路。
图2A为展示栅格202上的绘示性收缩图案106的图式。栅格由若干单元203(其也可指称像素)组成。单元203可对应于将用于制造图案106的掩模的电子束光刻工具的最小分辨率大小。
在本实例中，收缩图案106包含若干特征204a、204b、204c。特征204a、204b、204c的每一个具有临界尺寸206。如果将在不使用本文所描述的原理的情况下应用断裂程序，那么特征204a、204b、204c的每一个将被不同截断。这将导致特征204a、204b、204c的每一个之间的不一致临界尺寸。
图2B为展示收缩图案106的特征上的中心线208a、208b、208c的图式。具体来说，特征204a具有中心线208a，特征204b具有中心线208b，且特征204c具有中心线208c。中心线208a表示特征204a的边缘与特征204a的对置边缘之间的中点。中心线208b表示特征204b的边缘与特征204b的对置边缘之间的中点。中心线208c表示特征204c的边缘与特征204c的对置边缘之间的中点。如图中可见，中心线208a、208b、208c未与栅格202对准。
图2C为展示与栅格202贴齐的中心线208a、208b、208c的图式。根据上述程序110，中心线208a、208b、208c与各自特征204a、204b、204c经一起调整以与栅格对准。在本实例中，特征204a在第一方向205上移动以与栅格202对准。另外，特征204b及204c在第二方向207上移动以与栅格202对准。第一方向205与第二方向207相反。在一些实施例中，特征204a、204b及204c的移动距离可彼此不同且小于电子束光刻工具的最小分辨率大小(例如单元的宽度)。如图2C中可见，中心线208a、208b、208c现与栅格对准。然而，特征的外边缘未与栅格对准。因此，如果这时应用断裂程序，那么特征将不被截断。
图2D为展示经调整以匹配栅格202的特征204a、204b、204c的大小的图式。根据上述程序112，调整特征204a、204b、204c的临界尺寸。在本实例中，特征204a、204b、204c的每一个经临界尺寸扩展使得其边缘与栅格202对准。然而，在一些实例中，特征204a、204b、204c的每一个可经临界尺寸减小使得其边缘与栅格202对准。可通过对准栅格的外边缘来避免断裂程序期间的非所要或非所欲截断。
图3A、3B、3C和3D为展示用于使第一收缩图案的第一特征与第二收缩图案的第二特征对准的程序的图式。图3A绘示应用收缩程序之前的与第一图案相关联的第一特征302和与第二图案相关联的第二特征304。在一些实例中，第一图案可指称主图案且第二图案可指称参考图案。在一实例中，主图案可对应于多晶硅栅极图案层，且参考图案可对应于源极/漏极图案。在应用收缩程序之前，第二特征304的边缘307与第一特征302的边缘305对准。在一些实例中，两个边缘305、307也可与栅格306对准。
在一些实例中，栅格306可具有对应于电子束光刻工具的最小分辨率的单元。然而，在一些实例中，栅格306可与电子束光刻工具的最小分辨率无关。相反地，栅格306可由一设计者定义且用于使特征的边缘依一致方式一起对准。
图3B绘示收缩程序之后的两个方案301、303。在两个方案301和303中，第二特征304的边缘307不再与第一特征302的边缘305对准。在第一方案301中，未对准的边缘307未达到边缘305。在第二方案303中，边缘307延伸超过边缘305。
图3C绘示定义边缘305与307之间的关系。在第一方案301中，关系308定义于边缘307与边缘305之间。类似地，在方案303中，关系310定义于边缘307与边缘305之间。
图3D绘示调整边缘307的位置以与边缘305对准。具体来说，在方案301中，边缘307在第一方向312上移动对应于关系308的距离。在方案303中，边缘307在第二方向314上移动对应于关系310的距离。在本实例中，调整边缘307而不调整特征304。换句话说，减小特征304的宽度而非水平平移特征。通过依此方式调整所有特征，这些特征302和304的临界尺寸可更一致。
图4为展示用于通过使中心线与栅格贴齐来产生收缩图案的一致临界尺寸的绘示性方法400的流程图。根据本实例，方法400包含用于接收掩模的图案布局的程序402。图案布局可对应于图1中所描述的图案布局102。图案布局可用于集成电路的若干层的一个。例如，图案布局可用于多晶硅栅极层。在另一实例中，图案层可用于源极/漏极层或有源区域层。
方法400进一步包含用于收缩图案布局以形成收缩图案的程序404。收缩程序将图案布局的大小减小到稍小大小。这可用于(例如)产生稍小集成电路。收缩程序导致收缩图案。收缩图案的布局相同于图案布局，然而，其大小较小。在一实例中，收缩图案为图案布局的大小的98％。在一实例中，收缩图案具有图案布局的大小的约95％到约99％内的大小。
方法400进一步包含用于确定收缩图案内的多个特征的每一个的中心线(例如208a、208b、208c)的程序406。例如，收缩图案内的特征可为长多边形特征。这些特征可对应于(例如)栅极装置。中心线可沿长多边形特征纵向延伸。
方法400进一步包含用于使多个特征的每一个的中心线与栅格贴齐的程序408，栅格具有表示掩模制造工具的最小分辨率大小的单元。栅格可经设计使得栅格的各单元对应于将用于制造收缩图案的掩模的电子束光刻工具的最小分辨率大小。通过使中心线与栅格贴齐来调整与中心线相关联的各特征的位置。在一些实例中，一些特征在一方向上移动，而其它特征在相反方向上移动。
方法400进一步包含用于制造掩模的程序410。可使用电子束光刻工具来制造掩模。接着，可在生产中使用所制造的掩模来制造集成电路。下文将结合图6来讨论掩模制造的更多细节。
图5为展示用于通过使收缩图案的特征的边缘与另一图案的特征的边缘对准来产生收缩图案的一致临界尺寸的绘示性方法500的流程图。方法500包含用于接收用于制造第一掩模的第一图案的程序502。方法500进一步包含用于接收用于制造第二掩模的第二图案的程序504。在一些实例中，第一图案可指称主图案且第二图案可指称参考图案。在一实例中，主图案可对应于多晶硅栅极图案，且参考图案可对应于源极/漏极图案。
方法500进一步包含用于使第一图案的第一特征(例如302)与第二图案的第二特征(例如304)对准的程序506。例如，第二特征(例如304)的边缘(例如307)与第一特征(例如302)的边缘(例如305)对准。在一些实例中，两个边缘也可与栅格(例如306)对准。
方法500进一步包含用于在对准之后，收缩第一图案和第二图案以形成第一收缩图案和第二收缩图案的程序508。这可用于(例如)产生稍小集成电路。收缩程序导致第一收缩图案和第二收缩图案。收缩图案的布局相同于第一图案和第二图案，但大小较小。在一实例中，收缩图案为原始图案的大小的98％。在一实例中，收缩图案具有原始图案的大小的约95％到约99％内的大小。可考虑其它大小范围。
方法500进一步包含用于响应于确定第一特征不再与第二特征对准而调整第二特征的边缘以匹配第一特征的边缘的程序510。例如，可调整第二特征的边缘，而不调整第二特征本身。
方法500进一步包含用于使用第一收缩图案来制造第一掩模和使用第二收缩图案来制造第二掩模的程序512。可使用电子束光刻工具来制造掩模。接着，可在生产中使用所制造的掩模来制造集成电路。下文将结合图6来讨论掩模制造的更多细节。
图6为展示绘示性掩模工艺的流程图。例如，图6绘示集成电路(IC)制造系统600和其相关联的IC制造流程(其可用于使用上述程序来制造掩模)的实例。IC制造系统600包含在与制造集成电路(IC)装置650相关的设计、开发和制造循环和/或服务中彼此交互的多个实体，例如设计室620、掩模厂630和IC制造厂650(即，晶片厂)。多个实体由通信网络连接，所述通信网络可为单一网络或各种不同网络(例如内部网络和因特网)且可包含有线和/或无线通信信道。各实体可与其它实体交互且可提供服务到其它实体和/或从其它实体接收服务。设计室620、掩模厂630和IC制造厂650的一或多者可由单一较大公司拥有，且甚至可共存于共同设施中且使用共同资源。
设计室(或设计组)620产生IC设计布局622。IC设计布局622包含针对IC装置650所设计的各种几何图案。几何图案对应于组成待制造的IC装置650的各种组件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC构件。例如，IC设计布局622的一部分包含各种IC构件，例如有源区域、栅极电极、源极和漏极、层间互连的金属线或通路和形成于半导体衬底(例如硅晶片)中的接合垫的开口和安置于半导体衬底上的各种材料层。设计室620实施适当设计程序以形成IC设计布局622。设计程序可包含逻辑设计、物理设计和/或放置和路由。以具有几何图案的信息的一或多个数据文件呈现IC设计布局622。例如，可以GDSII文件格式或DFII文件格式表达IC设计布局622。
掩模厂630使用IC设计布局622以根据IC设计布局622来制造用于制造IC装置650的各种层的一或多个掩模。掩模厂630执行掩模数据准备632(其中将IC设计布局622翻译为可由掩模曝写器物理曝写的形式)和掩模制造634(其中修改由掩模数据准备632准备的设计布局以依从特定掩模曝写器和/或掩模制造厂且接着制造掩模。在本实施例中，掩模数据准备632和掩模制造634绘示为单独组件，然而，掩模数据准备632和掩模制造634可统称为掩模数据准备。
掩模数据准备632通常包含使用光刻增强技术来补偿图像误差(例如可归因于绕射、干涉或其它程序效应的图像误差)的光学近接校正(OPC)。例如，OPC可取决于周围几何图形的密度而调整线宽，将“狗骨形”封端新增到线端以防止线端缩短，或校正电子束(e束)近接效应。OPC可根据光学模型或规则来将例如散射条、衬线和/或锤头的辅助特征新增到IC设计布局622，使得在光刻程序之后，晶片上的最终图案被改善为具有提高分辨率和精确度。掩模数据准备632可进一步包含分辨率提高技术(RET)，例如偏轴照明、次分辨率辅助特征、相移掩模、其它适合技术或其等的组合。可与OPC一起使用的技术为反光刻技术(ILT)，其将OPC视为反成像问题。在一些情况中，ILT产生非直观掩模图案，例如从由(或任意形状)图案。
掩模数据准备632进一步包含掩模规则检查器(MRC)，其使用可含有特定几何和连接限制的一组掩模产生规则来检查已经受OPC中的程序的IC设计布局以确保足够裕度、考虑半导体工艺的变动性等等。在一些情况中，MRC修改IC设计布局以补偿掩模制造634期间的限制，其可取消由OPC执行的部分修改以满足掩模产生规则。例如，MRC可执行曼哈顿(Manhattan)转换以将弯曲理想掩模从ILT转换为锯齿形多边形图案以符合掩模产生规则。在一实例中，曼哈顿转换将输出图案边缘限制为水平或垂直以适应电子束掩模书写器。因此，其可产生在掩模制造634中遭受长运行时间的扩展段和差阶。掩模数据准备632可进一步包含光刻程序检查(LPC)，其仿真将由IC制造厂650实施以制造IC装置650的处理。LPC基于IC设计布局622来模拟这种处理以产生例如IC装置650的仿真制造装置。LPC仿真的处理参数可包含与IC制造循环的各种程序相关联的参数、与用于制造IC的工具相关联的参数和/或工艺的其它方面。LPC考虑各种因子，例如空中图像对比度、景深(“DOF”)、掩模误差放大因子(“MEEF”)、其它适合因子或其等的组合。
在由LPC产生仿真制造装置之后，如果仿真装置的形状不够接近以不满足设计规则，那么可重复掩模数据准备632中的特定步骤(例如OPC和MRC)以进一步改进IC设计布局622。
应了解，已为了清楚而简化掩模数据准备632的以上描述，且数据准备可包含例如逻辑运算(LOP)的额外特征以根据制造规则来修改IC设计布局。另外，可依各种不同顺序执行在数据准备632期间应用于IC设计布局622的程序。
在掩模数据准备632之后和在掩模制造634期间，基于经修改的IC设计布局来制造掩模或掩模群组。这可在制造设施640处完成。例如，电子束(e束)或多个电子束的机构用于基于经修改的IC设计布局来形成掩模(光罩或倍缩光罩)上的图案。可以各种技术形成掩模。在一实施例中，使用二元技术来形成掩模。在本实施例中，掩模图案包含不透明区域和透明区域。用于暴露涂布于晶片642上的图像敏感材料层(例如光阻剂)的辐射束(例如紫外线(UV)光束)由不透明区域阻挡且透射穿过透明区域。在一实例中，二元掩模包含透明衬底(例如熔融石英)和涂布于掩模的不透明区域中的不透明材料(例如铬)。在另一实例中，使用相移技术来形成掩模。在相移掩模(PSM)中，形成于掩模上的图案中的各种特征经配置以具有适当相位差来提高分辨率和成像质量。在各种实例中，相移掩模可为衰减PSM或交替PSM。
IC制造厂650(例如半导体代工厂)使用由掩模厂630制造的掩模(或若干掩模)来制造IC装置650。IC制造厂650为可包含用于制造各种不同IC产品的各种制造设施的IC制造企业。例如，可存在用于多个IC产品之前端制造(即，前段工艺(FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连和封装之后端制造(即，后段工艺(BEOL)制造)，且第三制造设施可提供代工企业的其它服务。在本实施例中，使用掩模(或若干掩模)来制造半导体晶片以形成IC装置650。半导体晶片包含其上形成有材料层的硅衬底或其它适当衬底。其它适当衬底材料包含：另一适合元素半导体(例如钻石或锗)；适合化合物半导体，例如碳化硅、砷化铟或磷化铟；或一适合合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。半导体晶片可进一步包含各种掺杂区域、介电构件和多阶层互连件(形成于后续制造步骤中)。掩模可用于各种程序中。例如，掩模可用于离子植入程序中以在半导体晶片中形成各种掺杂区域，用于蚀刻程序中以在半导体晶片中形成各种蚀刻区域，和/或用于其它适合程序中。
图7为展示用于产生一致临界尺寸的绘示性计算系统的图式。根据特定绘示性实例，物理计算系统700包含其上存储有软件704和数据706的存储器702。物理计算系统700还包含处理器708和用户接口710。
存在诸多类型的可用存储器。一些类型的存储器(例如固态硬盘)针对存储来设计。这些类型的存储器通常具有大存储容量，但性能相对较慢。其它类型的存储器(例如用于随机存取存储器(RAM)的存储器)针对速度来优化且通常指称“工作存储器”。各种形式的存储器可以软件704和数据706的形式存储信息。数据706可包含图案布局102和收缩图案106(如图1中所绘示)的数字表示。软件704可包含用于执行本文所描述的程序(例如程序100、400或500)的机器可读指令。
物理计算系统700还包含用于执行软件704和使用或更新存储于存储器702中的数据706的处理器708。除存储软件704的外，存储器702还可存储操作系统。操作系统允许其它应用程序与物理计算系统的硬件适当交互。
用户接口710可提供使用户712与系统交互的构件。用户712可使用例如键盘或鼠标的各种工具来将信息输入到物理计算系统中。另外，例如监视器的各种输出装置可用于提供信息给用户712。用户可输入各种数据(例如与目标图案相关联的约束)以产生目标图案空间107。
根据一实例，一种方法包含：接收掩模的图案布局；收缩所述图案布局以形成收缩图案；确定所述收缩图案内的多个特征的每一个的中心线；和使所述多个特征的每一个的所述中心线与栅格贴齐。所述栅格表示掩模制造工具的最小分辨率大小。所述方法进一步包含：在使所述多个特征的每一个的所述中心线与所述栅格贴齐之后，使用所述收缩图案来制造所述掩模。
根据一实例，一种方法包含：接收用于制造第一掩模的第一图案；接收用于制造第二掩模的第二图案；使所述第一图案的第一特征与所述第二图案的第二特征对准；和在所述对准之后，收缩所述第一图案和所述第二图案以形成第一收缩图案和第二收缩图案。所述方法进一步包含：响应于确定所述第一特征不再与所述第二特征对准而调整所述第二特征的一边缘以匹配所述第一特征的一边缘。所述方法进一步包含：使用所述第一收缩图案来制造所述第一掩模和使用所述第二收缩图案来制造所述第二掩模。
根据一实例，一种计算机可读媒体包括机器可读指令，其等在由处理器执行时引起系统：接收用于制造一集成电路中的一层的掩模图案；收缩所述掩模图案以形成一收缩图案；识别所述收缩图案的特征的中心线；使所述特征的所述中心线与栅格贴齐，所述栅格表示掩模制造工具的最小分辨率大小；和将所述特征的临界尺寸调整为所述掩模制造工具的所述最小分辨率大小的一整数倍。
上文已概述若干实施例的特征，使得所属领域的技术人员可优选理解本公开的方面。所属领域的技术人员应了解，其可容易地使用本公开作为设计或修改用于实施相同目的和/或达成本文所引入的实施例的相同优点的其它程序和结构的基础。所属领域的技术人员也应认识到，这些等效构造不应背离本公开的精神和范围，且其可在不背离本公开的精神和范围的情况下对本文作出各种改变、取代和更改。
符号说明
100 方法
102 图案布局/图案层
104 收缩程序
106 收缩图案
107 目标图案空间
108 程序
110 程序
112 程序
114 程序
202 栅格
203 单元
204a 特征
204b 特征
204c 特征
205 第一方向
206 临界尺寸
207 第二方向
208a 中心线
208b 中心线
208c 中心线
301 方案
302 第一特征
303 方案
304 第二特征
305 边缘
306 栅格
307 边缘
308 关系
310 关系
312 第一方向
314 第二方向
400 方法
402 程序
404 程序
406 程序
408 程序
410 程序
500 方法
502 程序
504 程序
506 程序
508 程序
510 程序
512 程序
600 集成电路(IC)制造系统
620 设计室
622 IC设计布局
630 掩模厂
632 掩模数据准备
634 掩模制造
640 制造设施
642 晶片
650 IC制造厂/IC装置
700 物理计算系统
702 存储器
704 软件
706 数据
708 处理器
710 用户接口
712 用户

Claims (20)

1.一种制造掩模的方法，其包括：
接收掩模的图案布局；
收缩所述图案布局以形成收缩图案；
确定所述收缩图案内的多个特征的每一个的中心线；
使所述多个特征的每一个的所述中心线与栅格贴齐，所述栅格表示掩模制造工具的最小分辨率大小；和
在调整所述多个特征的特征的临界尺寸以达到预定临界尺寸之后，使用所述收缩图案来制造所述掩模，
其中所述预定临界尺寸为所述掩模制造工具的所述最小分辨率大小的整数倍，其中使所述多个特征的每一个的所述中心线与所述栅格贴齐包括：
使所述多个特征的第一子集在垂直于所述中心线的第一方向上移位和使所述多个特征的第二子集在与所述第一方向相反的第二方向上移位，
其中使所述多个特征的每一个的所述中心线与所述栅格贴齐发生于断裂程序期间。
2.根据权利要求1所述的方法，其中所述收缩图案对应于一集成电路的有源区域层。
3.根据权利要求1所述的方法，其中所述收缩图案对应于一集成电路的多晶硅层。
4.根据权利要求1所述的方法，其中所述掩模制造工具的所述最小分辨率大小在0.1纳米到0.3纳米的范围内。
5.根据权利要求1所述的方法，其中所述掩模制造工具的所述最小分辨率大小为0.2纳米。
6.根据权利要求1所述的方法，其中所述收缩图案具有所述图案布局的大小的95％到99％内的大小。
7.根据权利要求1所述的方法，其中所述收缩图案具有为所述图案布局的大小的98％的大小。
8.根据权利要求1所述的方法，其中所述掩模制造工具为电子束光刻工具。
9.根据权利要求1所述的方法，其中使所述多个特征的每一个的所述中心线与所述栅格贴齐发生于OPC程序之后。
10.根据权利要求1所述的方法，其进一步包括：使用逻辑运算以根据制造规则来修改所述图案布局。
11.根据权利要求1所述的方法，其进一步包括：使用所述掩模来形成集成电路。
12.一种制造掩模的方法，其包括：
接收用于制造第一掩模的第一图案；
接收用于制造第二掩模的第二图案；
使所述第一图案的第一特征与所述第二图案的第二特征对准；
在所述对准之后，收缩所述第一图案和所述第二图案以形成第一收缩图案和第二收缩图案；
响应于确定所述第一特征不再与所述第二特征对准而调整所述第二特征的边缘以匹配所述第一特征的边缘；和
使用所述第一收缩图案来制造所述第一掩模和使用所述第二收缩图案来制造所述第二掩模，
其中在所述第二特征的所述边缘调整之后，所述第二特征的临界尺寸为掩模制造工具的最小分辨率大小的整数倍，
其中调整所述第二特征的所述边缘之后使所述边缘在垂直于所述第二特征的中心线的第一方向上移位，
其中调整所述第二特征的边缘以匹配所述第一特征的所述边缘发生于断裂程序期间。
13.根据权利要求12所述的方法，其中所述第二收缩图案对应于以下的一个：一集成电路的有源区域层或集成电路的多晶硅层。
14.根据权利要求12所述的方法，其中调整所述第二特征的所述边缘包括：定义所述第一收缩图案中的所述第一特征与所述第二收缩图案中的所述第二特征之间的距离关系；和基于所述距离关系来调整所述边缘。
15.根据权利要求12所述的方法，其中所述第一特征的所述边缘与栅格对准。
16.一种用于制造掩模的计算机可读媒体，其包括机器可读指令，所述机器可读指令在由处理器执行时引起系统：
接收用于制造集成电路中的一层的掩模图案；
收缩所述掩模图案以形成收缩图案；
识别所述收缩图案的特征的中心线；
使所述特征的所述中心线与栅格贴齐，所述栅格表示掩模制造工具的最小分辨率大小；和
将所述特征的临界尺寸调整为所述掩模制造工具的所述最小分辨率大小的整数倍，
其中为使所述特征的所述中心线与所述栅格贴齐，所述系统用于使所述特征的边缘在垂直于所述中心线的第一方向上移位，
其中使所述特征的所述中心线与所述栅格贴齐发生于断裂程序期间。
17.根据权利要求16所述的计算机可读媒体，其中所述机器可读指令进一步用于将所述收缩图案传输到掩模制造工具。
18.根据权利要求16所述的计算机可读媒体，其中所述掩模制造工具为电子束光刻工具。
19.根据权利要求16所述的计算机可读媒体，其中所述系统进一步用于识别多个特征的中心线且使所述中心线与所述栅格贴齐。
20.根据权利要求19所述的计算机可读媒体，其中为使所述多个特征的所述中心线与所述栅格贴齐，所述系统用于使所述多个特征的第一子集在垂直于所述中心线的第一方向上移位和使所述多个特征的第二子集在与所述第一方向的第二方向上移位。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11055464B2 (en) 2018-08-14 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Critical dimension uniformity
US11853674B2 (en) * 2021-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and systems for integrated circuit photomask patterning
CN114839841A (zh) * 2022-05-13 2022-08-02 东南大学 一种厚胶光刻工艺的光强分布模拟方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012013638A1 (en) * 2010-07-26 2012-02-02 Carl Zeiss Sms Ltd. Lithographic targets for uniformity control

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5974243A (en) * 1997-10-31 1999-10-26 Hewlett-Packard Company Adjustable and snap back design-rule halos for computer aided design software
US20020073394A1 (en) * 1999-12-07 2002-06-13 Milor Linda Susan Methodology for increasing yield, manufacturability, and performance of integrated circuits through correction of photolithographic masks
JP4356455B2 (ja) 2001-12-04 2009-11-04 ソニー株式会社 マスクおよびその製造方法と半導体装置の製造方法
DE60319462T2 (de) 2002-06-11 2009-03-12 Asml Netherlands B.V. Lithographischer Apparat und Verfahren zur Herstellung eines Artikels
WO2004077162A1 (en) * 2003-02-27 2004-09-10 The University Of Hong Kong Multiple exposure method for circuit performance improvement
JP2004341064A (ja) * 2003-05-13 2004-12-02 Sharp Corp 露光用マスクパターンの作成方法および露光用マスクと、それを用いた半導体装置の製造方法
US7241538B2 (en) * 2003-11-05 2007-07-10 Promos Technologies Method for providing representative features for use in inspection of photolithography mask and for use in inspection photo-lithographically developed and/or patterned wafer layers, and products of same
US7539969B2 (en) * 2005-05-10 2009-05-26 Lam Research Corporation Computer readable mask shrink control processor
US7465525B2 (en) * 2005-05-10 2008-12-16 Lam Research Corporation Reticle alignment and overlay for multiple reticle process
US7629259B2 (en) 2005-06-21 2009-12-08 Lam Research Corporation Method of aligning a reticle for formation of semiconductor devices
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7640520B2 (en) * 2007-03-13 2009-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Design flow for shrinking circuits having non-shrinkable IP layout
TW200907596A (en) 2007-05-07 2009-02-16 Mejiro Prec Inc Projecting exposure method, alignment method, and projecting exposure apparatus
US7886254B2 (en) * 2008-05-27 2011-02-08 United Microelectronics Corp. Method for amending layout patterns
US8010915B2 (en) * 2008-07-10 2011-08-30 GlobalFoundries, Inc. Grid-based fragmentation for optical proximity correction in photolithography mask applications
US8132141B2 (en) * 2009-08-13 2012-03-06 Synopsys, Inc. Method and apparatus for generating a centerline connectivity representation
US8621398B2 (en) * 2010-05-14 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Automatic layout conversion for FinFET device
US8504965B2 (en) * 2010-09-30 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for non-shrinkable IP integration
US8524427B2 (en) * 2011-04-14 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Electron beam lithography system and method for improving throughput
US8486587B2 (en) * 2011-12-20 2013-07-16 United Microelectronics Corp. Method for correcting layout pattern and method for manufacturing photomask
US8530121B2 (en) * 2012-02-08 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-grid exposure method
US9367655B2 (en) 2012-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Topography-aware lithography pattern check
US8631360B2 (en) 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8954899B2 (en) 2012-10-04 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contour alignment system
US8906595B2 (en) 2012-11-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving resist pattern peeling
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
KR102029645B1 (ko) * 2013-01-14 2019-11-18 삼성전자 주식회사 맞춤형 마스크의 제조 방법 및 맞춤형 마스크를 이용한 반도체 장치의 제조 방법
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9195134B2 (en) 2013-08-01 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for integrated circuit mask patterning
US10083269B2 (en) * 2013-11-19 2018-09-25 Arm Limited Computer implemented system and method for generating a layout of a cell defining a circuit component
US9898567B2 (en) * 2014-02-28 2018-02-20 Synopsys, Inc. Automatic layout modification tool with non-uniform grids
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9177096B2 (en) * 2014-03-26 2015-11-03 Freescale Semiconductor, Inc. Timing closure using transistor sizing in standard cells
US10074036B2 (en) 2014-10-21 2018-09-11 Kla-Tencor Corporation Critical dimension uniformity enhancement techniques and apparatus
EP3035120B1 (en) * 2014-12-19 2017-09-27 IMEC vzw Decreasing the critical dimensions in integrated circuits
US9583438B2 (en) 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
KR102343850B1 (ko) * 2015-05-06 2021-12-28 삼성전자주식회사 광 근접 보정에서 공통의 바이어스 값을 이용하여 마스크를 제작하는 방법
US10585357B2 (en) 2015-12-28 2020-03-10 Asml Netherlands B.V. Alternative target design for metrology using modulation techniques
US10402530B1 (en) * 2016-12-30 2019-09-03 Cadence Design Systems, Inc. Method, system, and computer program product for implementing placement using row templates for an electronic design
US10628546B1 (en) * 2018-06-29 2020-04-21 Cadence Design Systems, Inc. Method and system for automatically extracting layout design patterns for custom layout design reuse through interactive recommendations
US11055464B2 (en) 2018-08-14 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Critical dimension uniformity

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012013638A1 (en) * 2010-07-26 2012-02-02 Carl Zeiss Sms Ltd. Lithographic targets for uniformity control

Also Published As

Publication number Publication date
US20230367943A1 (en) 2023-11-16
US11763057B2 (en) 2023-09-19
US11055464B2 (en) 2021-07-06
US20210326507A1 (en) 2021-10-21
US20200057833A1 (en) 2020-02-20
TWI722454B (zh) 2021-03-21
TW202009614A (zh) 2020-03-01
CN110824831A (zh) 2020-02-21

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