KR102029645B1 - 맞춤형 마스크의 제조 방법 및 맞춤형 마스크를 이용한 반도체 장치의 제조 방법 - Google Patents

맞춤형 마스크의 제조 방법 및 맞춤형 마스크를 이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

맞춤형 마스크의 제조 방법 및 맞춤형 마스크를 이용한 반도체 장치의 제조 방법이 제공된다. 상기 맞춤형 마스크의 제조 방법은 몰드(mold) 구조체에 제1 패턴을 형성하고, 상기 제1 패턴이 형성된 상기 몰드 구조체에 최초 마스크를 이용하여 제2 패턴을 형성하고, 상기 제1 패턴과 상기 제2 패턴의 오버랩 불량을 계측하고, 상기 계측 결과에 따라 상기 최초 마스크의 패턴의 위치를 보상하여 맞춤형 마스크를 제조하는 것을 포함하되, 상기 최초 마스크의 패턴의 위치를 보상하는 것은, 상기 제1 패턴의 적어도 일부의 이동 방향 및 크기에 대응하여 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상한다.

Description

맞춤형 마스크의 제조 방법 및 맞춤형 마스크를 이용한 반도체 장치의 제조 방법{Fabricating method for customized mask and fabricating method for semiconductor device using customized mask}
본 발명은 맞춤형 마스크의 제조 방법 및 맞춤형 마스크를 이용한 반도체 장치의 제조 방법에 관한 것이다.
마스크는 회로 패턴이 형성된 금속 또는 기타 물질의 시트로 구성되어, 반도체 장치의 제조 공정에서 선택적인 증착이나 식각 등을 제공하기 위해서, 특정한 부분이나 표면을 차폐하는 데 사용되는 장치를 말한다. 반도체 장치의 집적도가 높아짐에 따라 해상도를 향상시키기 위해서, OPC(Optical Proximity Correction), RET(Resolution Enhanced Technology), 위상 반전 마스크(Phase Shift Mask) 등의 방식이 적용되고 있다.
본 발명이 해결하려는 과제는, 복수의 패턴 간 오버랩(overlap) 불량을 개선할 수 있는, 맞춤형 마스크의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 복수의 패턴 간 오버랩 불량을 개선할 수 있는, 맞춤형 마스크를 이용한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 맞춤형 마스크의 제조 방법의 일 태양(aspect)은 몰드(mold) 구조체에 제1 패턴을 형성하고, 상기 제1 패턴이 형성된 상기 몰드 구조체에 최초 마스크를 이용하여 제2 패턴을 형성하고, 상기 제1 패턴과 상기 제2 패턴의 오버랩 불량을 계측하고, 상기 계측 결과에 따라 상기 최초 마스크의 패턴의 위치를 보상하여 맞춤형 마스크를 제조하는 것을 포함하되, 상기 최초 마스크의 패턴의 위치를 보상하는 것은, 상기 제1 패턴의 적어도 일부의 이동 방향 및 크기에 대응하여 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상한다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크를 이용하여 상기 제2 패턴을 형성하기 전에, 상기 몰드 구조체를 수축(shrinkage) 또는 팽창(expansion)시키게 되는 고온 공정이 개재될 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 몰드 구조체의 수축 또는 팽창 방향과 동일한 방향으로 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상할 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 연속적으로 변화시켜 보상할 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 단계적으로 변화시켜 보상할 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 단계적으로 변화시켜 보상하는 것은, 상기 최초 마스크의 패턴의 비연속적인 구간을 이용하여 보상할 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 적어도 하나의 쇼트(shot) 내의 적어도 하나의 상기 몰드 구조체 단위로 수행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 몰드 구조체의 중심을 기준으로 좌우 대칭으로 수행될 수 있다.
상기 과제를 해결하기 위한 본 발명의 맞춤형 마스크를 이용한 반도체 장치의 제조 방법의 일 태양은 몰드 구조체에 제1 패턴을 형성하고, 상기 제1 패턴이 형성된 몰드 구조체에 맞춤형 마스크를 이용하여 제2 패턴을 형성하는 것을 포함하되, 상기 맞춤형 마스크를 이용하여 제2 패턴을 형성하는 것은, 상기 몰드(mold) 구조체에 상기 제1 패턴을 형성하고, 상기 제1 패턴이 형성된 상기 몰드 구조체에 최초 마스크를 이용하여 상기 제2 패턴을 형성하고, 상기 제1 패턴과 상기 제2 패턴의 오버랩 불량을 계측하고, 상기 계측 결과에 따라 상기 최초 마스크의 패턴의 위치를 보상하여 맞춤형 마스크를 제조하는 것을 포함하고, 상기 최초 마스크의 패턴의 위치를 보상하는 것은, 상기 제1 패턴의 적어도 일부의 이동 방향 및 크기에 대응하여 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상한다.
본 발명의 몇몇 실시예에서, 상기 제2 패턴을 형성하기 전에, 상기 몰드 구조체를 수축(shrinkage) 또는 팽창(expansion)시키게 되는 고온 공정이 개재될 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 몰드 구조체의 수축 또는 팽창 방향과 동일한 방향으로 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상할 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 연속적으로 변화시켜 보상할 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 단계적으로 변화시켜 보상할 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 단계적으로 변화시켜 보상하는 것은, 상기 최초 마스크의 패턴의 비연속적인 구간을 이용하여 보상할 수 있다.
본 발명의 몇몇 실시예에서, 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 몰드 구조체의 중심을 기준으로 좌우 대칭으로 수행될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 맞춤형 마스크의 제조 방법을 설명하기 위한 흐름도이다.
도 2는 다수의 몰드 구조체가 배치된 쇼트를 설명하기 위한 평면도이다.
도 3a는 제1 패턴이 형성된 몰드 구조체를 설명하기 위한 평면도이고, 도 3b는 제1 패턴이 형성된 몰드 구조체를 설명하기 위한 단면도이다.
도 4a는 제1 패턴의 위치의 이동을 설명하기 위한 평면도이고, 도 4b는 제1 패턴의 위치의 이동을 설명하기 위한 단면도이다.
도 5a는 최초 마스크를 이용하여 형성된 제2 패턴을 설명하기 위한 평면도이고, 도 5b는 최초 마스크를 이용하여 형성된 제2 패턴을 설명하기 위한 단면도이다.
도 6은 원(original) 제2 패턴을 형성하기 위한 최초 마스크를 설명하기 위한 도면이다.
도 7은 수정된(modified) 제2 패턴을 형성하기 위한 맞춤형 마스크를 설명하기 위한 도면이다.
도 8a는 맞춤형 마스크를 이용하여 형성된 제2 패턴을 설명하기 위한 평면도이고, 도 8b는 맞춤형 마스크를 이용하여 형성된 제2 패턴을 설명하기 위한 단면도이다.
도 9a 내지 도 9d는 최초 마스크 또는 맞춤형 마스크를 적용한 경우 각각의 오버랩 불량의 계측 결과를 설명하기 위한 그래프이다
도 10은 본 발명의 제2 실시예에 따른 맞춤형 마스크의 제조 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 맞춤형 마스크를 이용하여 제조되는 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 12는 도 11의 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 사시도이다.
도 13은 도 11의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 14는 도 13의 메모리 시스템의 응용 예를 설명하기 위한 블록도이다.
도 15는 도 13 또는 도 14의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 맞춤형 마스크의 제조 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 맞춤형 마스크의 제조 방법은, 먼저 몰드(mold) 구조체(110)에 제1 패턴(111)을 형성한다(S11).
도 2를 참조하면, 반도체 장치를 제조하기 위한 다수의 몰드 구조체(110)가 쇼트(shot)(100) 내에 배치된다. 도 2에서는 하나의 쇼트(100) 내에 9개의 몰드 구조체(110)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
도 3a 및 도 3b를 참조하면, 몰드 구조체(110)는 다수의 영역, 예를 들어 좌측 영역(left), 중앙 영역(center), 우측 영역(right)을 포함할 수 있다. 도 3a에서는 설명의 편의를 위하여, 몰드 구조체(110)를 1차원적으로 좌측 영역(left), 중앙 영역(center), 우측 영역(right) 등으로 구분하였으나 이에 한정되는 것은 아니고, 몰드 구조체(110)는 도 11을 참조하여 후술하는 바와 같이, 2차원적으로 다수의 영역으로 구분될 수도 있다.
몰드 구조체(110)의 각 영역(left, center, right) 내에는 다수의 제1 패턴(111)이 서로 이격되어 형성될 수 있다. 예시적으로, 제1 패턴(111)은 몰드 구조체(110)를 수직으로 관통하는 채널 홀(channel hole)일 수 있다. 도 3a에서는 각 영역(left, center, right) 내에 4개의 제1 패턴(111)이 형성되는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
몰드 구조체(110)는 기판(112) 상에 순차적으로 적층된 다수의 막(113, 114)을 포함할 수 있다. 다수의 막(113, 114)은 예를 들어, 다수의 실리콘 산화막(113)과 다수의 실리콘 질화막(114)을 포함할 수 있다. 다수의 실리콘 산화막(113)은 제1 방향(예를 들어, 도3b의 상하 방향)으로 서로 이격되어 순차적으로 적층될 수 있다. 도 3b에 도시된 바와 같이, 다수의 실리콘 산화막(113) 각각은 제2 방향(예를 들어, 도 3b의 좌우 방향)으로 길게 연장되도록 형성될 수 있다. 이러한 실리콘 산화막(113)은 예를 들어 SiO2로 형성될 수 있으나, 이에 한정되는 것은 아니다. 다수의 실리콘 질화막(114)은 적층된 다수의 실리콘 산화막(113) 사이에 제1 방향으로 순차적으로 적층될 수 있다. 도 3b에 도시된 바와 같이, 다수의 실리콘 질화막(114) 각각은 제2 방향으로 길게 연장되도록 형성될 수 있다. 이러한 실리콘 질화막(114)은 예를 들어 SiN으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 패턴(111)은 제1 방향으로 길게 연장되어, 몰드 구조체(110)의 각 영역(left, center, right) 내에 서로 이격되어 형성될 수 있다. 제1 패턴(111)은 적층된 다수의 막(113, 114)을 관통하여, 기판(112)을 노출시키도록 형성될 수 있다. 제1 패턴(111)은 적층된 다수의 막(113, 114)과 교차되도록 형성될 수 있다.
이어서, 제1 패턴(111)을 채우는 중간 배선 패턴(115)이 형성될 수 있다. 중간 배선 패턴(115)은 정보 저장 패턴, 채널 패턴을 포함할 수 있다. 제1 패턴(111)의 측벽에는 정보 저장 패턴이 형성될 수 있다. 그리고, 정보 저장 패턴이 형성된 제1 패턴(111)을 채우는 채널 패턴이 형성될 수 있다. 이러한 채널 패턴은 예를 들어 폴리 실리콘과 같은 반도체 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다. 이로써 정보 저장 패턴은 채널 패턴과 적층된 다수의 막(113, 114) 사이에 배치될 수 있다. 이러한 정보 저장 패턴은 고온의 열 공정을 이용하여 형성될 수 있다.
도 4a 및 도 4b는 앞서 설명한 정보 저장 패턴을 형성하기 위한 고온 공정 등에 의해 몰드 구조체(110)가 수축(shrinkage)되는 것을 도시한다. 도 4a 및 도 4b를 참조하면, 몰드 구조체(110)가 중심 방향으로 수축됨에 따라, 몰드 구조체(110)에 형성된 제1 패턴(111)의 적어도 일부의 위치가 중심 방향으로 이동된다. 도면 부호 111은 몰드 구조체(110)가 수축되지 않은 경우 제1 패턴(111)의 원(original) 위치를 도시한 것이고, 도면 부호 111`는 몰드 구조체(110)가 수축되어 이동된 제1 패턴(111)의 위치를 도시한 것이다. 이러한 현상은 쇼트(100) 내에 배치되는 몰드 구조체(110) 단위로 발생되며, 몰드 구조체(110)의 중심을 기준으로 좌우 대칭으로 발생하게 된다. 그리고, 이러한 몰드 구조체(110)의 수축에 의한 제1 패턴(111)의 위치의 이동은 포토 레지스트 공정 등으로는 보정할 수 없다.
한편, 도 4a 및 도 4b에서는 몰드 구조체(110)가 수축되는 것을 예시적으로 설명하였으나, 이에 한정되는 것은 아니고 몰드 구조체(110)가 팽창(expansion)되는 경우에도 실질적으로 동일하다.
이어서, 다시 도 1을 참조하면, 제1 패턴(111)이 형성된 몰드 구조체(110)에 최초 마스크(130)를 이용하여 제2 패턴(116, 117)을 형성한다(S12).
도 5a 및 도 5b를 참조하면, 몰드 구조체(110)의 적층된 다수의 막(113, 114)을 패터닝하여, 기판(112)의 일부를 노출시키는 분리 공간(118)을 형성할 수 있다. 예시적으로, 제2 패턴(116, 117)은 패터닝된 실리콘 산화물 패턴(116)과 실리콘 질화물 패턴(117)을 포함할 수 있다.
도 6은 원(original) 제2 패턴(116, 117)을 형성하기 위한 최초 마스크(130)를 설명하기 위한 도면이다. 도 6에 도시된 바와 같이, 최초 마스크(130)의 패턴은 설계 룰의 레이아웃에 따라, 원(original) 제2 패턴(116, 117)을 형성하기 위한 마스크 패턴을 갖는다. 예시적으로, 최초 마스크(130)의 패턴은, 제1 폭(d1)의 제2 패턴(116, 117)을 형성하기 위한 마스크 패턴과, 이웃하는 제2 패턴(116, 117) 사이 제2 폭(d2)의 분리 공간(118)을 형성하기 위한 마스크 패턴을 포함할 수 있다.
다시 도 5a 및 도 5b를 참조하면, 몰드 구조체(110)의 수축에 의해 제1 패턴(111)의 적어도 일부의 위치가 이동되었으므로, 최초 마스크(130)를 이용하여 제2 패턴(116, 117)을 형성하는 경우, 제1 패턴(111)과 제2 패턴(116, 117) 간에 오버랩 불량이 발생하게 된다.
이어서, 다시 도 1을 참조하면, 제1 패턴(111)과 제2 패턴(116, 117)의 오버랩 불량을 계측한다(S13). 이 때, 제1 패턴(111)과 제2 패턴(116, 117)의 오버랩 불량을 SEM(Scanning Electron Microscope)을 이용하여 계측할 수 있다. 필요한 경우, 최초 마스크(130)를 이용하여 완성된 반도체 장치를 수평축으로 절단하여 파괴 검사를 할 수도 있다.
다시 도 5a를 참조하면, 제1 패턴(111)과 제2 패턴(116, 117)의 오버랩 불량을 계측하기 위해서, 예를 들어 제1 패턴(111)과 제2 패턴(116, 117)의 측벽간 거리를 계측할 수 있다. 도 5a에 도시된 바와 같이, 각 제2 패턴(116, 117)의 일 측벽(예를 들어, 좌측)으로부터 인접하는 제1 패턴(111)의 사이의 거리 제1 값(l1, c1, r1)을 계측하고, 각 제2 패턴(116, 117)의 다른 일 측벽(예를 들어, 우측)으로부터 인접하는 제1 패턴(111) 사이의 거리 제2 값(l2, c2, r2)을 계측할 수 있다. 그리고, 제1 값과 제2 값의 편차를 2로 나눈 값으로 오버랩 불량의 계측 결과를 파라미터화 할 수 있다.
도 4a 및 도 4b를 참조하여 상술한 바와 같이, 몰드 구조체(110)의 수축에 의한 제1 패턴(111)의 위치의 이동은, 몰드 구조체(110)의 중심을 기준으로 좌우 대칭으로 발생하게 되므로, 오버랩 불량의 계측 결과는 도 5a의 하단에 도시된 바와 같이, 몰드 구조체(110)의 좌측 영역(left)의 경우 +15 nm이고, 몰드 구조체(110)의 중앙 영역(center)의 경우, 0 nm이고, 몰드 구조체(110)의 우측 영역(right)의 경우 -15nm일 수 있다. 여기서, 양의 값은 제1 패턴(111)이 우측으로 치우쳐서 형성된 것을 나타내고, 음의 값은 제1 패턴(111)이 좌측으로 치우쳐서 형성된 것을 나타낸다.
한편, 도 5a에서는 제1 패턴(111)과 제2 패턴(116, 117)의 오버랩 불량을 계측하기 위해서, 예시적으로 제1 패턴(111)과 제2 패턴(116, 117)의 측벽간 거리를 계측하는 것을 설명하였으나, 이에 한정되는 것은 아니고 제1 패턴(111)의 중심과 제2 패턴(116, 117)의 중심간 거리를 계측하는 것 또는 제1 패턴(111)의 중심과 제2 패턴(116, 117)의 측벽간 거리를 계측하는 것 등 잘 알려진 다양한 방법이 적용될 수 있다.
이어서, 다시 도 1을 참조하면, 계측 결과를 이용하여 최초 마스크(130)의 패턴의 위치를 보상하여 맞춤형 마스크(140)를 제조한다(S14). 이 때, 제1 패턴(111)의 적어도 일부의 이동 방향 및 크기에 대응하여, 최초 마스크(130)의 제2 패턴(116, 117)을 형성하기 위한 마스크 패턴의 적어도 일부의 위치를 이동시켜 보상한다. 이것은 쇼트(100) 내에 배치되는 몰드 구조체(110) 단위로 수행될 수 있다.
도 7은 수정된(modified) 제2 패턴(116, 117)을 형성하기 위한 맞춤형 마스크(140)를 설명하기 위한 도면이다. 도 7에 도시된 바와 같이, 맞춤형 마스크(140)의 패턴은 오버랩 불량의 계측 결과에 따라, 수정된(modified) 제2 패턴(116, 117)을 형성하기 위한 마스크 패턴을 갖는다. 예시적으로, 맞춤형 마스크(140)의 패턴은, 제1 패턴(111)의 적어도 일부의 이동 방향 및 크기에 대응하여 제2 패턴(116, 117)의 위치를 이동시켜 형성하기 위한 마스크 패턴을 포함할 수 있다.
도 6의 최초 마스크(130)와 비교하여, 맞춤형 마스크(140)는 제1 폭(d1)의 제2 패턴(116, 117)을 형성하기 위한 마스크 패턴의 위치가, 몰드 구조체(110)의 수축 방향과 동일한 방향(중심 방향)으로 이동된다. 제2 패턴(116, 117)을 형성하기 위한 마스트 패턴의 위치의 이동은 몰드 구조체(110)의 중심을 기준으로 좌우 대칭으로 수행될 수 있다. 그리고, 맞춤형 마스크(140)는 이웃하는 제2 패턴(116, 117) 사이 제3 폭(d3)의 분리 공간(118)을 형성하기 위한 패턴을 포함할 수 있다. 제3 폭(d3)은 제1 패턴(111)과 제2 패턴(116, 117)의 개선된 얼라인(align)을 위해, 제2 폭(d2)보다 작을 수 있다.
도 8을 참조하면, 맞춤형 마스크(140)를 이용하여 형성된 제2 패턴(116, 117)은, 설계 룰의 레이아웃에서 의도한 바에 따라, 제1 패턴(111)과 개선된 얼라인을 형성할 수 있다. 맞춤형 마스크(140)를 이용하여 제2 패턴(116, 117)의 위치를 의도적으로 이동시켜 형성하였으므로, 몰드 구조체(110)의 수축에 의한 제1 패턴(111)과 제2 패턴(116, 117)의 오버랩 불량이 해소될 수 있다. 도 8a에 도시된 바와 같이, 이 경우에도 각 제2 패턴(116, 117)의 일 측벽(예를 들어, 좌측)으로부터 인접하는 제1 패턴(111)의 사이의 거리 제1 값(l1`, c1`, r1`)을 계측하고, 각 제2 패턴(116, 117)의 다른 일 측벽(예를 들어, 우측)으로부터 인접하는 제1 패턴(111) 사이의 거리 제2 값(l2`, c2`, r2`)을 계측할 수 있다. 이 경우 오버랩 불량의 계측 결과는 도 8a의 하단에 도시된 바와 같이, 몰드 구조체(110)의 모든 영역에 대하여 0 nm일 수 있다. 한편, 오버랩 불량이 해소되지 않은 경우에는, 상기 계측 결과를 이용하여 맞춤형 마스크(140)를 제조하는 공정을 반복할 수 있을 것이다.
도 9a 내지 도 9d는 최초 마스크(130) 또는 맞춤형 마스크(140)를 적용한 경우 각각의 오버랩 불량의 계측 결과를 설명하기 위한 그래프이다. 그래프의 가로축은 개별적인 몰드 구조체(110)를 나타내고, 세로축은 오버랩 불량의 계측 결과를 나타낸다.
도 9a는 제1 패턴(111)의 위치 변화가 없을 때, 도 9b는 제1 패턴(111)의 위치 변화가 있을 때에, 제1 패턴(111)과 최초 마스크(130)를 이용한 제2 패턴(116, 117)간 오버랩 불량을 도시한다. 도 9c는 제1 패턴(111)의 위치 변화가 없을 때, 도 9d는 제1 패턴(111)의 위치 변화가 있을 때에, 제1 패턴(111)과 맞춤형 마스크(140)를 이용한 제2 패턴(116, 117)간 오버랩 불량을 도시한다.
도 9a를 참조하면, 제1 패턴(111)의 위치 변화가 없을 때에는, 최초 마스크(130)를 적용하더라도 제1 패턴(111)과 제2 패턴(116, 117)간 오버랩 불량이 발생하지 않는다(또는 무시할 수준이다). 그러나, 도 9b를 참조하면, 제1 패턴(111)의 위치 변화가 있을 때에는, 최초 마스크(130)를 적용하게 되면 제1 패턴(111)과 제2 패턴(116, 117)간 오버랩 불량이 발생하게 된다. 한편, 도 9c를 참조하면, 제1 패턴(111)의 위치 변화가 없을 때에, 불필요하게 맞춤형 마스크(140)를 적용하게 되면 제1 패턴(111)과 제2 패턴(116, 117)간 오버랩 불량이 발생하게 된다. 그리고, 도 9d를 참조하면, 제1 패턴(111)의 위치 변화가 있는 때에, 맞춤형 마스크(140)를 적용하여 제2 패턴(116, 117)의 위치를 의도적으로 이동시켜 형성함으로써, 제1 패턴(111)과 제2 패턴(116, 117)간 오버랩 불량을 개선시킬 수 있다.
도 10은 본 발명의 제2 실시예에 따른 맞춤형 마스크의 제조 방법을 설명하기 위한 도면이다. 설명의 편의를 위하여, 상술한 내용과 중복되는 내용에 관하여는 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 고온 공정 등에 의해 몰드 구조체(150)가 좌측 중앙 및 우측 중앙을 기준으로 방사상으로(radially) 수축될 수 있다. 이에 따라, 몰드 구조체(150)에 형성된 제1 패턴(111)의 적어도 일부의 위치가 방사상으로 이동된다. 예시적으로 몰드 구조체(110)에 작용하는 수축력은, 몰드 구조체(150)의 좌측 중앙 및 우측 중앙을 작용점으로 방사상으로 작용하여, 도 10에 도시된 바와 같이 제1 패턴(111)과 제2 패턴(116, 117)의 오버랩 불량의 계측 결과가 규칙적인 또는 불규칙적인 등고선의 형태로 나타날 수 있다. 예시적으로 몰드 구조체(150)의 좌측 중앙 부분의 오버랩 불량이 +30 nm이고, 우측 중앙 부분의 오버랩 불량이 -30 nm이고, 각각으로부터 방사상으로 오버랩 불량의 크기가 점차적으로 작아져, 몰드 구조체(150)의 중앙 부분에서는 0 nm가 될 수 있다.
이에 따라 맞춤형 마스크(140)의 제조시, 최초 마스크(130)의 제2 패턴(116, 117)을 형성하기 위한 마스크 패턴의 적어도 일부의 이동 방향 및 크기를, 등고선의 구간에 따라 단계적으로 변화시켜 보상할 수 있다. 이 때 최초 마스크(130)의 제2 패턴(116, 117)을 형성하기 위한 마스크 패턴의 비연속적인 구간을 이용할 수 있다. 또한, 최초 마스크(130)의 제2 패턴(116, 117)을 형성하기 위한 마스크 패턴의 일부의 이동 방향 및 크기를, 등고선의 구간에 따라 선형적으로 연속하여 변화시켜 보상할 수도 있다.
이하에서는 본 발명의 몇몇 실시예에 따른 맞춤형 마스크를 이용하여 제조되는 비휘발성 메모리 장치를 설명할 것이다. 그러나, 본 발명은 마스크를 이용하여 제조되는 반도체 장치에 모두 적용될 수 있음은, 본 발명이 속하는 기술 분야의 통상의 기술자에게 자명하다.
도 11은 본 발명의 몇몇 실시예에 따른 맞춤형 마스크를 이용하여 제조되는 비휘발성 메모리 장치를 설명하기 위한 개념도이고, 도 12는 도 11의 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 사시도이다.
도 11을 참조하면, 비휘발성 메모리 장치의 메모리 셀 어레이는, 다수의 메모리 블록(BLK0~BLKi, 단, i는 자연수)를 포함할 수 있다. 각 메모리 블록(BLK0~BLKi)은 제1 내지 제3 방향(D1, D2, D3)으로 연장될 수 있다. 도 12에 도시된 바와 같이, 제1 내지 제3 방향(D1, D2, D3)은 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, 제1 내지 제3 방향(D1, D2, D3)은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
도 12를 참조하면, 비휘발성 메모리 장치의 메모리 블록(BLKi, 단, i는 자연수)은 기판(121) 상에 형성된 다수의 중간 배선 패턴(123), 다수의 절연 패턴(124), 다수의 게이트 패턴(126a~126i), 블록층(125; block layer), 다수의 비트라인(128a~128c)을 포함할 수 있다.
기판(121)에는 복수의 도핑 영역(122)들이 제공될 수 있다.
다수의 절연 패턴(124)은 기판(121) 상에 제2 방향(D2)으로 서로 이격되어 순차적으로 적층될 수 있다. 도 12에 도시된 바와 같이, 다수의 절연 패턴(124) 각각은 제1 방향(D1)으로 길게 연장되도록 형성될 수 있다. 이러한 절연 패턴(124)은 산화물일 수 있으나, 이에 한정되는 것은 아니다.
중간 배선 패턴(123)는 정보 저장 패턴(123a), 채널 패턴(123b)을 포함할 수 있다. 채널 패턴(123b)과 게이트 패턴(126a~126i)이 교차하는 영역에서, 플래시 메모리 셀이 정의될 수 있다.
채널 패턴(123b)은 제2 방향(D2)으로 길게 연장되어 형성되고, 다수의 게이트 패턴(126a~126i)은 제1 방향(D1)으로 길게 연장되어 형성된다. 구체적으로, 채널 패턴(123b)은 기판(121) 상에 필러(pillar) 형태로 배치되어, 적층된 다수의 절연 패턴(124)을 관통하도록 형성된다. 다수의 게이트 패턴(126a~126i)은 적층된 다수의 절연 패턴(124) 사이에 각각 형성되고, 채널 패턴(123b)과 이격되어 배치될 수 있다. 다수의 게이트 패턴(126a~126i)은 채널 패턴(123b)과 교차되도록 형성될 수 있다. 다수의 게이트 패턴(126a~126i)은 서로 같은 두께를 같은 것으로 도시하였으나, 서로 다른 두께를 가질 수도 있다.
채널 패턴(123b)은 예를 들어, 단결정 실리콘과 같은 반도체 물질일 수 있으나, 이에 한정되는 것은 아니다. 다수의 게이트 패턴(126a~126i)은 도전성 물질로 형성될 수 있는데, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 도전성 물질이나 실리콘과 같은 반도체 물질로 형성될 수 있는데 이에 한정되는 것은 아니다.
채널 패턴(123b)의 측벽에 정보 저장 패턴(123a)이 형성될 수 있다. 정보 저장 패턴(123a)은 터널층과 트랩층의 적층물로 형성될 수 있다. 터널층, 트랩층은 다수의 게이트 패턴(126a~126i)과 채널 패턴(123b) 사이에 배치될 수 있다. 구체적으로, 터널층, 트랩층은 채널 패턴(123b)을 따라서, 다수의 절연 패턴(124)을 관통하도록 형성될 수 있다.
터널층은 전하가 통과되는 부분으로, 예를 들어, 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다.
트랩층은 터널층을 통과한 전하가 저장되는 부분이다. 예를 들어, 트랩층은 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다. 고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
블록층(125)은 채널 패턴(123b)과 다수의 게이트 패턴(126a~126i) 사이에 각각 배치될 수 있다. 블록층(125)은 제1 방향(D1)으로 길게 연장되어 형성될 수 있다. 또한, 블록층(125)은 제2 방향(D2)으로 지그재그(zigzag) 형태로 형성될 수 있다.
블록층(125)은 위쪽에 배치된 절연 패턴(124)과 게이트 패턴(126a~126i) 사이, 아래쪽에 배치된 절연 패턴(124)과 게이트 패턴(126a~126i) 사이, 채널 패턴(123b)(또는 트랩층)과 게이트 패턴(126a~126i) 사이에 형성될 수 있다. 즉, 블록층(125)은 절연 패턴(124)과 채널 패턴(123b)의 형상에 따라 컨포말하게(conformal) 형성될 수 있다.
이러한 블록층(125)은 단층 또는 다층일 수 있다. 블록층(125)은 실리콘 산화물 또는 실리콘 산화물보다 큰 유전상수를 가지는 절연성 금속 산화물을 포함할 수 있다. 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 또는 디스프로슘 스칸듐 산화물(dysprosium scandium oxide)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 도 12에서는 블록층(125)이 1개층인 경우를 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 블록층(125)는 실리콘 산화물과, 알루미늄 산화물의 적층물일 수 있다.
한편, 도 12에 도시된 정보 저장 패턴(123a), 블록층(125)의 구성은 예시적인 것에 불과하다. 예를 들어, 정보 저장 패턴(123a), 블록층(125)이 채널 패턴(123b)의 길이 방향을 따라 배치될 수도 있다.
채널 패턴(123b)은 제1 방향(D1) 및 제3 방향(D3)으로 서로 이격되어 배열될 수 있다. 즉, 채널 패턴(123b)은 매트릭스 형태로 배열될 수 있다. 도 12에서는 채널 패턴(123b)이 3 × 3으로 배열된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 제3 방향(D3)으로 배열된 채널 패턴(123b) 사이 다수의 절연 패턴(124) 내에 분리 공간이 형성될 수 있다.
다수의 채널 패턴(123b) 상에는 드레인 영역(127)이 제공될 수 있다. 비트라인(128a~128c)은 드레인 영역(127)을 통해서 다수의 채널 패턴(123b)에 접속될 수 있다. 제3 방향(D3)으로 배열된 다수의 채널 패턴(123b)은 비트라인(128a~128c)에 의해서 서로 전기적으로 연결될 수 있다.
도 12에서는 중간 배선 패턴(123)이 형성되는 채널 홀과, 채널 패턴(123b) 사이 다수의 절연 패턴(124) 내에 분리 공간을 형성하기 위한 패터닝 시에, 본 발명의 몇몇 실시예에 따른 맞춤형 마스크가 이용될 수 있다.
도 13은 도 11의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 13을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 도 11를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 비휘발성 메모리 장치(1100)는 예를 들어 수직형(vertical) NAND 플래시 메모리로 제공될 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 메모리 시스템의 응용 예를 설명하기 위한 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 비휘발성 메모리 칩은 도 11를 참조하여 설명된 비휘발성 메모리 장치(100)와 마찬가지로 구성된다.
도 14에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 15는 도 13 또는 도 14의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로
도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 13 및 도 14를 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 쇼트 110: 몰드 구조체
111: 제1 패턴 116, 117: 제2 패턴
130: 최초 마스크 140: 맞춤형 마스크

Claims (10)

  1. 몰드(mold) 구조체에 제1 패턴을 형성하고,
    상기 제1 패턴이 형성된 상기 몰드 구조체에 최초 마스크를 이용하여 제2 패턴을 형성하고,
    상기 제1 패턴과 상기 제2 패턴의 오버랩 불량을 계측하고,
    상기 계측 결과에 따라 상기 최초 마스크의 패턴의 위치를 보상하여 맞춤형 마스크를 제조하는 것을 포함하되,
    상기 최초 마스크의 패턴의 위치를 보상하는 것은, 상기 제1 패턴의 적어도 일부의 이동 방향 및 크기에 대응하여 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는, 맞춤형 마스크의 제조 방법.
  2. 제1항에 있어서,
    상기 최초 마스크를 이용하여 상기 제2 패턴을 형성하기 전에, 상기 몰드 구조체를 수축(shrinkage) 또는 팽창(expansion)시키게 되는 고온 공정이 개재되는, 맞춤형 마스크의 제조 방법.
  3. 제2항에 있어서,
    상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 몰드 구조체의 수축 또는 팽창 방향과 동일한 방향으로 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는, 맞춤형 마스크의 제조 방법.
  4. 제1항에 있어서,
    상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 연속적으로 변화시켜 보상하는, 맞춤형 마스크의 제조 방법.
  5. 제1항에 있어서,
    상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 단계적으로 변화시켜 보상하는, 맞춤형 마스크의 제조 방법.
  6. 제5항에 있어서,
    상기 최초 마스크의 패턴의 적어도 일부의 이동 방향 및 크기를 단계적으로 변화시켜 보상하는 것은, 상기 최초 마스크의 패턴의 비연속적인 구간을 이용하여 보상하는, 맞춤형 마스크의 제조 방법.
  7. 제1항에 있어서,
    상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 적어도 하나의 쇼트(shot) 내의 적어도 하나의 상기 몰드 구조체 단위로 수행되는, 맞춤형 마스크의 제조 방법.
  8. 제1항에 있어서,
    상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는 것은, 상기 몰드 구조체의 중심을 기준으로 좌우 대칭으로 수행되는, 맞춤형 마스크의 제조 방법.
  9. 몰드(mold) 구조체에 제1 패턴을 형성하고,
    상기 제1 패턴이 형성된 몰드 구조체에 맞춤형 마스크를 이용하여 제2 패턴을 형성하는 것을 포함하되,
    상기 맞춤형 마스크를 이용하여 제2 패턴을 형성하는 것은, 상기 몰드(mold) 구조체에 상기 제1 패턴을 형성하고, 상기 제1 패턴이 형성된 상기 몰드 구조체에 최초 마스크를 이용하여 상기 제2 패턴을 형성하고, 상기 제1 패턴과 상기 제2 패턴의 오버랩 불량을 계측하고, 상기 계측 결과에 따라 상기 최초 마스크의 패턴의 위치를 보상하여 맞춤형 마스크를 제조하는 것을 포함하고,
    상기 최초 마스크의 패턴의 위치를 보상하는 것은, 상기 제1 패턴의 적어도 일부의 이동 방향 및 크기에 대응하여 상기 최초 마스크의 패턴의 적어도 일부의 위치를 이동시켜 보상하는, 맞춤형 마스크를 이용한 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 패턴을 형성하기 전에, 상기 몰드 구조체를 수축(shrinkage) 또는 팽창(expansion)시키게 되는 고온 공정이 개재되는, 맞춤형 마스크를 이용한 반도체 장치의 제조 방법.
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