KR20130041630A - 반도체 기억 소자의 형성 방법 - Google Patents

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Abstract

반도체 기억 소자의 형성 방법이 제공된다. 본 발명에 따른 반도체 기억 소자의 형성 방법은 기판상에 식각 대상막을 형성하는 것, 상기 식각 대상막에 예비 개구부들을 갖는 희생막을 형성하는 것, 상기 예비 개구부들내에 보조 스페이서들을 형성하는 것, 상기 희생막을 제거하는 것, 상기 예비 개구부들 내에 상기 보조 스페이서들의 내측면들을 각각 덮는 제1 개구부들을 정의하는 제1 마스크 스페이서들을 형성하는 것, 일 방향으로 서로 인접한 제1 개구부들 사이에 배치되는 제2 개구부들을 정의하고, 상기 보조 스페이서들의 외측면들을 덮는 제2 마스크 스페이서를 형성하는 것 및 상기 제1 개구부들 및 제2 개구부들에 의해 노출되는 식각 대상막을 식각하여 상기 식각 대상막내에 홀들을 형성하는 것을 포함할 수 있다.

Description

반도체 기억 소자의 형성 방법{A METHOD FOR FORMING A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 소자의 형성 방법에 관한 것으로, 더욱 상세하게는 홀을 형성하는 것을 포함하는 반도체 기억 소자의 형성 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 기억 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 기억 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하고, 이들을 이용하지 않고는 패턴의 미세화에 한계가 있으므로, 반도체 기억 소자의 집적도는 증가시키는 것은 여전히 제한적이다.
제조 공정 기술을 이용하여 이러한 패턴의 미세화에 대한 한계를 극복하기 위한 다양한 연구들이 수행되고 있다. 즉, 초고가의 장비들을 이용하지 않고, 고집적화된 반도체 기억 소자를 구현하기 위해 미세 패턴을 형성하는 공정 방법에 대하여 다양한 연구들을 수행되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적화에 최적화된 반도체 기억 소자의 형성 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 제조 비용을 줄일 수 있는 반도체 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법은 기판상에 식각 대상막을 형성하는 것, 상기 식각 대상막에 예비 개구부들을 갖는 희생막을 형성하는 것, 상기 예비 개구부들내에 보조 스페이서들을 형성하는 것, 상기 희생막을 제거하는 것, 상기 예비 개구부들 내에 상기 보조 스페이서들의 내측면들을 각각 덮는 제1 개구부들을 정의하는 제1 마스크 스페이서들을 형성하는 것, 일 방향으로 서로 인접한 제1 개구부들 사이에 배치되는 제2 개구부들을 정의하고, 상기 보조 스페이서들의 외측면들을 덮는 제2 마스크 스페이서를 형성하는 것 및 상기 제1 개구부들 및 제2 개구부들에 의해 노출되는 식각 대상막을 식각하여 상기 식각 대상막내에 홀들을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 개구부들은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열되고, 상기 행들은 제1 방향에 평행하고, 상기 열들은 상기 제1 방향에 평행한 제2 방향에 평행하고, 상기 일 방향은 상기 제1 방향 및 상기 제2 방향에 비평행하고 비수직할 수 있다.
일 실시 예에 따르면, 상기 제1 마스크 스페이서들 및 상기 제2 마스크 스페이서는 동시에 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 마스크 스페이서들 및 상기 제2 마스크 스페이서를 형성하는 것은, 상기 식각 대상막상에 마스크 스페이서를 형성하는 것 및 상기 마스크 스페이서를 상기 식각 대상막의 상부면이 노출될 때까지 식각하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 마스크 스페이서의 증착 두께는 상기 제1 방향으로 인접한 보조 스페이서들 사이의 최단 거리의 1/2 및 상기 제2 방향으로 인접한 보조 스페이서들 사이의 최단 거리의 1/2보다 클 수 있다.
일 실시 예에 따르면, 상기 제2 마스크 스페이서는 상기 제1 방향을 따라 서로 인접한 보조 스페이서들 사이의 공간의 일부분 및 상기 제2 방향을 따라 서로 인접한 보조 스페이서들 사이의 공간의 일부분을 채울 수 있다.
일 실시 예에 따르면, 상기 제1 방향으로 서로 인접한 한 쌍의 홀들의 중심점들 사이의 거리는 R1이고, 상기 제2 방향으로 서로 인접한 한 쌍의 홀들의 중심점들 사이의 거리는 R2이고, 상기 제3 방향으로 서로 인접한 한 쌍의 홀들의 중심점들 사이의 거리는 R3이고, R3는 ((R1 2+R2 2)/4)1/2일 수 있다.
일 실시 예에 따르면, 상기 R1과 상기 R2는 동일하고, 상기 R3는 R1/(2 1/2) 일 수 있다.
본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법은 상기 예비 개구부들이 형성된 희생막에 등방성 식각 공정을 수행하여 상기 예비 개구부들을 인라지(enlarge)하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 희생막은 상기 식각 대상막 및 상기 보조 스페이서들에 대해서 식각 선택비를 갖는 물질을 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법은 기판상에 식각 대상막을 형성하는 것, 상기 식각 대상막상에 복수의 보조 스페이서들을 형성하되, 상기 보조 스페이서들은 서로 이격되고, 상기 보조 스페이서들의 각각은 상기 식각 대상막을 노출시키는 내부 공간을 갖는 것, 상기 식각 대상막상에 서로 인접한 보조 스페이서들 사이의 공간의 일부분을 채우는 마스크 스페이서를 형성하는 것, 상기 식각 대상막이 노출될 때까지 상기 마스크 스페이서를 이방성 식각하여 상기 식각 대상막을 노출시키는 개구부들을 형성하는 것 및 상기 개구부들에 의해 노출되는 식각 대상막을 식각하는 것에 의해서 홀들을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 마스크 스페이서의 증착 두께는 서로 인접한 보조 스페이서들 사이의 최단 거리의 1/2보다 클 수 있다.
일 실시 예에 따르면, 상기 개구부들은 평면적 관점에서 제1 방향에 평행한 행들 및 제2 방향에 평행한 열들을 따라 2차원적으로 배열되고, 서로 인접한 한 쌍의 행들을 따라 배열되는 개구부들의 중심점들은 상기 제2 방향으로 서로 중첩되지 않고, 서로 인접한 한 쌍의 열들을 따라 배열되는 개구부들의 중심점들은 상기 제1 방향으로 서로 중첩되지 않을 수 있다. 상기 제2 방향은 상기 제1 방향에 수직한 방향일 수 있다.
일 실시 예에 따르면, 서로 인접한 한쌍의 열들을 따라 배열되는 개구부들 중에서 하나의 열을 따라 배열되는 개구부들은 상기 내부 공간들 내에 형성되고, 다른 하나의 열을 따라 배열되는 개구부들은 상기 보조 스페이서들 사이에 형성될 수 있다.
본 발명의 실시 예들에 따르면, 홀들을 형성하기 위해서, 노광 공정에 의해 정의되는 예비 개구부들 내에 보조 스페이서들 및 제1 마스크 스페이서들을 이용하여 제1 개구부들을 정의하고, 보조 스페이서와 제2 마스크 스페이서를 이용하여 예비 개구부들 사이에 제2 개구부들을 정의할 수 있다. 이에 따라, 노광 장비에 의해 정의될 수 있는 홀들 사이의 거리보다 좁은 거리를 갖는 홀들을 형성할 수 있다. 따라서, 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
또한, 고집적화된 반도체 기억 소자의 제조 과정에서 고가의 노광 장비의 사용을 줄이는 것에 의해서 반도체 기억 소자의 제조 비용을 줄일 수 있다.
도1a 내지 도10a는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도1b 내지 도10b는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위해 도1a 내지 도10a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도1c 내지 도7c는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위해 도1a 내지 도10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도11a 내지 도15a는 본 발명의 다른 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도11b 내지 도15b는 본 발명의 다른 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위해 도11a 내지 도15a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도16는 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도17은 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면을 참조하여 본 발명의 일 실시 예들에 따른 반도체 기억 소자에 대해 자세히 설명한다. 도1a 내지 도10a는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도1b 내지 도10b는 도1a 내지 도10a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도1c 내지 도7c는 도1a 내지 도10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도1a, 도1b 및 도1c를 참조하면, 셀 영역(A) 및 주변 영역(B)을 포함하는 기판(100)상에 몰드막(110)을 형성할 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 도면에는 도시되어 있지 아니하지만, 상기 기판(100)은 서로 교차하는 복수개의 워드라인들 및 비트라인들을 포함할 수 있고, 상기 각 워드 라인의 양 옆에 배치되는 도핑 영역들 및 이들에 접속되는 콘택 플러그들을 포함할 수 있다.
상기 몰드막(110)은 유전 물질을 포함할 수 있다. 예를 들어, 상기 몰드막(110)은 산화막, 질화막 및/또는 산화 질화막 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 몰드막(110)은 물리 기상 증착 공정 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 몰드막(110)상에 지지막(123)을 형성할 수 있다. 상기 지지막(123)은 상기 몰드막(110)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 몰드막(110)은 실리콘 산화막일 수 있고, 상기 지지막(123)은 실리콘 질화막일 수 있다.
상기 지지막(123)상에 마스크막(130)을 형성할 수 있다. 상기 마스크막(130)은 상기 지지막(123)과 상기 몰드막(110)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 몰드막(110)이 실리콘 산화막이고, 상기 지지막(123)은 실리콘 질화막인 경우, 상기 마스크막(130)은 폴리 실리콘막일 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 마스크막(130)은 상기 지지막(123)과 상기 몰드막(110)에 대해서 높은 식각 선택비를 갖는 다양한 물질로 형성될 수 있다.
상기 마스크막(130) 및 상기 지지막(123) 사이에 버퍼 산화막(125)을 형성할 수 있다. 상기 버퍼 산화막(125)은 상기 마스크막(130)에 대해서 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 마스크막(130)이 폴리 실리콘으로 형성되는 경우, 상기 버퍼 산화막(125)은 실리콘 산화막으로 형성될 수 있다. 일 실시 예에 따르면, 상기 버퍼 산화막(125)은 후속 공정에서 식각 정지막으로 역할을 수행할 수 있다. 일 실시 예에 따르면, 상기 버퍼 산화막(125)는 생략될 수 있다.
상기 마스크막(130)상에 희생막(140)을 형성할 수 있다. 상기 희생막(140)은 상기 마스크막(130)에 대해서 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 마스크막(130)이 폴리 실리콘으로 형성되는 경우, 상기 희생막(140)은 실리콘 산화막, 실리콘 질화막 및/또는 산화 질화막일 수 있다. 또는 상기 희생막(140)은 스핀-온-하드마스크(Spin-on-Hardmask: SOH)로 형성될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 희생막(140)은 상기 마스크막(130)에 대해서 식각 선택비를 갖는 다양한 물질로 형성될 수 있다.
상기 희생막(140)에 패터닝 공정을 수행하여, 상기 셀 영역(A)의 상기 희생막(140)내에 복수의 예비 개구부들(145)을 형성할 수 있다. 상기 예비 개구부들(145)은 상기 마스크막(130)의 상부면을 노출시킬 수 있다. 상기 예비 개구부들(145)은 평면적 관점에서 상기 셀 영역(A) 내에서 열들 및 행들을 따라 2차원적으로 배열될 수 있다. 상기 행들은 제1 방향에 평행하고, 상기 열들은 제2 방향에 평행할 수 있다. 상기 2 방향은 상기 제1 방향에 교차하는 방향일 수 있다. 일 실시 예에 따르면, 행들은 x축에 평행할 수 있고, 열들은 y축에 평행할 수 있다.
도2a, 도2b 및 도2c를 참조하면, 상기 희생막(140)에 등방성 식각 공정을 수행하여 상기 예비 개구부들(145)을 인라지(enlarge)시킬 수 있다. 즉, 상기 등방성 식각 공정에 의해서 상기 예비 개구부들(145)의 반경이 증가될 수 있다. 일 실시 예에 따르면, 상기 등방성 식각 공정은 생략될 수도 있다.
도3a, 도3b 및 도3c를 참조하면, 상기 인라지된 예비 개구부들(145) 내에 보조 스페이서들(153)을 형성할 수 있다. 상기 보조 스페이서들(153)는 인라지된 홀들(115a)의 내면을 덮을 수 있다. 상기 보조 스페이서(153)는 상기 인라지된 예비 개구부(145)내에 상기 보조 스페이서(153)로 둘러싸인 내부 공간(145a)을 정의할 수 있다. 상기 내부 공간들(145a)은 상기 마스크막(130)의 상부면을 노출시킬 수 있다.
상기 보조 스페이서(153)는 상기 기판(100)상에 콘포말하게 보조 스페이서막을 형성하고, 상기 마스크막(130)의 상부면이 노출될 때까지 상기 보조 스페이서막을 이방성 식각하는 것에 의해서 형성될 수 있다.
상기 희생막(140)상에 상기 주변 영역(B)의 희생막(140)을 덮고 상기 셀 영역(A)를 노출시키는 셀오픈 마스크 패턴(160)을 형성할 수 있다. 상기 셀오픈 마스크 패턴(160)은 상기 주변 영역(B)내의 희생막(140)을 덮을 수 있고, 상기 셀 영역(A)의 희생막(140) 및 보조 스페이서들(153)은 상기 셀오픈 마스크 패턴(160)으로부터 노출될 수 있다. 상기 셀오픈 마스크 패턴(160)은 상기 희생막(140), 상기 보조 스페이서들(153) 및 상기 마스크막(130)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 셀오픈 마스크 패턴(160)은 포토 레지스트로 형성될 수 있다.
도4a, 도4b 및 도4c를 참조하면, 상기 셀 영역(A)상의 상기 희생막(140)을 제거할 수 있다. 상기 희생막(140)은 상기 보조 스페이서들(153) 및 상기 마스크막(130)에 대해서 식각 선택비를 갖는 일 에천트를 이용하는 등방성 식각 공정에 의해서 제거될 수 있다. 일 실시 예에 따르면, 상기 셀 영역(A)의 희생막(140)을 제거할 때, 상기 주변 영역(B)의 희생막(140)의 일부분이 동시에 제거될 수 있다. 즉, 주변 영역(B)의 희생막(140)의 일부분이 제거되는 것에 의해서 상기 주변 영역(B)과 상기 셀 영역(A)의 경계 부분에서 상기 주변 영역(B)의 일부분을 노출시키는 주변 희생 패턴(140a)이 형성될 수 있다.
도5a, 도5b 및 도5c를 참조하면, 상기 셀오픈 마스크 패턴(160)을 제거한 후, 상기 마스크막(130) 상에 제1 마스크 스페이서들(173) 및 제2 마스크 스페이서(175)를 형성할 수 있다. 상기 제1 마스크 스페이서들(173) 및 상기 제2 마스크 스페이서(175)는 상기 마스크막(130)상에 콘포말하게 마스크 스페이서막을 형성하고, 상기 마스크막(130)의 상부면이 노출될 때까지 상기 마스크 스페이서막을 이방성 식각하는 것에 의해 형성될 수 있다.
상기 제1 마스크 스페이서들(173)의 각각은 상기 보조 스페이서들(153)의 각각에 의해 정의되는 상기 내부 공간(145a)내에 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 마스크 스페이서들(173) 각각은 상기 보조 스페이서(153)의 내측면을 덮을 수 있다. 상기 제1 마스크 스페이서들(173)의 각각에 의해서 상기 내부 공간(145a)내에 제1 개구부(145b)가 정의될 수 있다.
상기 제2 마스크 스페이서(175)는 상기 희생막(140)이 제거된 공간 내에 형성될 수 있다. 상기 제2 마스크 스페이서(175)는 상기 보조 스페이서(153)의 외측면을 덮을 수 있다. 일 실시 예에 따르면, 상기 제1 방향으로 서로 인접한 한 쌍의 보조 스페이서들(153) 사이의 최단 거리 및 상기 제2 방향으로 서로 인접한 한 쌍의 보조 스페이서들(153) 사이의 최단 거리는 상기 마스크막(130)상에 형성되는 상기 마스크 스페이서막의 증착 두께의 2배보다 작을 수 있다. 따라서, 상기 제1 방향으로 서로 인접한 보조 스페이서들(153) 사이의 공간의 일부분은 상기 제2 마스크 스페이서(175)에 의해 채워질 수 있고, 상기 제2 방향으로 서로 인접한 보조 스페이서들(153) 사이의 공간간의 일부분도 상기 제2 마스크 스페이서(175)에 의해 채워질 수 있다.
상기 제2 마스크 스페이서(175)에 의해서 상기 마스크막(130)의 상부면을 노출시키는 제2 개구부들(145c)이 정의될 수 있다. 상기 제2 개구부들(145c)은 제3 방향으로 서로 인접한 보조 스페이서들(153) 사이에 배열될 수 있다. 상기 제3 방향을 따라 배열되는 제1 개구부들(145b) 및 제2 개구부들(145c)은 교대로 그리고 반복적으로 배열될 수 있다. 상기 제3 방향은 평면적 관점에서 상기 제1 방향 및 제2 방향에 대해서 비평행하고 비수직한 방향일 수 있다. 일 실시 예에 따르면, 상기 제2 개구부들(145c)의 각각은 평면점 관점에서 서로 인접한 4개의 보조 스페이서들(153) 사이에 배치될 수 있다.
상기 셀 영역(A)과 상기 주변 영역(B)의 경계 부분에 상기 마스크막(130)을 노출시키는 마스크 트렌치(145d)가 형성될 수 있다. 상기 마스크 트렌치(145d)는 상기 제2 마스크 스페이서(175) 및 상기 주변 희생 패턴(140a)에 의해 정의될 수 있다.
도6a, 도6b 및 도6c를 참조하면, 상기 마스크막(130)을 식각하여 셀 마스크 패턴(135a) 및 주변 마스크 패턴(135b)을 형성할 수 있다. 상기 셀 마스크 패턴(135a) 및 상기 주변 마스크 패턴(135b)은 상기 보조 스페이서들(153), 상기 제1 마스크 스페이서들(173), 상기 제2 마스크 스페이서(175) 및 상기 주변 희생 패턴(140a)을 식각 마스크로 이용하는 이방성 식각 공정에 의해 형성될 수 있다. 상기 마스크 트렌치(145d)에 의해 노출된 마스크막(130)을 식각하는 것에 의해서 마스크막(130)이 상기 셀 마스크 패턴(135a) 및 상기 주변 마스크 패턴(135b)으로 분리될 수 있다.
상기 셀 마스크 패턴(135a)은 상기 제1 개구부들(145b) 및 제2 개구부들(145c)에 의해 정의되는 복수의 마스크홀들(135)을 갖도록 형성될 수 있다. 즉, 상기 제1 개구부들(145b) 및 상기 제2 개구부들(145c)에 의해 노출되는 부분이 식각되어 상기 버퍼 산화막(125)을 노출시키는 마스크 홀들(135)을 형성할 수 있다.
일 실시 예에 따르면, 상기 제2 개구부들(145c)는 평면적 관점에서 첨점을 갖는 다각형 형태일 수 있다. 이 경우, 상기 제2 개구부(145c)내의 첨점 영역에 제공되는 에천트의 양은 상기 제2 개구부(145c)내의 다른 영역에 제공되는 에천트의 양보다 작을 수 있다. 즉, 상기 마스크막(130)이 식각될 때, 상기 제2 개구부(145c)의 첨점 영역에 의해 노출되는 부분의 식각률은 다른 영역에 의해 노출되는 부분의 식각률보다 작을 수 있다. 따라서, 상기 제2 개구부들(145c)에 의해 정의되는 마스크홀들(135)도 평면적 관점에서 원형으로 형성될 수 있다.
상기 셀 마스크 패턴(135a) 및 상기 주변 마스크 패턴(135b)을 식각 마스크로 이용하여 상기 버퍼 산화막(125), 상기 지지막(123) 및 상기 몰드막(110)을 순차적으로 식각할 수 있다. 상기 식각 공정에 의해서 상기 셀 영역(A)내의 상기 몰드막(110)내에 복수의 홀들(115a)이 형성될 수 있다. 상기 홀들(115a)은 기판(100)의 상부면을 노출시킬 수 있다.
상기 제1 방향으로 서로 인접한 한 쌍의 홀들(115a)의 중심점들 사이의 거리는 R1이고, 상기 제2 방향으로 서로 인접한 한 쌍의 홀들(115a)의 중심점들 사이의 거리는 R2이고, 상기 제3 방향으로 서로 인접한 한 쌍의 홀들(115a)의 중심점들 사이의 거리는 R3일 수 있다. 상기 제1 방향으로 서로 인접한 한 쌍의 홀들(115a)의 중심점들을 연결하는 직선과 상기 제2 방향으로 서로 인접한 한 쌍의 홀들(115a)의 중심점들을 연결하는 직선이 이루는 각도는 θ수 있다. 일 실시 예에 따르면, θ는 90도일 수 있다. 이 경우, 상기 R3는 아래 식1으로 나타낼 수 있다.
[식1]
R3= ((R1 2+R2 2)/4)1/2
일 실시 예에 따르면, 상기 R1과 R2가 동일할 수 있다. 이 경우, 상기 R3는 R1/(2 1/2) 일 수 있다.
상기 식각 공정에 의해서 상기 셀 영역(A) 및 상기 주변 영역(B)의 경계 영역의 몰드막(110)이 식각되어 더미 트렌치(115c)가 형성될 수 있다. 상기 더미 트렌치(115c)도 상기 기판(100)의 상부면을 노출시킬 수 있다. 상기 더미 트렌치(115c)에 의해서 주변 영역(B)의 몰드막(110)과 셀 영역(A)의 몰드막(110)이 분리될 수 있다.
도7a, 도7b 및 도7c를 참조하면, 상기 홀들(115a)내에 제1 전극들(183)을 형성할 수 있다. 또한, 상기 더미 트렌치(115c)내에 더미 패턴(185)을 형성할 수 있다. 상기 제1 전극들(183) 및 상기 더미 패턴(185)은 상기 기판(100)상에 콘포말하게 제1 전극막을 형성하고, 상기 제1 전극막을 상기 버퍼 산화막(125)의 상부면이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 전극막은 물리 기상 증착 공정, 화학 기상 증착 공정 및/또는 원자층 증착 공정을 이용하여 형성될 수 있다.
다른 실시 예에 따르면, 도면에 도시된 것과 달리, 상기 제1 전극들(183)의 각각은 상기 홀들(115a)의 각각을 완전히 채우는 형태일 수 있다. 즉, 제1 전극(183)은 원통 형태일 수 있다. 또한, 상기 더미 패턴(185)도 상기 더미 트렌치(115c)를 완전히 채우는 형태일 수도 있다.
상기 제1 전극(183) 및 상기 더미 패턴(185)은 도핑된 반도체막, 도전성 금속질화막(ex, 티타늄 질화막, 탄탈늄 질화막 또는 텅스텐 질화막 등), 금속막(ex, 루세늄막, 이리듐막, 티타늄막 또는 탄탈늄막 등) 및 도전성 금속산화막(ex, 산화 이리듐막 등)등에서 선택된 적어도 하나를 포함할 수 있다.
도8a 및 도8b를 참조하면, 상기 지지막(123) 및 상기 버퍼 산화막(125)을 패터닝하여 지지 패턴(123a) 및 버퍼 산화막 패턴(125a)을 형성할 수 있다. 상기 지지 패턴(123a) 및 버퍼 산화막 패턴(125a)은 상기 몰드막(110)의 상부면의 일부를 노출시킬 수 있다. 상기 지지 패턴(123a)은 상기 제1 전극들(183)의 각각의 적어도 일부분과 접촉될 수 있다. 상기 지지 패턴(123a)은 상기 제1 전극들(183)을 지지하는 역할을 수행할 수 있다. 즉, 상기 지지 패턴(123a)은 높은 종횡비를 갖는 제1 전극들(183)이 서로 접촉되어 전기적으로 연결되거나, 상기 제1 전극들(183)이 리프팅되는 불량을 최소화할 수 있다.
도9a 및 도9b를 참조하면, 상기 셀 영역(A) 및 주변 영역(B)의 몰드막(110) 및 상기 버퍼 산화막 패턴(125a)을 제거할 수 있다. 상기 몰드막(110) 및 버퍼 산화막 패턴(125a)을 제거하는 것에 의해서 상기 제1 전극들(183)의 외측면들이 노출될 수 있다. 일 실시 예에 따르면, 상기 몰드막(110) 및 상기 버퍼 산화막 패턴(125a)은 상기 지지 패턴(123a)에 대해서 식각 선택비를 갖는 일 에천트를 이용하는 등방성 식각 공정에 의해 제거될 수 있다. 예를 들어, 상기 몰드막(110)은 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 랄(LAL) 용액을 사용하는 랄 리프트오프(LAL Lift-off) 공정에 의해 제거될 수 있다.
다른 실시 예에 따르면, 도면에 도시된 것과 달리, 상기 셀 영역(A)의 몰드막(110)을 제거하고, 상기 주변 영역(B)의 몰드막(110)은 제거하지 않을 수 있다. 즉, 상기 주변 영역(B)의 몰드막(110) 상에 식각 방지 마스크막을 형성하는 경우, 상기 주변 영역(B)의 몰드막(110)은 잔존하고, 상기 셀 영역(A)의 몰드막(110)만 제거될 수 있다. 본 실시 예에서, 상기 더미 패턴(185)은 상기 셀 영역(A)의 몰드막(110)을 제거하기 위해 제공되는 상기 일 에천트가 상기 주변 영역(B)의 몰드막(110)을 식각하는 것을 방지하는 장벽 역할을 수행할 수 있다. 본 실시 예에 따르면, 상기 셀 영역(A)과 상기 주변 영역(B)의 단차를 줄일 수 있으므로, 후속 공정에서 상기 셀 영역(A)과 상기 주변 영역(B)의 단차에 의한 불량을 최소화할 수 있다.
상기 몰드막(110)을 제거한 후, 상기 기판(100)상에 캐패시터 유전막(193)을 콘포말하게 형성할 수 있다. 상기 캐패시터 유전막(193)은 상기 제1 전극들(183)의 내면들, 상부면들 및 외측면들, 상기 지지 패턴(123a)의 표면 및 상기 기판(100)의 상부면을 따라 콘포말하게 형성될 수 있다. 상기 캐패시터 유전막(193)은 산화막(ex. 실리콘 산화막), 질화막(ex. 실리콘 질화막), 산화질화막(ex. 실리콘 산질화막) 또는 고유전물질막(ex. 하프늄 산화막) 중에서 선택된 적어도 하나를 포함할 수 있다.
도10a 및 도10b를 참조하면, 상기 기판(100)상에 제2 전극막(195)을 형성할 수 있다. 상기 제2 전극막(195)은 상기 몰드막(110)이 제거된 부분 및 상기 홀들(115a)을 전체적으로 채울 수 있다. 따라서, 상기 제2 전극막(195)과 상기 제1 전극(183) 사이 및 상기 제2 전극막(195)과 상기 지지 패턴(123a) 사이에 상기 캐패시터 유전막(193)이 배치될 수 있다. 상기 제2 전극막(195)은 도핑된 반도체막, 도전성 금속질화막(ex, 티타늄 질화막, 탄탈늄 질화막 또는 텅스텐 질화막 등), 금속막(ex, 루세늄막, 이리듐막, 티타늄막 또는 탄탈늄막 등) 및 도전성 금속산화막(ex, 산화 이리듐막 등)등에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 홀들(115a)을 형성하기 위해서 마스크막(130)내에 제1 마스크 스페이서(173)에 의해 정의되는 제1 개구부들(145b) 및 보조 스페이서(153), 및 제2 마스크 스페이서(175)에 의해 정의되는 제2 개구부들(145c)을 형성할 수 있다. 즉, 한번에 노광 공정에 의해 정의되는 예비 개구부들(145), 보조 스페이서(153)들 및 제1 마스크 스페이서들(173)을 이용하여 제1 개구부들(145b)을 정의하고, 제2 마스크 스페이서(175)에 의해서 상기 제3 방향으로 서로 인접한 제1 개구부들(145b) 사이에 제2 개구부들(145c)을 정의할 수 있다. 만약 노광 장비만을 이용하여 홀들(115a)을 형성한다면, 노광 장비의 기술적 한계로 인하여 서로 인접한 홀들(115a)의 거리는 제한적이 될 수 있다. 하지만, 본 발명의 실시 예들에 따르면, 보조 스페이서들(153) 및 제2 마스크 스페이서(175)에 의해서 상기 제3 방향으로 서로 인접한 제1 개구부들(145b) 사이에 제2 개구부들(145c)을 정의하므로, 노광 장비의 기술적 한계보다 더 짧은 거리를 갖는 홀들(115a)을 형성할 수 있다. 즉, 노광 공정의 기술적 한계에 의해서 형성될 수 있는 서로 인접한 홀들(115a)의 거리보다 더 짧은 거리를 갖는 홀들(115a)을 형성할 수 있다. 따라서, 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다. 또한, 반도체 기억 소자를 제조하는 과정에서 초고가의 노광 장비의 사용을 줄일 수 있으므로, 반도체 기억 소자의 제조 비용을 줄일 수 있다.
이하, 본 발명의 다른 실시 예들에 따른 반도체 기억 소자의 형성 방법에 대해 자세히 설명한다. 도11a 내지 도15a는 본 발명의 다른 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도11b 내지 도15b는 도11a 내지 도15a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
본 실시 예는 상술된 일 실시 예에서 도1a 내지 도1c 및 도2a 내지 도2c를 참조하여 설명한 내용을 모두 포함한다.
도11a 및 도11b를 참조하면, 인라지된 예비 개구부들(145) 내에 보조 스페이서들(153)을 형성할 수 있다. 상기 보조 스페이서들(153)은 상술된 일 실시 예에서 도3a 내지 도3b를 참조하여 설명한 것과 동일한 형태일 수 있고, 동일한 방법에 의해 형성될 수 있다.
상기 희생막(140)상에 상기 주변 영역(B)내의 희생막(140)을 덮고 상기 셀 영역(A)를 노출하는 셀오픈 마스크 패턴(163)을 형성할 수 있다. 상기 셀오픈 마스크 패턴(163)은 상기 주변 영역(B)의 희생막(140)을 덮을 수 있고, 상기 주변 영역(B)에 인접한 셀 영역(A)의 일부분을 덮을 수 있다. 즉, 상기 셀오픈 마스크 패턴(163)은 상기 주변 영역(B)에 인접한 하나의 열 및 하나의 행을 따라 배열되는 보조 스페이서들(153)의 일부분을 덮을 수 있다. 일 실시 예에 따르면, 상기 주변 영역(B)에 인접한 하나의 열 및 하나의 행을 따라 배열되는 보조 스페이서들(153)에 의해 정의되는 내부 공간들(145a)은 상기 셀오픈 마스크 패턴(163)에 의해 채워질 수 있다. 상기 셀오픈 마스크 패턴(163)은 상기 희생막(140), 상기 보조 스페이서들(153) 및 상기 마스크막(130)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 셀오픈 마스크 패턴(163)은 포토 레지스트로 형성될 수 있다.
도12a 및 도12b를 참조하면, 상기 셀 영역(A)의 상기 희생막(140)을 제거할 수 있다. 상기 희생막(140)은 상기 보조 스페이서들(153) 및 상기 마스크막(130)에 대해서 식각 선택비를 갖는 일 에천트를 이용하는 등방성 식각 공정에 의해서 제거될 수 있다. 본 실시 예에 따르면, 상기 주변 영역(B)에 인접한 셀 영역(A)의 희생막(140)의 일부분이 잔존할 수 있다. 즉, 상기 주변 영역(B)의 희생막(140) 및 상기 주변 영역(B)에 인접한 하나의 열 및 행을 이루는 보조 스페이서들(153)의 외면을 덮는 희생막(140)들의 일부분이 잔존하여 주변 희생 패턴(140b)을 형성할 수 있다.
도13a 및 도13b를 참조하면, 상기 마스크막(130) 상에 제1 마스크 스페이서들(173) 및 제2 마스크 스페이서(175)를 형성할 수 있다. 상기 제1 마스크 스페이서들(173) 및 상기 제2 마스크 스페이서(175)는 상술된 일 실시 예에서 도5a 내지 도5b를 참조하여 설명한 것과 동일한 형태일 수 있고, 동일한 방법에 의해 형성될 수 있다.
상기 제1 마스크 스페이서들(173)의 각각에 의해서 상기 내부 공간(145a) 내에 제1 개구부(145b)가 정의될 수 있고, 상기 제2 마스크 스페이서(175)에 의해서 상기 마스크막(130)의 상부면을 노출시키는 제2 개구부들(145c)이 정의될 수 있다. 상기 제1 개구부들(145b) 및 상기 제2 개구부들(145c)은 상술된 일 실시 예에서 도5a 내지 도5b를 참조하여 설명한 것과 동일한 형태일 수 있고, 동일한 방법에 의해 형성될 수 있다.
도14a 및 도14b를 참조하면, 마스크막(130)을 식각하여 마스크 패턴(137)을 형성할 수 있다. 상기 마스크 패턴(137)은 상기 보조 스페이서들(153), 상기 제1 마스크 스페이서들(173), 상기 제2 마스크 스페이서(175) 및 상기 주변 희생 패턴(140b)을 식각 마스크로 이용하는 이방성 식각 공정에 의해 형성될 수 있다.
상기 마스크 패턴(137)은 상기 제1 개구부들(145b) 및 제2 개구부들(145c)에 의해 정의되는 복수의 마스크 홀들(135)을 갖도록 형성될 수 있다. 즉, 상기 제1 개구부들(145b) 및 상기 제2 개구부들(145c)에 의해 노출되는 부분이 식각되어 상기 버퍼 산화막(125)을 노출시키는 마스크 홀들(135)을 형성할 수 있다.
상기 마스크 패턴(137)을 식각 마스크로 이용하여 상기 버퍼 산화막(125), 상기 지지막(123) 및 상기 몰드막(110)을 순차적으로 식각할 수 있다. 상기 식각 공정에 의해서 상기 셀 영역(A)내의 상기 몰드막(110)내에 복수의 홀들(115a)이 형성될 수 있다. 상기 홀들(115a)은 기판(100)의 상부면을 노출시킬 수 있다.
본 실시 예에 따르면, 상술된 일 실시 예와 달리, 상기 셀 영역(A)의 상기 마스크 패턴(137)과 상기 주변 영역(B)의 마스크 패턴(137)이 연결될 수 있다. 즉, 상기 마스크 패턴(137)은 상기 주변 영역(B)과 상기 셀 영역(A)의 경계 부분 및 상기 주변 영역(B)의 몰드막(110)을 완전히 덮을 수 있다. 따라서, 상술된 일 실시 예와 달리, 셀 영역(A) 및 상기 주변 영역(B)의 경계 영역의 몰드막(110)이 식각되지 않고, 주변 영역(B)의 몰드막(110)과 셀 영역(A)의 몰드막(110)은 분리되지 않을 수 있다.
도15a 및 도15b를 참조하면, 상기 홀들(115a)내에 제1 전극들(183)을 형성할 수 있다. 본 실시 예에 따르면, 상술된 일 실시 예와 달리, 상기 주변 영역(B)의 몰드막(110)과 상기 셀 영역(A)의 몰드막(110)은 분리되지 않으므로, 상기 주변 영역(B) 및 상기 셀 영역(A)의 경계 부분에 더미 패턴이 형성되지 않는다.
상기 지지막(123) 및 버퍼 산화막(125)을 패터닝하여 지지 패턴(123a) 및 버퍼 산화막 패턴(125a)을 형성할 수 있다.
상기 지지 패턴(123a) 및 버퍼 산화막 패턴(125a)을 형성한 후, 상기 몰드막(110) 및 상기 버퍼 산화막 패턴(125a)을 제거할 수 있다. 본 실시 예에 따르면, 상기 주변 영역(B) 및 상기 셀 영역(A)의 경계 부분에 더미 패턴(185)이 형성되지 않으므로, 셀 영역(A)의 몰드막(110) 및 주변 영역(B)의 몰드막(110)이 동시에 식각되어 제거된다.
상기 몰드막(110)을 제거한 후, 상기 기판(100)상에 캐패시터 유전막(193)을 콘포말하게 형성하고, 상기 기판(100)상에 제2 전극막(195)을 형성할 수 있다.
본 실시 예는 상술된 일 실시 예와 동일한 효과를 가질 수 있다.
상술된 실시 예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도16은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도16을 참조하부면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130a) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130a)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130a)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130a)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도17은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도17을 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
130: 마스크막
135: 마스크홀
140: 희생막
145b: 제1 개구부
145c: 제2 개구부
153: 보조 스페이서
173: 제1 마스크 스페이서
175: 제1 마스크 스페이서

Claims (10)

  1. 기판상에 식각 대상막을 형성하는 것;
    상기 식각 대상막에 예비 개구부들을 갖는 희생막을 형성하는 것;
    상기 예비 개구부들내에 보조 스페이서들을 형성하는 것;
    상기 희생막을 제거하는 것;
    상기 예비 개구부들 내에 상기 보조 스페이서들의 내측면들을 각각 덮는 제1 개구부들을 정의하는 제1 마스크 스페이서들을 형성하는 것;
    일 방향으로 서로 인접한 제1 개구부들 사이에 배치되는 제2 개구부들을 정의하고, 상기 보조 스페이서들의 외측면들을 덮는 제2 마스크 스페이서를 형성하는 것; 및
    상기 제1 개구부들 및 제2 개구부들에 의해 노출되는 식각 대상막을 식각하여 상기 식각 대상막내에 홀들을 형성하는 것을 포함하는 반도체 기억 소자의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 개구부들은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열되고,
    상기 행들은 제1 방향에 평행하고, 상기 열들은 상기 제1 방향에 평행한 제2 방향에 평행하고, 상기 일 방향은 상기 제1 방향 및 상기 제2 방향에 비평행하고 비수직한 반도체 기억 소자의 형성 방법.
  3. 제2항에 있어서,
    상기 제1 마스크 스페이서들 및 상기 제2 마스크 스페이서는 동시에 형성되는 반도체 기억 소자의 형성 방법.
  4. 제3항에 있어서,
    상기 제1 마스크 스페이서들 및 상기 제2 마스크 스페이서를 형성하는 것은,
    상기 식각 대상막상에 마스크 스페이서를 형성하는 것; 및
    상기 마스크 스페이서를 상기 식각 대상막의 상부면이 노출될 때까지 식각하는 것을 포함하는 반도체 기억 소자의 형성 방법.
  5. 제4항에 있어서,
    상기 마스크 스페이서의 증착 두께는 상기 제1 방향으로 인접한 보조 스페이서들 사이의 최단 거리의 1/2 및 상기 제2 방향으로 인접한 보조 스페이서들 사이의 최단 거리의 1/2보다 큰 반도체 기억 소자의 형성 방법.
  6. 제2항에 있어서,
    상기 제2 마스크 스페이서는 상기 제1 방향을 따라 서로 인접한 보조 스페이서들 사이의 공간의 일부분 및 상기 제2 방향을 따라 서로 인접한 보조 스페이서들 사이의 공간의 일부분을 채우는 반도체 기억 소자의 형성 방법.
  7. 제2항에 있어서,
    상기 제1 방향으로 서로 인접한 한 쌍의 홀들의 중심점들 사이의 거리는 R1이고,
    상기 제2 방향으로 서로 인접한 한 쌍의 홀들의 중심점들 사이의 거리는 R2이고,
    상기 제3 방향으로 서로 인접한 한 쌍의 홀들의 중심점들 사이의 거리는 R3이고,
    R3는 ((R1 2+R2 2)/4)1/2인 반도체 기억 소자의 형성 방법.
  8. 제7항에 있어서,
    상기 R1과 상기 R2는 동일하고,
    상기 R3는 R1/(2 1/2) 인 반도체 기억 소자의 형성 방법.
  9. 기판상에 식각 대상막을 형성하는 것;
    상기 식각 대상막상에 복수의 보조 스페이서들을 형성하되, 상기 보조 스페이서들은 서로 이격되고, 상기 보조 스페이서들의 각각은 상기 식각 대상막을 노출시키는 내부 공간을 갖는 것;
    상기 식각 대상막상에 서로 인접한 보조 스페이서들 사이의 공간의 일부분을 채우는 마스크 스페이서를 형성하는 것;
    상기 식각 대상막이 노출될 때까지 상기 마스크 스페이서를 이방성 식각하여 상기 식각 대상막을 노출시키는 개구부들을 형성하는 것; 및
    상기 개구부들에 의해 노출되는 식각 대상막을 식각하는 것에 의해서 홀들을 형성하는 것을 포함하는 반도체 기억 소자의 형성 방법.
  10. 제9항에 있어서,
    상기 마스크 스페이서의 증착 두께는 서로 인접한 보조 스페이서들 사이의 최단 거리의 1/2보다 큰 반도체 기억 소자의 형성 방법.
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