KR20100063385A - 비휘발성 메모리 장치 - Google Patents

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KR20100063385A
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Abstract

3차원 구조의 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 메모리 셀 영역 및 콘택 영역들을 포함하는 반도체 기판, 메모리 셀 영역에서, 반도체 기판에 대해 수직으로 신장된 활성 기둥들, 메모리 영역에서 콘택 영역으로 연장되며, 활성 기둥들을 가로지르는 복수 개의 게이트 전극들 및 콘택 영역에서, 반도체 기판에 대해 수직으로 신장되어 게이트 전극들을 관통하는 복수 개의 지지대들을 포함한다.
3차원, 지지대, 금속

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 게이트 전극들의 저항을 줄일 수 있는 3차원 구조의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는, 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노 어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다. 이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 3차원 구조의 낸드형 비휘발성 메모리 장치에서, 게이트 전극들의 저항을 줄일 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 영역 및 콘택 영역들을 포함하는 반도체 기판, 메모리 셀 영역에서, 반도체 기판에 대해 수직으로 신장된 활성 기둥들, 메모리 영역에서 콘택 영역으로 연장되며, 활성 기둥들을 가로지르는 복수 개의 게이트 전극들 및 콘택 영역에서, 반도체 기판에 대해 수직으로 신장되어 게이트 전극들을 관통하는 복수 개의 지지대들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 영역 및 콘택 영역들을 포함하는 반도체 기판, 메모리 셀 영역에서, 반도체 기판에 대해 수직으로 신장된 활성 기둥들 및 메모리 셀 영역에서 콘택 영역으로 연장되며, 활성 기둥들을 가로지르는 복수 개의 게이트 전극들로서, 콘택 영역 상의 게이트 전극들은 금속 물질로 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 3차원 구조의 비휘발성 메모리 장치에 따르면, 콘택 영역에 지지대들을 형성함으로써, 적층된 게이트 전극들의 가장자리 부분을 지지할 수 있다. 그리고, 3차원 구조의 비휘발성 메모리 장치를 제조하기 위해, 습식 식각 공정을 진행할 때, 습식 식각 공정 중 층간 절연막들이 무너지는 것을 방지할 수 있다.
또한, 3차원으로 적층되는 게이트 전극들의 일부 또는 전체를 금속 물질로 형성함으로써, 게이트 전극의 저항을 줄일 수 있다. 그러므로, 3차원 구조의 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성 되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 다수의 스트링(STR)들을 포함하는 셀 어레이를 포함한다. 셀 어레이는 복수 개의 비트 라인들(BL1~BL3), 워드 라인들(WL1~WL4), 상부 및 하부 선택 라인들(USL1~USL3, LSL) 및 공통 소오스 라인(CSL)을 포함한다. 그리고, 비트 라인들(BL1~BL3)과 공통 소오스 라인(CSL) 사이에 복수 개의 스트링(STR)들을 포함한다.
각각의 스트링(STR)은, 상부 및 하부 선택 트랜지스터들(UST, LST)과, 상부 및 하부 선택 트랜지스터들(UST, LST) 사이에 직렬로 연결된 복수 개의 메모리 셀 트랜지스터(MC)들을 포함한다. 그리고, 상부 선택 트랜지스터들(UST)의 드레인은 비트 라인들(BL1~BL3)과 연결되며, 하부 선택 트랜지스터들(LST)의 소오스는 공통 소오스 라인(CSL)과 연결된다. 공통 소오스 라인(CSL)은 하부 선택 트랜지스터들(LST)의 소오스가 공통으로 연결된 라인이다.
또한, 상부 선택 트랜지스터들(UST)은 상부 선택 라인들(USL1~USL3)과 연결 되며, 하부 선택 트랜지스터(LST)들은 각각 하부 선택 라인(LSL)과 연결된다. 또한, 각각의 메모리 셀들(MC)은 워드 라인들(WL1~WL4)에 연결된다.
이와 같은 셀 어레이는 3차원 구조로 배열되어 있어, 스트링(STR)들은 기판의 상부면과 평행한 xy 평면에 대해 수직인 z축 방향으로 메모리 셀들(MC)이 직렬 연결된 구조를 갖는다. 이에 따라, 선택 트랜지스터들(UST, LST) 및 메모리 셀 트랜지스터(MC)들의 채널이 xy 평면에 대해 수직으로 형성될 수 있다.
3차원 구조를 갖는 비휘발성 메모리 장치는, 각각의 xy 평면마다 m개의 메모리 셀들이 형성될 수 있으며, m개의 메모리 셀들을 갖는 xy 평면이 n개의 층으로 적층될 수 있다. (여기서, m 및 n은 자연수이다.)
이하, 도 2a 내지 도 2c와, 도 3을 참조하여, 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치에 대해 상세히 설명한다.
도 2a는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 2b 및 도 2c는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 변형 실시예들이다. 도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 2a 내지 도 2c의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 2a 및 도 3을 참조하면, 반도체 기판(100) 상에, 층간 절연막(110) 및 게이트 전극들이 교대로 적층된다. 보다 구체적으로, 반도체 기판(100)은 메모리 셀 영역(MR)과, 메모리 셀 영역(MR)의 가장자리 부분에 배치된 콘택 영역(CR)을 포함한다. 본 발명의 제 1 실시예에서, 콘택 영역(CR)은 메모리 셀 영역(MR)의 둘레에 위치한다. 그리고, 본 발명의 실시예들에서, 메모리 셀 영역(MR) 및 콘택 영 역(CR)들은 게이트 전극들이 형성될 영역이다.
반도체 기판(100) 내에, 공통 소오스 라인(도 1의 CSL)으로 제공되는 불순물 영역(또는 웰; 102)이 형성되며, 불순물 영역(102) 상에 층간 절연막(110) 및 게이트 전극들(LSL, WL, USL)이 교대로 적층된다. 적층된 게이트 전극들(LSL, WL, USL)에서, 최상층 및 최하층의 게이트 전극들(LSL, USL)은 선택 라인들로 이용되며, 나머지 게이트 전극들(WL)은 워드 라인들로 이용된다.
최하층에 위치하는 하부 선택 라인(LSL)은 평판(plate) 형태 또는 서로 분리된 라인 형태로 형성될 수 있다. 최상층에 위치하는 상부 선택 라인(USL)은 서로 분리된 라인 형태로 형성될 수 있다. 하부 선택 라인(LSL)과 상부 선택 라인(USL) 사이에 형성된 워드 라인들(WL)은 각각 평판 형태로 형성될 수 있다. 또한, 게이트 전극들(LSL, WL, USL)은 반도체 기판(100)으로부터 상부로 갈수록 게이트 전극들(LSL, WL, USL)의 면적이 감소되며 적층될 수 있다.
보다 상세히 설명하면, 게이트 전극들(LSL, WL, USL)은, 메모리 셀 영역(MR)으로부터 콘택 영역(CR)으로 연장되며, 메모리 셀 영역(MR) 상의 게이트 전극 물질과 콘택 영역(CR)의 게이트 전극 물질은 서로 다른 도전 물질들로 형성될 수 있다. 즉, 메모리 셀 영역(MR)의 게이트 전극들(LSL, WL, USL)은 폴리실리콘(polysilicon)으로 형성되고, 콘택 영역(CR)의 게이트 전극(LSL, WL, USL)들은 폴리실리콘보다 비저항(specific resistance)이 낮은 금속 물질로 형성될 수 있다. 예를 들어, 콘택 영역(CR)의 게이트 전극들(LSL, WL, USL)은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 또는 탄탈륨(Ta)으로 이루어질 수 있다. 이에 따라, 게이트 전 극들(LSL, WL, USL)이 폴리실리콘으로만 이루어진 경우보다, 게이트 전극들(LSL, WL, USL)의 저항을 줄일 수 있다. 따라서, 게이트 전극들(LSL, WL, USL)의 저항 증가로 인한 신호 지연을 줄일 수 있으므로, 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다. 한편, 최상층에 위치하고, 라인 형태를 갖는 게이트 전극들(USL)은, 메모리 셀 영역(MR) 및 콘택 영역들(CR) 모두 금속 물질로 이루어질 수도 있다.
메모리 셀 영역(MR)에는 반도체 기판(100)의 평면에 대해 수직으로 형성되며, 반도체 물질로 형성된 활성 기둥(PL; active pillar)들이 형성된다. 활성 기둥(PL)들은 메모리 셀 영역(MR)의 게이트 전극들(LSL, WL, USL)들을 관통할 수 있다. 활성 기둥(PL)들은 서로 이격되어 있으며, 평면 상에서 매트릭스(matrix) 형태로 배열될 수 있다. 그리고, 활성 기둥(PL)들은 게이트 전극들(LSL, WL, USL)을 관통하여 반도체 기판(100) 내의 불순물 영역(102)과 전기적으로 연결될 수 있다. 이러한 활성 기둥(PL)들은 메모리 셀들의 채널들이 형성되는 영역으로서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 각 스트링들에 대응된다. 즉, 활성 기둥(PL)들을 통해, 각 스트링의 선택 트랜지스터들 및 메모리 셀 트랜지스터들(도 1의 LST, UST, MC)의 채널이 전기적으로 연결될 수 있다.
또한, 메모리 셀 영역(MR)에서, 활성 기둥(PL)들을 둘러싸는 전하 저장막(CS)이 형성된다. 즉, 활성 기둥(PL)과 게이트 전극들(LSL, WL, USL) 사이에 전하 저장막(CS)이 개재된다. 그리고, 활성 기둥(PL)들 상에는 비트 라인(BL)들이 전기적으로 연결된다.
콘택 영역(CR) 상의 게이트 전극들(LSL, WL, USL)은 계단 형태로 적층될 수 있다. 다시 말해, 반도체 기판(100) 상에, 평판 구조의 게이트 전극들(LSL, WL, USL)의 면적이 점차 감소하며 적층되므로, 상부 게이트 전극이 하부 게이트 전극의 끝단 부분을 노출시키며 적층될 수 있다. 즉, 게이트 전극들(LSL, WL, USL)의 끝단 부분은, 상부 및 하부에 있는 게이트 전극들(LSL, WL, USL)의 측벽들과 정렬되지 않는다. 그러므로, 콘택 영역(CR)의 각 게이트 전극들(LSL, WL, USL)은 콘택(CT)들을 통해 글로벌 워드 라인(GWL)들과 전기적으로 연결될 수 있다.
또한, 콘택 영역(CR)에서, 복수 개의 지지대(SP; supporter)들이 게이트 전극들(LSL, WL, USL) 중 일부를 관통할 수 있다. 지지대(SP)들은 적층된 층간 절연막(110) 및 게이트 전극들(LSL, WL, USL)의 가장자리 부분을 지지하는 역할을 할 수 있다. 구체적으로, 지지대(SP)들은 기둥 형태로 형성되어 게이트 전극들(LSL, WL, USL) 및 층간 절연막(110)들을 관통한다. 지지대(SP)들은 절연 물질로 형성되어, 게이트 전극들(LSL, WL, USL) 사이의 층간 절연막(110)들과 연결될 수 있다. 본 발명의 제 1 실시예에서, 지지대(SP)들은 최상층의 게이트 전극(USL)을 제외한 나머지 게이트 전극들(LSL, WL)을 관통할 수 있다. 또한, 본 발명의 제 1 실시예에서, 복수 개의 지지대(SP)들은 동일한 길이를 가질 수 있다. 동일한 길이를 갖는 지지대(SP)들은, 각각 메모리 셀 영역(MR)의 모서리 부분에 형성될 수 있다. 지지대(SP)들은 모서리 부분뿐만 아니라, 게이트 전극들(LSL, WL, USL)의 가장자리 부분의 소정 영역들에서 서로 이격되어 형성될 수 있다.
도 2b, 도 2c 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 지지 대(SP)들은 원통형 기둥 대신 다양한 형태를 가질 수 있다.
즉, 도2b에 도시된 바와 같이, 지지대(SP')들은 각각 평면적으로 라인 형태를 갖는 기둥일 수 있다. 라인 형태의 지지대(SP')들은 게이트 전극들(LSL, WL, USL)의 콘택 영역(CR)에 위치하며, 메모리 셀 영역(MR)의 둘레에 형성된다. 라인 형태의 지지대(SP')들은 서로 이격되며, 각각의 길이가 동일하거나 서로 다르게 형성될 수 있다.
또한, 도 2c에 도시된 바와 같이, 지지대(SP'')들은, 평면상에서, 서로 다른 방향으로 신장된 라인 패턴들이 연결된 구조를 가질 수 있다. 지지대(SP'')들은 도면에 도시된 바와 같이, 메모리 셀 영역(MR)의 모서리 부분을 감싸는 형태를 가질 수 있다.
이하, 도 4 및 도 5를 참조하여 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다. 제 2 실시예에 대해서는, 본 발명의 제 1 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 1 실시예와의 차이점에 대해 상세히 설명한다.
도 4는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 5는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 4 및 도 5를 참조하면, 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치에서, 게이트 전극들(LSL, WL, USL)은 메모리 셀 영역(MR)으로부터 콘택 영역(CR)으로 연장된 라인 형태를 갖는다. 즉, 메모리 셀 영역(MR)은 라인 형태의 게 이트 전극들(LSL, WL, USL)의 중심부에 해당되며, 콘택 영역(CR)은 라인 형태의 게이트 전극들(LSL, WL, USL)에서 일측 또는 양측 끝단 부분에 대응된다. 본 발명의 제 2 실시예들에서는 콘택 영역(CR)이 메모리 셀 영역(MR)의 양측 가장자리 부분에 해당하는 것으로 설명한다.
메모리 셀 영역(MR) 및 콘택 영역(CR)들 상의 라인 형태의 게이트 전극들(LSL, WL, USL)은 모두 동일한 물질로 형성될 수 있으며, 제 1 실시예에서와 같이, 게이트 전극들(LSL, WL, USL)은 메모리 셀 영역(MR)과 콘택 영역(CR)들에서 서로 다른 도전 물질로 형성될 수도 있다. 즉, 게이트 전극들(LSL, WL, USL)은 메모리 셀 영역(MR) 및 콘택 영역(CR)들에서 모두 금속 물질로 형성될 수 있다. 또한, 게이트 전극들(LSL, WL, USL)은 메모리 셀 영역(MR)에서, 폴리실리콘으로 형성되고, 콘택 영역(CR)에서 금속 물질로 형성될 수 있다.
메모리 셀 영역(MR)에서, 복수 개의 활성 기둥(PL)들은 적층된 게이트 전극들(LSL, WL, USL)을 관통하며, 콘택 영역(CR)에서, 지지대(SP)들이 적층된 게이트 전극들(LSL, WL, USL)을 관통한다.
활성 기둥(PL)들은 반도체 물질로 이루어지며, 적층된 게이트 전극들(LSL, WL, USL)을 관통하여 반도체 기판(200)과 연결된다. 활성 기둥(PL)들의 둘레에는 전하 저장막(CS)이 형성되며, 활성 기둥(PL)들 상에는 게이트 전극들(LSL, WL, USL)을 가로지르는 비트 라인(BL)들이 전기적으로 연결된다.
지지대(SP)들은 절연 물질로 형성된 기둥일 수 있으며, 활성 기둥(PL)들과 이격되어 각 게이트 전극들(LSL, WL, USL)의 양측 끝단 부분(즉, 콘택 영역(CR))에 형성될 수 있다. 구체적으로, 본 발명의 제 2 실시예에서 지지대(SP)들은 메모리 영역(MR)의 가장자리 부분에 위치하는 활성 기둥(PL)들의 일측에 형성될 수 있으며, 적층된 게이트 전극들(LSL, WL, USL)을 모두 관통할 수 있다. 또한, 콘택 영역(CR)의 각 게이트 전극들(LSL, WL, USL)은 콘택(CT)들을 통해 글로벌 워드 라인(GWL)들과 전기적으로 연결될 수 있다.
한편, 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 활성 기둥(PL)들은, 도 7에 도시된 바와 같이, 게이트 전극들(LSL, WL, USL)의 일측벽들에 형성될 수 있다.
도 6은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 7은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 6의 A-A'선과, B-B'선을 따라 자른 단면이다.
도 6 및 도 7을 참조하면, 라인 형태의 게이트 전극들(WL, 250)이 적층되어 있으며, 게이트 전극들(WL, 250)을 가로지르는 비트 라인들(BL, 270)이 적층된 게이트 전극들(WL, 250) 상부에 배치될 수 있다. 적층된 게이트 전극들(WL, 250)의 일측벽들을 가로지르며, 반도체 기판(200)에 대해 수직인 활성 기둥(PL', 224)들이 형성될 수 있다. 제 3 실시예에서, 활성 기둥(PL', 224)들은 원통형 대신, 적층된 게이트 전극들(WL, 250)의 일측벽에 패터닝을 통해 형성된 구조물일 수 있다. 즉, 적층된 게이트 전극들(WL, 250)의 일측벽들 상에, 활성 기둥(PL', 224)들이 서로 이격되어 배치될 수 있다. 그리고, 게이트 전극들(WL, 250)의 일측벽에 형성된 활성 기둥(PL', 224)들은, 인접한 게이트 전극들(WL, 250)의 일측벽들을 가로지르는 활성 기둥(PL', 224)들과 서로 마주보도록 형성될 수 있다. 그리고, 게이트 전극들(WL, 250)의 상면 및 하면과, 활성 기둥(PL', 224)과 접하는 일측벽들에 전하 저장막(245)이 개재된다.
또한, 제 3 실시예에서와 동일하게, 콘택 영역(CR) 상에는 게이트 전극들(WL, 250)을 지지하는 지지대(SP)들이 형성된다. 지지대(SP)들은 절연 물질로 형성된 원형 기둥일 수 있으며, 적층된 게이트 전극들(WL, 250)을 모두 관통할 수 있다. 그리고, 콘택 영역(CR)의 각 게이트 전극들(WL, 250)은 콘택(CT)들을 통해 글로벌 워드 라인(GWL)들과 전기적으로 연결될 수 있다.
이하, 본 발명의 제 4 내지 제 6 실시예들에 따른 비휘발성 메모리 장치에 대해 상세히 설명한다.
도 8은 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 9는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 8의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 본 발명의 제 4 실시예에 대해서는, 본 발명의 제 1 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 1 실시예와의 차이점에 대해 상세히 설명한다.
도 8 및 도 9를 참조하면, 평판 형태의 게이트 전극들(LSL, WL, USL)이 층간 절연막(110)들을 개재하여 반도체 기판(100) 상에 적층된다. 평판 형태의 게이트 전극들(LSL, WL, USL)은 메모리 셀 영역(MR) 및 메모리 셀 영역(MR) 둘레의 콘택 영역(CR)들에 걸쳐 형성된다. 콘택 영역(CR)에서, 적층된 게이트 전극들(LSL, WL, USL)은 계단 형태를 가질 수 있다. 다시 말해, 상부 게이트 전극이 하부 게이 트 전극의 가장자리 부분을 노출시키며 적층된다. 그리고, 게이트 전극들(LSL, WL, USL)이 계단 형태로 적층됨에 따라, 게이트 전극들(LSL, WL, USL) 사이의 층간 절연막들 또한, 계단 형태의 적층 구조를 가질 수 있다.
메모리 셀 영역(MR)의 게이트 전극들(LSL, WL, USL)에는 복수 개의 활성 기둥(PL)들이 관통한다. 콘택 영역(CR)의 게이트 전극들(LSL, WL, USL)에는 서로 길이가 다른 복수 개의 지지대(SP)들이 형성될 수 있다. 지지대(SP)들은 서로 이격된 층간 절연막(110)들 사이에 형성되며, 층간 절연막(110)들 사이의 게이트 전극들(LSL, WL, USL)을 관통한다.
서로 길이가 다른 복수 개의 지지대(SP)들이, 각 층별로 평판형 게이트 전극들(LSL, WL, USL)의 모서리 부분마다 형성될 수 있다. 그리고, 서로 인접한 지지대(SP)들은 메모리 셀 영역(MR)으로부터 점차 멀어지면서 길이가 점차 감소할 수 있다. 지지대(SP)들의 높이가 서로 다르게 형성됨에 따라, 각 지지대(SP)들이 관통하는 게이트 전극들(LSL, WL, USL)의 개수가 달라진다. 그러므로, 지지대(SP)들은 게이트 전극들(LSL, WL, USL)의 전부 또는 일부를 관통할 수 있다. 또한, 인접한 지지대(SP)들 사이에, 상부 및 하부 게이트 전극들의 경계면이 형성될 수 있다. 그리고 콘택 영역(CR)에 서로 길이가 다르게 형성된 지지대(SP)들은, 수직적으로 인접한 게이트 전극들(LSL, WL, USL)의 측벽들 사이에 형성될 수 있다.
도 10은 본 발명의 제 5 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 11은 본 발명의 제 5 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 10의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 10 및 도 11을 참조하면, 게이트 전극들(LSL, WL, USL)은 라인 형태로 형성되며, 메모리 셀 영역(MR)의 게이트 전극들(LSL, WL, USL)에는 활성 기둥(PL)들이 관통한다. 그리고, 콘택 영역(CR)의 게이트 전극들(LSL, WL, USL), 길이가 서로 다른 지지대(SP)들이 게이트 전극들(LSL, WL, USL)을 관통한다. 즉, 게이트 전극들(LSL, WL, USL)의 양측 끝단 부분에, 지지대(SP)들이 위치한다. 지지대(SP)들은 활성 기둥(PL)들과 동일 선상에 복수 개가 형성될 수 있으며, 동일 선상의 지지대(SP)들은 서로 이격되어 형성된다. 여기서, 활성 기둥(PL)과 인접한 지지대(SP)들은 적층된 모든 게이트 전극들(LSL, WL, USL)을 관통할 수 있다. 그리고, 지지대(SP)들이 메모리 셀 영역(MR)으로부터 멀어질수록, 지지대(SP)들이 관통하는 제 1 및 제 2 절연막들(210, 215)의 개수가 순차적으로 감소될 수 있다.
도 12는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 12를 참조하면, 활성 기둥(PL')들이 적층된 게이트 전극들(LSL, WL, USL)의 일측벽들을 가로질러 형성될 수 있다. 이 때, 활성 기둥(PL')과 게이트 전극들(LSL, WL, USL) 사이에는 전하 저장막(CS)이 형성된다. 또한, 도 6 실시예에서처럼, 콘택 영역(CR)의 게이트 전극들(LSL, WL, USL), 길이가 서로 다른 지지대(SP)들이 게이트 전극들(LSL, WL, USL)을 관통한다.
한편, 본 발명의 제 1 내지 제 6 실시예에서, 콘택 영역(CR)의 게이트 전극들(LSL, WL, USL)에 형성된 지지대(SP)들은 절연 물질로 형성된 기둥으로 설명하였으나, 지지대(SP)는 활성 기둥(PL)과 동일한 구조일 수도 있다. 즉, 콘택 영역(CR) 의 지지대(SP)들 또한 반도체 물질로 형성될 수 있으며, 지지대(SP)들과 게이트 전극들(LSL, WL, USL) 사이에, 지지대(SP)들을 감싸는 전하 저장막(CS)이 형성될 수 있다. 이러한 경우, 콘택 영역(CR)의 지지대(SP)들은 비트 라인(BL)들과 연결되지 않으므로, 비휘발성 메모리 장치의 동작에 영향을 미치지 않는다.
이하, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 13a 내지 도 13g를 참조하여, 본 발명의 제 1 및 제 4 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 13a 내지 도 13g는 본 발명의 제 1 및 제 4 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다. 제 1 및 제 4 실시예에 따른 비휘발성 메모리 장치의 제조 방법에서, 평면 구조는 각각 도 2a를 참조하여 설명된다.
도 13a를 참조하면, 반도체 기판(100) 상에, 층간 절연막(110) 및 도전막(120)들을 순서대로 반복하여 적층한다. 반도체 기판(100)은 메모리 셀 영역(MR)과, 메모리 셀 영역(MR) 둘레의 콘택 영역(CR)을 포함하며, 본 발명의 실시예들에서, 메모리 셀 영역(MR) 및 콘택 영역(CR)들은 게이트 전극들이 형성될 영역이다. 그리고, 반도체 기판(100)은 불순물 영역(또는 웰; 102)을 포함할 수 있으며, 층간 절연막(110) 및 도전막(120)들은 반도체 기판(100) 전면에 형성된다. 층간 절연막(110)은 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막으로 형성될 수 있으며, 도전막(120)은 폴리실리콘막으로 형성될 수 있다. 적층되는 도전막(120)들의 수는 비휘발성 메모리 소자의 용량에 따라 달라질 수 있다.
반도체 기판(100) 전면에 층간 절연막(110) 및 도전막(120)들을 적층한 다음, 메모리 셀들이 형성될 영역 둘레에 지지대(130)를 형성하기 위한 더미 홀들을 형성할 수 있다. 즉, 적층된 층간 절연막(110) 및 도전막(120)들에 대해, 통상의 사진 식각 공정을 진행하여, 콘택 영역(CR)에 더미 홀들을 형성한다. 더미 홀들은 층간 절연막(110) 및 도전막(120)들을 관통하여 반도체 기판(100)을 노출시킬 수 있다.
더미 홀은 메모리 셀 영역(MR)의 둘레에 형성될 수 있으며, 구체적으로, 도 2에 도시된 바와 같이, 콘택 영역(CR)의 모서리 부분들에 형성될 수 있다. 여기서, 콘택 영역(CR)의 모서리 부분들에 형성되는 더미 홀들의 평면 구조는 도 2a 내지 도 2c에 도시된 바와 같이 다양한 형태로 형성될 수 있다.
또한, 더미 홀들은, 도 8에 도시된 바와 같이, 콘택 영역(CR)의 모서리 부분들마다, 복수 개가 형성될 수 있다. 이 때, 더미 홀들은 메모리 셀 영역(MR)으로부터 거리가 점점 멀어진다. 그리고, 더미 홀들이 형성되는 위치는 후속 공정에 의해 형성될 상부 및 하부 게이트 전극들의 경계면일 수 있다.
도 13b를 참조하면, 더미 홀들 내에 절연 물질을 매립하여 지지대(130)들을 형성한다. 이 때, 지지대(130)들은 층간 절연막(110)과 동일한 물질로 형성될 수 있다. 그리고, 지지대(130)들을 형성시 최상층에 위치하는 막 상부까지 절연막(115)이 형성될 수 있다. 이와 같이 형성된 지지대(130)들은 적층된 층간 절연막(110) 및 도전막(120)들을 관통하여 반도체 기판(100)과 접촉된다.
이후, 메모리 셀 영역(MR) 및 콘택 영역(CR)에 걸쳐, 평판 형태의 층간 절연막(110) 및 도전막(120)을 형성한다. 즉, 적층된 층간 절연막(110) 및 도전막(120)들을 패터닝하여, 메모리 셀 영역(MR) 및 콘택 영역(CR)에 걸쳐, 사각 형태의 게이트 전극들을 형성할 수 있다. 다시 말해, 적층된 층간 절연막(110) 및 도전막(120)들을 패터닝함에 따라, 반도체 기판(100)의 메모리 셀 영역(MR) 및 콘택 영역(CR)들에 사각 형태의 스택 구조물이 형성될 수 있다. 본 발명의 실시예들에서, 스택 구조물은 층간 절연막(110) 및 도전막(120)들이 번갈아 적층된 구조물을 의미한다. 사각 형태의 스택 구조물을 형성함에 따라, 적층된 층간 절연막(110) 및 도전막(120)들의 측벽들이 노출될 수 있다. 한편, 사각 형태의 스택 구조물을 형성하는 것은, 지지대(130)들을 형성하기 전에 진행될 수도 있다.
도 13c를 참조하면, 사각 형태의 스택 구조물의 측벽으로, 도전막(120)들에 대한 식각 선택비가 높은 식각 용액을 공급하여, 도전막(120)들의 일부를 제거한다. 식각 용액을 이용함에 따라, 스택 구조물의 가장자리에서부터 중심으로 점차 식각 용액이 침투하면서 도전막(120)들을 선택적으로 식각할 수 있다. 이 때, 지지대(130)들이 콘택 영역(CR)에 서로 이격되어 있으므로, 지지대(130)들 안쪽 부분까지 도전막(120)들이 제거될 수 있다. 즉, 습식 식각 공정을 통해, 메모리 셀 영역(MR) 상에만 도전막(120)들이 잔류하며, 콘택 영역(CR)에는 층간 절연막(110)들과, 층간 절연막(110)들을 관통하는 지지대(130)들이 잔류한다. 여기서, 식각 용액의 공급 시간, 식각 용액의 농도, 식각 용액들의 공급 비율 등과 같은, 습식 식각 공정의 조건들을 제어하여, 콘택 영역(CR)의 도전막(120)들을 제거할 수 있다. 이 와 같이, 습식 식각 공정 후, 잔류하는 도전막(122)들이 게이트 전극들의 메모리 셀 영역(MR)을 정의할 수 있다.
한편, 습식 식각 공정을 통해, 콘택 영역(CR)의 도전막(120)들을 제거하는 동안, 층간 절연막(110)들 사이에 형성되는 빈 공간에 의해 층간 절연막(110)에 모세관력(capillary force)이 발생할 수 있다. 이에 따라, 상하부의 층간 절연막(110)들이 서로 접착하려는 경향이 발생할 수 있다. 그러므로, 층간 절연막(110)들 사이로 식각 용액이 계속적으로 공급됨에 따라, 층간 절연막(110)들이 무너지는 현상이 발생할 수 있다. 그러나, 본 발명의 실시예들에서, 콘택 영역(CR) 지지대(130)들이 층간 절연막(110)들과 수직으로 형성되어 있어, 콘택 영역(CR)의 층간 절연막(110)들이 무너지거나, 서로 접착되는 것을 방지할 수 있다. 즉, 콘택 영역(CR)의 도전막(120)들의 일부를 제거할 때, 지지대(130)들은 적층된 층간 절연막(110)들 간의 이격 거리를 유지시키는 역할을 할 수 있다.
다시 말해, 콘택 영역(CR)의 도전막(120)들을 제거하는 동안, 콘택 영역(CR)에 반도체 기판(100)에 대해 수평하고, 서로 이격된 층간 절연막(110)들과, 반도체 기판(100)에 대해 수직으로 형성된 지지대(130)들이 잔류한다. 즉, 콘택 영역(CR)에는 층간 절연막(110)들 사이에 빈 공간이 형성되며, 지지대(130)들이 서로 이격된 층간 절연막(110)들을 지지한다.
도 13d를 참조하면, 콘택 영역(CR)의 도전막(120)들이 제거된 스택 구조물 전면 상에, 금속막(140)을 증착한다. 즉, 콘택 영역(CR)의 층간 절연막(110)들 사이에 금속막(140)이 충진될 수 있으며, 스택 구조물 둘레의 반도체 기판(100) 및 스택 구조물의 상면에도 증착될 수 있다.. 콘택 영역(CR)의 층간 절연막(110)들 사이에 채워진 금속막(140)은, 메모리 셀 영역(MR)의 도전막(120)과 접촉될 수 있다. 이 때, 금속막(140)은, 예를 들어, W, Al, Cu, Pt, Ru, Ir 과 같은 금속 물질, TiN, TaN, WN과 같은 전도성 금속 질화물 또는 RuO2, IrO2 과 같은 전도성 금속 산화물로 이루어지는 단일층 또는 이들의 조합으로 이루어진 복합층으로 형성될 수 있다.
도 13e를 참조하면, 스택 구조물을 덮는 금속막(140)을 패터닝하여, 콘택 영역(CR)에 계단 형태의 금속막 패턴(142)들을 형성한다. 이 때, 스택 구조물의 상면까지 금속막(140)이 형성된 경우, 최상층의 금속막(140)은 절연막(150)에 의해 덮일 수 있다. 이에 따라, 금속막 패턴(142)들은 반도체 기판(100)에서부터 상부로 갈수록 면적이 감소될 수 있다. 즉, 금속막(140)을 계단 형태로 패터닝 함에 따라, 평판 형태를 가지며, 상부로 갈수록 면적이 감소된 게이트 전극(122, 142)들이 형성될 수 있다. 그리고, 게이트 전극(122, 142)들은, 도전막(122)으로 이루어진 메모리 셀 영역(MR)과, 금속막(142)으로 이루어진 콘택 영역(CR)을 가질 수 있다.
한편, 콘택 영역(CR)에 금속막 패턴(142)들을 형성할 때, 최상층의 절연막(115) 상에 증착된 금속막(140)은 서로 분리된 라인 패턴(144)들로 패터닝될 수 있다. 즉, 최상층의 절연막(115) 상에, 라인 형태의 게이트 전극(144)들이 형성될 수 있다. 메모리 셀 영역(MR) 및 콘택 영역(CR)들에서, 최상층의 게이트 전극(144)들은 금속 물질로 이루어진다. 스택 구조물 상에 형성된 라인 형태의 게이트 전 극(144)들은 본 발명의 실시예들에서 상부 선택 라인들(도 1의 USL1~USL3)로 이용된다. 그리고, 최상층의 게이트 전극(144)들은 지지대(130)들을 형성한 후에 형성되므로, 지지대(130)들이 최상층의 게이트 전극(144)을 관통하지 않는다.
또한, 도 8에 도시된 바와 같이, 콘택 영역(CR)에 복수 개의 지지대(SP)들이 형성되어 있는 경우, 계단 형태의 금속막 패턴(142)들을 형성시, 서로 인접한 지지대(130)들도 함께 계단 형태로 식각될 수 있다.
도 13f를 참조하면, 반도체 기판(100) 상에, 게이트 전극들을 형성한 후에는, 적층된 게이트 전극들을 완전히 덮는 절연막(160)이 형성될 수 있다. 메모리 셀 영역(MR)에서, 적층된 게이트 전극들을 관통하는 활성 기둥(174)들과, 활성 기둥(174)을 감싸는 전하 저장막(172)을 형성한다. 상세히 설명하면, 메모리 셀 영역(MR)에 적층된 층간 절연막(110) 및 도전막(122)들을 관통하는 복수 개의 채널 홀들을 형성한다. 구체적으로, 최상층의 절연막(150) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 이용하여 적층된 층간 절연막(110) 및 도전막(122)들을 선택적으로 이방성 식각하여 채널 홀들을 형성할 수 있다. 이와 같이 형성된 채널 홀들은 반도체 기판(100)의 불순물 영역(102)을 노출시킬 수 있다. 그리고 복수 개의 채널 홀들은 평면상 매트릭스 형태로 형성될 수 있다.
이후, 채널 홀들의 표면을 따라 컨포말하게 전하 저장막(172)을 증착한다. 즉, 채널 홀에 의해 노출된 층간 절연막(110) 및 도전막(122)들의 측벽 상에, 전하 저장막(172)이 형성될 수 있다. 일 실시예로, 전하 저장막(172)은 전하 터널링막, 전하 트랩막 및 전하 블록킹막들을 순서대로 증착하여 형성할 수 있다. 즉, 채널 홀의 표면에 산화막, 질화막 및 산화막을 순서대로 형성할 수 있다
전하 저장막(172)이 형성된 채널 홀들 내에, 반도체 물질을 충진시켜 활성 기둥(174)들을 형성한다. 여기서, 채널 홀들 내에 반도체 물질을 충진시키는 것은, 반도체 기판(100)을 씨드층으로 하여 에피택시얼 공정을 수행하거나, 반도체 물질을 증착하여 형성할 수도 있다. 반도체 물질은 다결정 또는 단결정 반도체일 수 있다. 이 후, 채널 홀들 내에 채워진 반도체 물질을 평탄화시켜, 최상층의 절연막(150)의 상면을 노출시킬 수 있다.
도 13g를 참조하면, 콘택 영역(CR) 게이트 전극(142)들에, 게이트 전극들(142)과 일대일로 연결되는 콘택들(도 2a의 CT)이 형성될 수 있다. 이 때, 콘택 영역(CR)의 게이트 전극(142)들이 계단 형태로 형성되어 있으므로, 콘택들(도 2a의 CT) 또한 각각의 길이가 달라질 수 있다.
콘택들(도 2a의 CT)을 형성한 후, 활성 기둥(174)과 연결되는 비트 라인(180)들을 형성한다. 비트 라인(180)들은 최상층에 형성된 게이트 전극(144)들을 가로질러 형성된다. 그리고, 비트 라인(180)들을 형성시, 콘택들(도 2a의 CT) 상에 각층의 게이트 전극(42)들과 연결되는 글로벌 워드 라인(도 2의 GWL)들이 형성될 수 있다.
도 14a 내지 도 14f를 참조하여, 본 발명의 제 2 및 제 5 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 14a 내지 도 14f는 본 발명의 제 2 및 제 5 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이며, 도 10의 Ⅱ-Ⅱ'선을 따라 자른 단면들이다.
도 14a를 참조하면, 메모리 셀 영역(MR) 및 콘택 영역(CR)들을 포함하는 반도체 기판(200) 상에, 서로 다른 식각 선택비를 갖는 제 1 및 제 2 절연막들(210, 215)을 번갈아 적층한다. 구체적으로, 제 1 및 제 2 절연막들(210, 215)은 습식 식각율이 서로 다른 물질들로 형성된다. 예를 들어, 제 1 및 제 2 층간 절연막들(210, 215)은 실리콘 산화막과 실리콘 질화막으로 각각 형성될 수 있다.
이후, 메모리 셀 영역(MR)에 제 1 및 제 2 절연막들(210, 215)을 관통하는 활성 기둥(224)들과, 활성 기둥(224)을 감싸는 전하 저장막(222)을 형성한다.
상세히 설명하면, 메모리 셀 영역(MR)에, 적층된 제 1 및 제 2 절연막들(210, 215)을 관통하는 복수 개의 채널 홀들을 형성한다. 채널 홀들은 통상의 사진 및 식각 공정을 수행하여 형성될 수 있다. 채널 홀들은 반도체 기판(200)의 불순물 영역(202)을 노출시킬 수 있으며, 평면상 메모리 셀 영역(MR) 내에서, 매트릭스 형태로 형성될 수 있다. 이후, 전하 저장막(222)을 채널 홀들의 표면을 따라 컨포말하게 형성하고, 증착된 전하 저장막을 이방성 식각하여, 제 1 및 제 2 절연막들(210, 215) 측벽 상에만 전하 저장막(222)을 잔류시키고, 반도체 기판(200)의 표면을 노출시킨다. 예를 들어, 전하 저장막(222)은 전하 터널링막, 전하 트랩막 및 전하 블록킹막들을 순서대로 증착하여 형성할 수 있다. 이어서, 채널 홀들 내에, 반도체 물질을 매립하여 활성 기둥(224)들을 형성한다. 이 때, 반도체 물질은 다결정 또는 단결정 반도체일 수 있으며, 반도체 기판(200)을 씨드층으로 하여 에피택시얼 공정을 수행하거나, 반도체 물질을 증착하여 형성할 수도 있다. 이 후, 채널 홀들 내에 채워진 반도체 물질을 평탄화시켜, 최상층의 제 1 절연막(210) 상면을 노출시킬 수 있다.
도 14b를 참조하면, 콘택 영역(CR)에 제 1 및 제 2 절연막들(210, 215)을 관통하는 지지대(230)들을 형성한다. 보다 상세히 설명하면, 메모리 셀 영역(MR)의 둘레에 지지대(230)들을 형성하기 위한 복수 개의 더미 홀들을 형성한다. 더미 홀들은 반도체 기판(200)의 표면을 노출시킬 수 있다. 이후, 더미 홀들 내에 절연 물질을 매립하고, 상부를 평탄화하여 기둥 모양의 지지대(230)들을 형성할 수 있다.
구체적으로, 지지대들(230)은 메모리 셀 영역(MR)의 활성 기둥(224)들과 동일 선상에 형성될 수 있으며, 지지대(230)들은 메모리 셀 영역(MR)을 사이에 두고 서로 대칭으로 형성될 수 있다. 즉, 지지대(230)들은 도 5에 도시된 바와 같이, 메모리 셀 영역(MR)의 양측 부분에 각각 하나씩 형성되거나, 도 10에 도시된 바와 같이, 메모리 셀 영역(MR)의 양측 부분에 각각 복수 개가 형성될 수 있다. 메모리 셀 영역(MR)의 양측 부분에 형성된 복수 개의 지지대(230)들은 서로 일정 간격 이격되어 형성될 수 있다.
도 14c를 참조하면, 지지대(230)들이 형성된 콘택 영역(CR)의 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝한다.
콘택 영역(CR)에서, 적층된 제 1 및 제 2 절연막들(210, 215)의 높이가 가장자리로 갈수록 점차 감소된다. 여기서, 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝 함에 따라, 콘택 영역(CR)의 지지대(230)들 또한 함께 식각될 수 있다. 즉, 메모리 셀 영역(MR)과 인접한 지지대는 적층된 제 1 및 제 2 절연막 들(210, 215)을 모두 관통하고 있으며, 나머지 지지대들이 순차적으로 식각될 수 있다. 그러므로, 메모리 셀 영역(MR)의 양측 부분에 복수 개의 지지대(230)들이 형성된 경우, 복수 개의 지지대들(230)의 길이는 콘택 영역(CR)의 가장자리로 갈수록 감소한다.
한편, 메모리 셀 영역(MR) 양측에 지지대(230)들이 하나씩 형성되는 경우, 적층된 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝할 때, 지지대(230)들을 식각되지 않는다. 즉, 지지대(230)들이 적층된 제 1 및 제 2 절연막들(210, 215)을 모두 관통할 수 있다.
콘택 영역(CR)의 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝한 후, 계단 형태의 제 1 및 제 2 절연막들(210, 215) 상에 절연막(240)을 형성할 수 있다.
이어서, 메모리 셀 영역(MR) 및 콘택 영역(CR)들에 걸쳐 평판 형태로 적층된 제 1 및 제 2 절연막들(210, 215)을 패터닝하여, 라인 형태의 스택 구조물들을 형성한다. 제 1 및 제 2 절연막들(210, 215)을 라인 형태로 패터닝하는 것은, 활성 기둥(224)들 또는 지지대(230)들을 형성하기 이전에 진행될 수도 있다. 이 때, 라인 형태의 스택 구조물은, 제 1 및 제 2 절연막들(210, 215)의 측벽을 노출시킬 수 있으며, 일렬로 배열된 활성 기둥(224)들 및 지지대(230)들을 포함한다.
도 14d를 참조하면, 제 1 절연막(210)들 사이에 형성된 제 2 절연막(215)들을 제거한다. 구체적으로, 라인 형태의 스택 구조물들이 형성된 반도체 기판(200) 전면으로 제 2 절연막(215)에 대한 식각 선택비가 높은 식각 용액을 공급하여, 제 2 절연막(215)들을 제거할 수 있다. 이에 따라, 제 1 절연막(210)들 사이에 빈 공간이 형성되며, 서로 이격된 제 1 절연막(210)들은 메모리 셀 영역(MR)의 활성 기둥(224)들과, 콘택 영역(CR)의 지지대(230)들에 의해 지지될 수 있다.
도 14e를 참조하면, 제 1 절연막(210)들 사이에 도전 물질을 충진시켜, 라인 형태의 게이트 전극(250)들을 형성할 수 있다. 구체적으로, 제 1 절연막(210)들 사이에 도전 물질을 증착하면, 제 1 절연막(210)들 사이에, 활성 기둥(224)들 및 지지대(230)들을 감싸는 도전막(250)이 형성될 수 있다. 이후, 인접한 라인 형태의 스택 구조물들 사이에 채워진 도전막(250)을 제거함으로써, 라인 형태의 게이트 전극(250)들을 형성할 수 있다. 여기서, 도전 물질로는 폴리실리콘 또는 금속 물질이 사용될 수 있다.
도 14f를 참조하면, 게이트 전극(250)들의 콘택 영역(CR)에, 각 층의 게이트 전극(250)들 별로 연결되는 콘택 플러그(260)들을 형성한다. 콘택 플러그(260)들은, 콘택 영역(CR)의 게이트 전극(250)들이 계단 형태로 형성되어 있으므로, 각각의 길이가 달라질 수 있다.
콘택 플러그(260)들을 형성한 후에는, 활성 기둥(224)들과 전기적으로 연결되며, 게이트 전극(250)들을 가로지르는 비트 라인(270)들을 형성한다. 또한, 콘택 플러그(260)들 상에는 글로벌 워드 라인들(275)을 형성할 수 있다.
한편, 본 발명의 제 2 및 제 5 실시예에 따른 비휘발성 메모리 장치는, 도 15a 내지 도 15e에 도시된 제조 방법에 의해서 제조될 수도 있다.
도 15a 내지 도 15e는 본 발명의 제 2 및 제 5 실시예들에 따른 비휘발성 메모리 장치의 다른 제조 방법을 순서대로 나타낸 도면들이며, 도 10의 Ⅱ-Ⅱ'선을 따라 자른 단면들이다.
도 15a를 참조하면, 반도체 기판(200) 상에 식각 선택비가 서로 다른 제 1 및 제 2 절연막들(210, 215)을 반복하여 적층하고, 메모리 셀 영역(MR) 및 콘택 영역(CR)에 걸쳐 평판 형태의 스택 구조물을 형성한다. 즉, 적층된 제 1 및 제 2 절연막들(210, 215)의 측벽들이 정렬된 구조를 갖는다.
평판 형태의 스택 구조물에서, 콘택 영역(CR) 상에 적층된 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝한다. 즉, 콘택 영역(CR) 상에서, 제 1 및 제 2 절연막들(210, 215)은 가장자리로 갈수록 제 1 및 제 2 절연막들(210, 215)의 적층 높이가 점차 감소된다.
이후, 평판 형태의 스택 구조물을 절연막으로 덮고, 평탄화하여 메모리 셀 영역(MR)과 콘택 영역(CR)의 높이를 동일하게 한다. 즉, 계단 형태의 스택 구조물 상에 절연막(240)이 형성될 수 있다.
도 15b를 참조하면, 메모리 셀 영역(MR)에 활성 기둥(224a)들을 형성하고, 콘택 영역(CR)에 지지대(224b)들을 형성한다.
보다 상세히 설명하면, 메모리 셀 영역(MR)에 채널 홀들을 형성하고, 콘택 영역(CR)에 더미 홀들을 형성한다. 채널 홀 및 더미 홀들은 통상의 사진 식각 공정을 수행하여 형성될 수 있으며, 채널 홀들은 평면상 매트릭스 형태로 형성될 수 있다. 그리고, 더미 홀들은 도 5에 도시된 바와 같이, 메모리 셀 영역(MR)의 가장자리에 위치한 채널 홀들의 일측에 각각 형성될 수 있다. 또한, 더미 홀들은 도 10에 도시된 바와 같이, 채널 홀들과 동일 선상에 복수 개가 형성될 수 있으며, 동일 선상의 더미 홀들은 서로 이격되어 형성된다. 여기서, 채널 홀과 인접한 더미 홀은 적층된 모든 제 1 및 제 2 절연막들(210, 215)을 관통할 수 있다. 그리고, 더미 홀들이 메모리 셀 영역(MR)으로부터 멀어질수록 관통하는 제 1 및 제 2 절연막들(210, 215)의 개수가 순차적으로 감소된다.
이후, 채널 홀들 및 더미 홀들 측벽에 전하 저장막들(222a, 222b)을 형성하고, 채널 홀들 및 더미 홀들 내에 반도체 물질을 매립하여 활성 기둥(224a)들 및 지지대(224b)들을 형성한다. 즉, 메모리 셀 영역(MR)의 활성 기둥(224a)들과 콘택 영역(CR)의 지지대(224b)들의 둘레에 전하 저장막들(222a, 22b)이 형성될 수 있다. 그리고, 활성 기둥(224a)들과 지지대(224b)들은 동일한 길이로 형성될 수 있다. 한편, 메모리 셀 영역(MR)의 활성 기둥(224a)들은 적층된 제 1 및 제 2 절연막들(210, 215)을 모두 관통하며, 콘택 영역(CR)의 지지대(224b)들은 적층된 제 1 및 제 2 절연막들(210, 215)의 일부를 관통할 수 있다.
도 15c를 참조하면, 활성 기둥(224a)들 및 지지대(224b)들을 포함하는 평판 형태의 스택 구조물을 패터닝하여, 라인 형태의 스택 구조물들을 형성할 수 있다. 라인 형태의 스택 구조물들을 형성함에 따라, 제 1 및 제 2 절연막들(210, 215)의 측벽들이 노출될 수 있다. 그리고 나서, 라인 형태의 스택 구조물들 사이로, 제 1 절연막(210)에 대해 식각 선택비가 높은 식각 용액을 공급하여, 제 2 절연막(215)들을 제거한다. 이에 따라, 반도체 기판(200)에 대해 수평하고, 서로 이격된 제 1 절연막(210)들 사이에 빈 공간이 형성된다. 이 때, 서로 이격된 제 1 절 연막(210)들은, 반도체 기판(200)에 대해 수직으로 신장된 메모리 셀 영역(MR)의 활성 기둥(224a)들과, 콘택 영역(CR)의 지지대(224b)들에 의해 지지될 수 있다. 즉, 제 2 절연막(215)들을 습식 식각 공정을 통해 제거할 때, 제 1 절연막(210)들 사이의 거리가 좁아지거나, 무너지는 현상을 방지할 수 있다.
도 15d를 참조하면, 제 1 절연막(210)들 사이에 도전 물질을 충진시켜, 라인 형태의 게이트 전극(250)들을 형성할 수 있다. 구체적으로, 제 1 절연막(210)들 사이에 도전 물질을 증착하면, 활성 기둥(224a)들 및 지지대(224a)들의 둘레에 도전막(250)들이 형성될 수 있다. 이후, 인접한 라인 형태의 스택 구조물들 사이에 채워진 도전막(250)을 제거함으로써, 제 1 절연막(210)들 사이에 라인 형태의 게이트 전극(250)들을 형성할 수 있다. 여기서, 도전 물질로는 폴리실리콘 또는 금속 물질이 사용될 수 있다.
도 15e를 참조하면, 게이트 전극(250)들의 콘택 영역(CR)에, 각 층의 게이트 전극(250)들 별로 연결되는 콘택 플러그(260)들을 형성한다. 콘택 플러그(260)들은, 콘택 영역(CR)의 게이트 전극(250)들이 계단 형태로 형성되어 있으므로, 각각의 길이가 달라질 수 있다.
콘택 플러그(260)들을 형성한 후에는, 활성 기둥(224)들과 전기적으로 연결되며, 게이트 전극(250)들을 가로지르는 비트 라인(270)들을 형성한다. 또한, 콘택 플러그(260)들 상에는 글로벌 워드 라인들(275)을 형성할 수 있다.
한편, 지지대(224b)들 상에는 비트 라인(270) 또는 글로벌 워드 라인(275)과 같이 도전 패턴이 형성되지 않으므로, 본 발명의 실시예에 따른 비휘발성 메모 리 장치의 동작에 영향을 주지 않는다.
이하, 본 발명의 제 3 및 제 6 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 간단히 설명한다.
본 발명의 제 3 및 제 6 실시예에 따른 비휘발성 메모리 장치는, 메모리 셀 영역의 활성 기둥들을 형성하는 방법을 제외하고, 콘택 영역의 지지대들을 형성하는 방법은 제 2 및 제 5 실시예에 따른 비휘발성 메모리 장치의 제조 방법과 동일할 수 있다. 따라서, 도 6 및 도 16a 내지 도 16e를 참조하여, 메모리 셀 영역의 활성 기둥들을 형성하는 방법에 대해 간단히 설명한다.
도 16a 내지 도 16e는 본 발명의 제 3 및 제 6 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들로서, 도 6의 A-A'선과 B-B'선을 따라 자른 단면들이다.
도 16a을 참조하면, 반도체 기판(200) 상에 식각비가 서로 다른 제 1 및 제 2 절연막(210, 215)을 교대로 적층한다. 적층된 제 1 및 제 2 절연막들(210, 215)에 반도체 기판(200)을 노출시키는 라인 형태의 제 1 트렌치(T1)들을 형성한다. 제 1 트렌치(T1)들을 형성함에 따라, 적층된 제 1 및 제 2 절연막(210, 215)들의 제 1 측벽이 노출될 수 있다.
도 16b을 참조하면, 제 1 트렌치(T1)에 의해 노출된 제 1 및 제 2 절연막들(210, 215)의 제 1 측벽 상에 활성 기둥(224)들을 형성한다. 활성 기둥(224)들은 반도체 기판(200)에 대해 수직으로 신장된다. 그리고, 활성 기둥(224)들은 제 1 트렌치(T1)들의 표면을 따라 컨포말하게 반도체층을 형성하고, 반도체층을 이방성 식 각하여 형성됨에 따라, 활성 기둥(224)들이 서로 마주보도록 형성될 수 있다. 활성 기둥(224)들을 형성한 다음에는, 제 1 트렌치(T1) 내에 절연 물질을 매립하고 평탄화하여, 반도체층들 사이에 절연막(225)을 형성한다.
절연막(225)을 형성한 후에는, 제 1 및 제 2 절연막들(210, 215)의 제 1 측벽들에 형성된 반도체층을 패터닝할 수 있다. 이에 따라, 제 1 및 제 2 절연막들(210, 215)의 제 1 측벽 상에서 서로 이격된 활성 기둥(224)들을 형성할 수 있다.
이후, 콘택 영역(CR)에 제 1 및 제 2 절연막들(210, 215)들을 관통하는 지지대(SP)들을 형성한다. 지지대(SP)들의 형성 위치 및 방법은 앞에서 제 2 및 제 4 실시예에서 상술한 내용과 실질적으로 동일하다.
도 16c을 참조하면, 적층된 제 1 및 제 2 절연막들(210, 215)에 라인 형태의 제 2 트렌치(T2)들을 형성하여, 제 1 및 제 2 절연막들(210, 215)의 제 2 측벽이 노출시킨다. 이 때, 제 2 트렌치(T2)들은 제 1 트렌치(T1)들 사이에 형성되어, 라인 형태의 스택 구조물들을 형성할 수 있다. 라인 형태의 스택 구조물은 가장 자리 부분에, 지지대(SP)들을 포함한다.
도 16d을 참조하면, 습식 식각 공정을 통해, 적층된 제 1 절연막(210)들 사이의 제 2 절연막(215)들을 제거한다. 이에 따라, 활성 기둥(224)들의 측벽을 노출시키는 제 2 트렌치(T2')들이 형성될 수 있다. 이 때, 콘택 영역(CR) 상의 지지대(SP)들은 제 2 절연막(215)에 식각 선택비를 갖는 물질로 형성되어 있어, 수직적으로 소정 간격 이격되어 위치하는 제 1 절연막(210)들을 지지한다.
이후, 도 16e에 도시된 바와 같이, 제 2 트렌치(T2')들 내에 전하 저장막(245) 및 게이트 전극(250)들을 순서대로 형성한다. 그리고, 제 1 절연막(210)들 상하부에 전하 저장막(245) 및 게이트 전극(250)들이 형성될 수 있도록, 전하 저장막(245) 및 게이트 도전막을 패터닝할 수 있다. 즉, 제 2 트렌치(T2') 내의 게이트 도전막을 라인 형태의 게이트 전극(250)들로 분리할 수 있다. 그리고 라인으로 분리된 게이트 전극(250)들 사이에는 절연막(255)이 매립된다. 이어서, 적층된 게이트 전극(250)들 상부에 활성 기둥(224)과과 전기적으로 연결되는 비트 라인(270)들을 형성할 수 있다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 17을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모 리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 18은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 18을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모 리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 19는 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
도 19를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명 이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 2a는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 2b 및 도 2c는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 변형 실시예들이다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 2a 내지 도 2c의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 4는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 5는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 6은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 7은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 6의 A-A'선과, B-B'선을 따라 자른 단면이다.
도 8은 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 9는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 8의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 10은 본 발명의 제 5 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 11은 본 발명의 제 5 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 10의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 12는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 13a 내지 도 13g는 본 발명의 제 1 및 제 4 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 14a 내지 도 14f는 본 발명의 제 2 및 제 5 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 15a 내지 도 15e는 본 발명의 제 2 및 제 5 실시예들에 따른 비휘발성 메모리 장치의 다른 제조 방법을 순서대로 나타낸 도면들이다.
도 16a 내지 도 16e는 본 발명의 제 3 및 제 6 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 18은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 19은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (10)

  1. 메모리 셀 영역 및 콘택 영역들을 포함하는 반도체 기판;
    상기 메모리 셀 영역에서, 상기 반도체 기판에 대해 수직으로 신장된 활성 기둥들;
    상기 메모리 영역에서 상기 콘택 영역으로 연장되며, 상기 활성 기둥들을 가로지르는 복수 개의 게이트 전극들; 및
    상기 콘택 영역에서, 상기 반도체 기판에 대해 수직으로 신장되어 상기 게이트 전극들을 관통하는 복수 개의 지지대들을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 지지대들은 절연 물질 또는 반도체 물질로 형성된 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 지지대들은 상기 적층된 게이트 전극들의 전부 또는 일부를 관통하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 게이트 전극들은, 상기 반도체 기판 상에 층간 절연막을 개재하여 적 층되며, 상기 게이트 전극들의 면적들은 상기 반도체 기판으로부터 멀어질수록 감소하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 게이트 전극들의 측벽들과 상기 메모리 셀 영역 사이의 거리는 상기 반도체 기판으로부터 멀어질수록 감소하되,
    상기 지지대들은 수직적으로 인접하는 두 게이트 전극들의 측벽들 사이에 배치된 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 지지대들은 상기 게이트 전극들의 중심으로부터 가장자리 방향으로 갈수록 길이가 점차 감소된 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 활성 기둥들은, 상기 게이트 전극들을 관통하거나, 상기 게이트 전극들의 일측벽들을 가로지르는 비휘발성 메모리 장치.
  8. 메모리 셀 영역 및 콘택 영역들을 포함하는 반도체 기판;
    상기 메모리 셀 영역에서, 상기 반도체 기판에 대해 수직으로 신장된 활성 기둥들; 및
    상기 메모리 셀 영역에서 상기 콘택 영역으로 연장되며, 상기 활성 기둥들을 가로지르는 복수 개의 게이트 전극들로서, 상기 콘택 영역 상의 상기 게이트 전극들은 금속 물질로 형성된 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 콘택 영역에서, 상기 반도체 기판에 대해 수직으로 신장되어 상기 게이트 전극들을 관통하는 복수 개의 지지대들을 더 포함하는 비휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 메모리 셀 영역 상의 상기 게이트 전극들은 금속 물질로 형성된 비휘발성 메모리 장치.
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