KR20170035629A - 수직형 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 기판, 기판의 상면에 대해 수직 방향으로 연장하는 복수의 채널들, 채널들을 감싸며 수직 방향으로 서로 이격되어 적층되는 복수의 비금속 게이트 패턴들, 비금속 게이트 패턴들 각각을 둘러싸며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 금속 게이트 패턴들을 포함한다. 비금속 게이트 패턴 및 금속 게이트 패턴의 조합에 의해 수직형 메모리 장치의 기계적, 전기적 안정성이 향상될 수 있다.

Description

수직형 메모리 장치 및 이의 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 게이트 라인들이 수직 방향으로 적층되는 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 라인들 및 절연막들이 적층될 수 있다.
상기 수직형 메모리 장치의 용량을 보다 높이기 위해, 수직 방향으로 더 많은 상기 게이트 라인들 및 절연막들을 적층시킬 수 있으나, 이에 따라 상기 수직형 메모리 장치의 기계적 안정성 확보가 필요하다.
본 발명의 일 과제는 향상된 기계적, 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 향상된 기계적, 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판, 상기 기판의 상면에 대해 수직 방향으로 연장하는 복수의 채널들, 상기 채널들을 감싸며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 비금속 게이트 패턴들, 및 상기 비금속 게이트 패턴들 각각을 둘러싸며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 금속 게이트 패턴들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비금속 게이트 패턴들은 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 게이트 패턴들은 금속 또는 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 각 층의 상기 비금속 게이트 패턴 및 금속 게이트 패턴에 의해 게이트 라인이 정의되며, 복수의 상기 게이트 라인들이 상기 수직 방향으로 서로 이격되어 적층될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 게이트 라인들 사이에 배치되며, 상기 수직 방향으로 서로 이격되어 적층되는 층간 절연막들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 각 층의 상기 층간 절연막 및 상기 게이트 라인 사이에서 상기 게이트 라인을 감싸는 인터페이스 막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 인터페이스 막은 상기 비금속 게이트 패턴 및 상기 금속 게이트 패턴을 공통으로 감싸며 순차적으로 적층된 제1 인터페이스 막 및 제2 인터페이스 막, 및 상기 금속 게이트 패턴을 선택적으로 감싸는 제3 인터페이스 막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 인터페이스 막은 금속 산화물을 포함하고, 상기 제2 인터페이스 막 및 상기 제3 인터페이스 막은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널들 사이의 공간은 상기 인터페이스 막 및 상기 비금속 게이트 패턴에 의해 완전히 채워질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 계단 형상으로 적층되며, 각 층의 상기 게이트 라인은 수평 방향으로 돌출된 계단부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 계단부는 상기 금속 게이트 패턴으로 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 금속 게이트 패턴은 상기 수직 방향으로 확장된 돌출부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 게이트 라인의 상기 계단부와 전기적으로 연결되는 콘택을 더 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판, 상기 기판의 상면에 대해 수직 방향으로 서로 이격되어 적층되는 층간 절연막들, 상기 층간 절연막들을 상기 수직 방향으로 관통하는 복수의 채널들, 상기 층간 절연막들 및 상기 채널들에 의해 정의되는 갭들을 부분적으로 채우며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 비금속 게이트 패턴들, 및 상기 갭들의 나머지 부분들을 채우며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 금속 게이트 패턴들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 갭들은 상기 채널들 사이의 공간들을 포함할 수 있다. 상기 공간들은 상기 비금속 게이트 패턴들에 의해 충진되며, 상기 금속 게이트 패턴들은 상기 비금속 게이트 패턴들의 주변에만 배열될 수 있다.
예시적인 실시예들에 있어서, 각 층의 상기 비금속 게이트 패턴은 각 층의 상기 층간 절연막에 의해 평면 방향에서 완전히 커버될 수 있다. 각 층의 상기 금속 게이트 패턴은 각 층의 상기 층간 절연막으로부터 평면 방향에서 확장되는 계단부를 포함할 수 있다.
예시적인 실시예들에 있어서, 각 층의 상기 금속 게이트 패턴의 상기 계단부는 각 층의 상기 비금속 게이트 패턴보다 두꺼울 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에 있어서, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다. 상기 몰드 구조물의 측부를 단계적으로 식각하여 계단형 몰드 구조물을 형성할 수 있다. 상기 계단형 몰드 구조물의 각 계단부들 상에 추가 희생막 패턴들을 형성할 수 있다. 상기 계단형 몰드 구조물의 중앙부를 관통하는 채널들을 형성할 수 있다. 상기 계단형 몰드 구조물을 절단하는 개구부를 형성할 수 있다. 상기 개구부를 통해 상기 희생막들 및 상기 추가 희생막 패턴들을 제거할 수 있다. 상기 희생막들이 제거된 각 층의 갭을 부분적으로 채우는 비금속 게이트 패턴을 형성할 수 있다. 상기 갭의 나머지 부분을 채우며, 상기 추가 희생막 패턴들이 제거된 각 층의 확장 갭을 채우는 금속 게이트 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막들은 산화물을 포함하도록 형성되며, 상기 희생막들 및 상기 추가 희생막들은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 비금속 게이트 패턴은 폴리실리콘을 포함하도록 형성되며, 상기 금속 게이트 패턴은 금속 또는 금속 실리사이드를 포함하도록 형성될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 수직형 메모리 장치의 각 층의 게이트 라인은 예를 들면, 폴리실리콘을 포함하는 비금속 게이트 패턴 및 금속 게이트 패턴을 포함할 수 있다. 상기 비금속 게이트 패턴은 채널들을 둘러싸며, 게이트 라인 적층체의 중심부에 배치될 수 있다. 상기 금속 게이트 패턴은 상기 게이트 라인 적층체의 주변부, 예를 들면 계단부에 배치될 수 있다. 따라서, 상기 수직형 메모리 장치의 휨 현상을 감소시킴과 동시에 각 게이트 라인에서의 전기 저항 역시 감소시킬 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도들이다.
도 4 내지 도 15는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 17은 도 16의 "A"부분을 확대도시한 부분 단면도이다.
도 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 19 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
그러나, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도들이다.
구체적으로 도 1은 상기 수직형 메모리 장치의 평면도이다. 도 2 및 도 3은 각각 도 1에 표시된 I-I'라인 및 II-II'라인을 따라 제1 방향으로 절단한 단면도들이다.
도 1 내지 도 3 에서, 기판 상면으로부터 실질적으로 수직하게 돌출되는 방향을 상기 제1 방향으로 정의한다. 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하게 적용될 수 있다.
도 1 내지 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장하며 채널(122), 유전막 구조물(120) 및 매립 절연 패턴(124)을 포함하는 수직 채널 구조체, 상기 수직 채널 구조체를 감싸며 상기 제1 방향을 따라 계단형으로 적층되는 게이트 라인들(165), 및 게이트 라인들(150)과 전기적으로 연결되는 콘택들(180)을 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 예를 들면, 기판(100)은 상기 수직형 메모리 장치의 p형 웰(well)을 포함할 수 있다.
상기 수직형 메모리 장치는 제1 영역(I) 및 제2 영역(II)을 포함하며, 기판(100) 역시 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 따르면, 제1 영역(I)은 상기 수직형 메모리 장치의 메모리 셀들이 배치되는 셀 영역일 수 있다. 제2 영역(II)은 게이트 라인들(165)이 예를 들면, 상기 제2 방향으로 확장되는 확장 영역일 수 있다.
일부 실시예들에 있어서, 한 쌍의 제2 영역들(II)이 제1 영역(I)을 사이에 두고 대칭적으로 배치될 수 있다.
채널(122), 유전막 구조물(120) 및 매립 절연 패턴(124)을 포함하는 상기 수직 채널 구조체는 게이트 라인들(165) 및 층간 절연막들(102)을 관통하며 상기 제1 방향으로 연장될 수 있다.
채널(122)은 기판(100)의 제1 영역(I) 상에 배치될 수 있다. 채널(122)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(122)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다.
채널(122)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립 절연 패턴(124)이 형성될 수 있다. 매립 절연 패턴(124)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 채널(122)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 매립 절연 패턴(124)은 생략될 수 있다.
유전막 구조물(120)은 채널(122)의 외측벽을 감싸며, 실질적으로 스트로우(straw) 형상을 가질 수 있다.
유전막 구조물(120)은 구체적으로 도시하지는 않았으나, 채널(122)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 유전막 구조물(120)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
도 2에 도시된 바와 같이, 기판(100)의 상면 및 상기 수직 채널 구조체 사이에는 반도체 패턴(115)이 더 포함될 수 있다. 예시적인 실시예들에 따르면, 게이트 라인들(165) 및 층간 절연막들(102)을 상기 제1 방향으로 관통하며, 기판(100)의 상기 상면을 노출시키는 채널 홀(110)이 형성될 수 있다. 반도체 패턴(115)은 채널 홀(110)의 저부에 배치되어 기판(100)의 상기 상면과 접촉할 수 있다. 채널(122)은 반도체 패턴(115)의 상면 상에 배치되며, 유전막 구조물(122)은 반도체 패턴(115)의 상기 상면의 주변부 상에 배치될 수 있다.
유전막 구조물(120), 채널(122) 및 매립 절연 패턴(124) 상에는 패드(128)가 형성될 수 있다. 예를 들면, 패드(128)는 채널 홀(110)의 상부를 캡핑(capping)할 수 있다.
패드(128)는 예를 들면, 비트 라인과 전기적으로 연결되며, 채널(122) 내로 전하를 이동시키는 소스/드레인으로 기능할 수 있다 패드(128)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
도 1에 도시된 바와 같이, 복수의 패드들(128)이 제1 영역(I)에서 상기 제2 방향으로 배열되어 패드 행이 정의될 수 있으며, 복수의 상기 패드 행들이 상기 제3 방향을 따라 배열될 수 있다. 상기 수직 채널 구조체 역시 패드(128)의 배열에 따라 배치될 수 있다. 예를 들면, 복수의 상기 수직 채널 구조체들이 제1 영역(I)에서 상기 제2 방향으로 배열되어 채널 행이 정의될 수 있으며, 상기 제3 방향을 따라 복수의 상기 채널 행들이 배치될 수 있다.
일부 예시적인 실시예들에 있어서, 도 1 및 도 3에 도시된 바와 같이, 제1 영역(I) 및 제2 영역(II)의 경계부에는 더미 수직 채널 구조체가 배열될 수 있다. 상기 더미 수직 채널 구조체는 상기 수직 채널 구조체와 실질적으로 동일하거나 유사한 구조를 가질 수 있다.
예를 들면, 상기 더미 수직 채널 구조체는 반도체 패턴(115) 상에 적층되며, 더미 채널 홀(110a) 내에 형성된 더미 채널(122a), 더미 유전막 구조물(120a) 및 더미 매립 절연 패턴(124a)을 포함할 수 있다. 상기 더미 수직 채널 구조체 상에는 더미 패드(128a)가 형성될 수 있다.
상기 더미 수직 채널 구조체는 실질적으로 메모리 셀로 제공되지 않으며, 지지 기둥으로 기능할 수 있다. 이에 따라, 상기 수직형 메모리 장치의 구조적 안정성이 보다 향상될 수 있다.
게이트 라인들(165, 예를 들면 165a 내지 165d)은 유전막 구조물(120) 또는 반도체 패턴(115)의 외측벽 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(165)은 적어도 일 이상의 상기 채널 행에 포함된 채널들(122) 또는 상기 수직 채널 구조체들을 부분적으로 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 하나의 게이트 라인(165)이 예를 들면, 4개의 상기 패드 행들에 대응되어 형성된 상기 채널 행들을 둘러싸며 연장할 수 있다. 이 경우, 4개의 상기 채널 행들과 이를 둘러싸는 게이트 라인들(165)에 의해 게이트 라인 적층체가 정의될 수 있다. 복수의 상기 게이트 라인 적층체들이 상기 제3 방향을 따라 배열될 수 있다.
예시적인 실시예들에 따르면, 게이트 라인들(165)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 길이 혹은 너비가 감소하는 형상으로 적층될 수 있다. 예를 들면, 도 1 및 도 3에 도시된 바와 같이, 복수의 게이트 라인들(165)은 상기 제1 방향을 따라 피라미드 형상 또는 계단 형상으로 적층될 수 있다. 이에 따라, 각 층의 게이트 라인(165)은 상층의 게이트 라인(165)으로부터 상기 제2 방향으로 돌출된 계단부를 포함할 수 있으며, 각 층의 게이트 라인(165)의 상기 계단부는 콘택(180)이 안착되기 위한 콘택 패드로 제공될 수 있다.
게이트 라인들(165)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(165a)은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인(165d)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(165b, 165c)은 상기 워드 라인으로 제공될 수 있다.
GSL(예를 들면, 165a)은 반도체 패턴(115)의 측부를 감싸며 연장될 수 있다. 상기 워드 라인들(예를 들면, 165b, 165c) 및 SSL(165d)은 채널(122) 또는 유전막 구조물(120)의 측부를 감싸면서 연장될 수 있다.
도 1 내지 도 3에서는 게이트 라인들(165)이 총 4개 층에 배치되는 것으로 도시되었으나, 게이트 라인들(165)은 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 용량 또는 집적도를 고려하여 16개 층, 24개 층, 32개 층, 48개 층 등과 같은 고층 구조로 적층될 수도 있다.
상기 제1 방향을 따라 인접하는 게이트 라인들(165) 사이에는 층간 절연막들(102)이 구비될 수 있다. 층간 절연막(102)은 실리콘 산화물, 실리콘 산탄화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 포함할 수 있다. 층간 절연막들(102)에 의해 하나의 상기 게이트 라인 적층체에 포함되는 게이트 라인들(165)이 서로 절연될 수 있다. 층간 절연막들(102)은 게이트 라인들(165)과 실질적으로 동일하거나 유사한 피라미드 형상 또는 계단 형상으로 상기 제1 방향을 따라 적층될 수 있다.
예시적인 실시예들에 따르면, 각 층의 게이트 라인(165)은 비금속 게이트 패턴(157) 및 금속 게이트 패턴(163)을 포함할 수 있다.
비금속 게이트 패턴(157)은 상기 게이트 라인 적층체의 중앙부에 배치되며, 상기 채널 행들을 둘러싸도록 형성될 수 있다. 이에 따라, 인접하는 상기 수직 채널 구조체들 사이의 공간은 비금속 게이트 패턴(157)에 의해 채워질 수 있다. 일부 실시예들에 있어서, 비금속 게이트 패턴(157)은 선택적으로 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
금속 게이트 패턴(163)은 상기 게이트 라인 적층체의 주변부에 배치될 수 있다. 예시적인 실시예들에 따르면, 금속 게이트 패턴(163)은 비금속 게이트 패턴(157)의 측부를 감싸도록 형성될 수 있다.
금속 게이트 패턴(163)은 상기 게이트 라인 적층체의 상기 주변부에만 선택적으로 배치될 수 있다. 따라서, 이웃하는 상기 수직 채널 구조체들 사이의 공간에는 금속 게이트 패턴(163)은 배제될 수 있다.
일부 예시적인 실시예들에 있어서, 도 1 및 도 3에 도시된 바와 같이, 게이트 라인(165)의 상기 계단부는 실질적으로 금속 게이트 패턴(163)으로 구성되며 비금속 게이트 패턴(157)은 포함하지 않을 수 있다. 예를 들면, 비금속 게이트 패턴(157)은 상부의 층간 절연막(102)에 의해 실질적으로 완전히 커버되며, 상부의 층간 절연막(102)의 외부로는 확장되지 않을 수 있다.
일부 실시예들에 있어서, 금속 게이트 패턴(163)은 제2 영역(II) 상에서 층간 절연막(102)의 상기 외부로 노출되면서, 부분적으로 상부의 층간 절연막(102)에 의해 커버될 수 있다.
금속 게이트 패턴(163)은 예를 들면, 텅스텐(W)과 같은 저저항 금속을 포함할 수 있다. 일부 실시예들에 있어서, 금속 게이트 패턴(163)은 니켈 실리사이드(NiSi) 또는 코발트 실리사이드(CoSi)와 같은 금속 실리사이드를 포함할 수도 있다.
각 층의 게이트 라인(165)은 인터페이스(interface) 막(150)에 의해 둘러싸일 수 있다. 인터페이스 막(150)은 유전막 구조물(120) 및 게이트 라인(165) 사이, 및 층간 절연막(102) 및 게이트 라인(165) 사이에 형성될 수 있다.
인터페이스 막(150)은 채널(122)과 게이트 라인(165) 사이의 일함수 조절을 위해 삽입될 수 있다. 인터페이스 막(150)은 예를 들면, 금속 산화물 및/또는 금속 질화물을 포함할 수 있다. 상기 금속 산화물은 예를 들면, 알루미늄 산화물을 포함하며, 상기 금속 질화물은 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물을 포함할 수 있다.
상기 게이트 라인 적층체의 측부 상에는 각 층의 게이트 라인들(165)의 상기 계단부들을 덮는 몰드 보호막(108, 도 3 참조)이 형성될 수 있다.
상기 게이트 라인 적층체들 사이에는 커팅 패턴(170)이 배치될 수 있다. 예를 들면, 커팅 패턴(170)은 게이트 라인들(165), 층간 절연막들(102) 및 몰드 보호막(108)을 절단하며 상기 제2 방향으로 연장하는 펜스(fence) 형상을 가질 수 있다. 커팅 패턴(170)에 의해 소정의 개수의 상기 채널 행들이 포함되는 상기 게이트 라인 적층체가 정의될 수 있다.
몰드 보호막(108) 및 상기 게이트 라인 적층체들 상에는 상부 절연막(130)이 형성될 수 있다.
몰드 보호막(108) 및 커팅 패턴(170)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
커팅 패턴(170) 아래의 기판(100) 상부에는 불순물 영역(105, 도 2 참조)이 형성될 수 있다. 불순물 영역(105)은 상기 제2 방향으로 연장하며, 상기 수직형 메모리 장치의 공통 소오스 라인(common source line: CSL)으로 제공될 수 있다.
일부 실시예들에 있어서, 커팅 패턴(170)을 관통하며 불순물 영역(105)과 전기적으로 연결되는 CSL 콘택 또는 CSL 패턴이 더 형성될 수도 있다.
콘택들(180)은 제2 영역(II) 상에 배치되어 각 층의 게이트 라인들(165)과 전기적으로 연결될 수 있다. 예를 들면, 콘택들(180)은 상부 절연막(130), 몰드 보호막(108) 및 인터페이스 막(150)을 관통하며, 각 층의 게이트 라인들(165)의 상기 계단부와 접촉할 수 있다. 콘택(180)은 금속, 금속 질화물, 도핑된 폴리실리콘 및/또는 금속 실리사이드를 포함할 수 있다.
상술한 바와 같이, 게이트 라인들(165)의 상기 계단부는 실질적으로 금속 게이트 패턴(163)으로 구성될 수 있다. 이에 따라, 콘택(180)은 텅스텐과 같은 금속 또는 금속 실리사이드를 포함하는 금속 게이트 패턴(163)과 접촉하므로, 신호 전달을 위한 전기 저항이 감소될 수 있다.
비교예에 있어서, 게이트 라인 적층체에 포함되는 게이트 라인들은 텅스텐과 같은 금속을 포함할 수 있다. 상기 게이트 라인 적층체의 적층 수 혹은 단수가 증가될수록 금속의 양 또는 부피가 증가하며, 이에 따라 금속의 열팽창 계수(Coefficient of Thermal Expansion: CTE) 미스매치에 의한 상기 게이트 라인 적층체의 휨(warpage) 현상이 심화될 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면, 상기 게이트 라인 적층체에 포함되는 각 층의 게이트 라인(165)의 중앙부는 예를 들면, 폴리실리콘을 포함하는 비금속 게이트 패턴(157)으로 실질적으로 구성될 수 있다. 또한, 각 층의 게이트 라인(165)의 주변부 또는 계단부는 실질적으로 금속 게이트 패턴(163)으로 실질적으로 구성될 수 있다. 따라서, 상기 게이트 라인 적층체에 포함되는 금속의 양이 비금속 게이트 패턴(157)이 차지하는 부피에 의해 감소되므로, 상기 휨 현상을 억제할 수 있다.
또한, 콘택(180)은 게이트 라인(165)의 상기 계단부를 구성하는 금속 게이트 패턴(163)과 접촉하므로 비금속 게이트 패턴(157)의 포함에 의한 저항 증가 문제를 차단할 수 있다.
도 4 내지 도 15는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 4 내지 도 15는 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치의 제조 방법을 나타내고 있다.
구체적으로, 도 4 내지 도 15는 도 1에 표시된 I-I'라인을 따라 절단된 단면도들이며, 제1 영역(I)에서 수행되는 공정들을 도시하고 있다.
도 4를 참조하면, 기판(100) 상에 층간 절연막들(102, 예를 들면 102a 내지 102e) 및 희생막들(104, 예를 들면 104a 내지 104d)을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다.
기판(100)으로서 단결정 실리콘, 게르마늄 등과 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다. 기판(100)은 도 3에 도시된 바와 같이 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다.
층간 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(104)은 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
층간 절연막(102) 및 희생막(104)은 화학 기상 증착 공정(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착 공정(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 스퍼터링(sputtering) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다.
일 실시예에 있어서, 최하층의 층간 절연막(102a)은 기판(100) 상면에 대해 열 산화 또는 라디칼 산화 공정을 수행하여 형성될 수도 있다. 일 실시예에 있어서, 최상층의 층간 절연막(102e)은 패드(128, 도 8 참조)의 형성을 고려하여 상대적으로 두꺼운 두께로 형성될 수 있다.
희생막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 도 4에서는 예시적으로 희생막들(104) 및 층간 절연막들(102)이 각각 4개 층 및 5개 층으로 형성되는 것으로 도시되었으나, 상기 수직형 메모리 장치의 집적도를 고려하여 상기 적층 수는 보다 증가될 수도 있다.
일부 실시예들에 있어서, 상기 몰드 구조물의 측부를 단계적으로 부분적으로 식각하여 제2 영역(II)에서는 상기 몰드 구조물이 복수의 계단들이 포함된 적층 구조로 변환될 수 있다. 이후, 제2 영역(II) 상에서 상기 복수의 계단들을 덮는 몰드 보호막(108, 도 3 참조)을 더 형성할 수 있다.
도 5를 참조하면, 상기 몰드 구조물을 관통하는 채널 홀(110)을 형성할 수 있다.
예를 들면, 최상층의 층간 절연막(102e) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 몰드 구조물의 층간 절연막들(102) 및 희생막들(104)을 식각하여 채널 홀(110)을 형성할 수 있다. 채널 홀(110)은 기판(100)의 상면으로부터 상기 제1 방향으로 연장되며, 채널 홀(110)에 의해 기판(100)의 상기 상면이 노출될 수 있다. 상기 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있다.
도 1에 도시된 바와 같이, 복수의 채널 홀들(110)이 상기 제2 방향을 따라 형성되어 채널 홀 행이 정의될 수 있으며, 복수의 상기 채널 홀 행들이 상기 제3 방향을 따라 형성될 수 있다. 상기 채널 홀 행들은 서로 다른 채널 홀 행에 포함된 채널 홀들(110)이 지그-재그(zig-zag) 형태로 배치되도록 형성될 수 있다.
채널 홀(110) 형성 후, 상기 하드 마스크는 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
일부 실시예들에 있어서, 도 1에 도시된 바와 같이, 제1 영역(I) 및 제2 영역(II)의 경계부에는 채널 홀(110)과 함께 더미 채널 홀(110a)이 더 형성될 수도 있다.
도 6을 참조하면, 채널 홀(110)의 저부를 채우는 반도체 패턴(115)을 형성할 수 있다.
예시적인 실시예들에 따르면, 반도체 패턴(115)은 채널 홀(110)에 의해 노출된 기판(100)의 상기 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 이와는 달리, 채널 홀(110)의 상기 저부를 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막 상에 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 또는 고상 에피택시(Solid Phase Epitaxi: SPE) 공정을 수행하여 반도체 패턴(115)을 형성할 수도 있다.
일부 실시예들에 있어서, 도 3에 도시된 바와 같이, 더미 채널 홀(110a)의 저부에는 반도체 패턴(115)이 형성될 수도 있다.
도 7을 참조하면, 채널 홀(110) 내에 유전막 구조물(120), 채널(122) 및 매립 절연 패턴(124)을 포함하는 수직 채널 구조체를 형성할 수 있다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102e)의 표면, 채널 홀(110)의 측벽 및 반도체 패턴(115)의 상면을 따라 순차적으로 유전막, 채널 막 및 매립 절연막을 형성할 수 있다. 이후, 최상층의 층간 절연막(102e)의 상면이 노출될 때까지 상기 유전막, 채널 막 및 매립 절연막의 상부들을 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화할 수 있다. 이에 따라, 반도체 패턴(115) 상에 채널 홀(110)을 채우는 유전막 구조물(120), 채널(122) 및 매립 절연 패턴(124)이 형성될 수 있다.
상기 유전막은 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다. 상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 유전막은 ONO 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
상기 채널막은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 매립 절연막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 상기 채널막 및 상기 매립 절연막은 예를 들면, CVD 공정, PECVD 공정, 스퍼터링 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다.
유전막 구조물(120)은 채널(122)의 외측벽을 둘러싸는 스트로우 형상을 가질 수 있으며, 채널(122)은 실질적으로 컵 형상을 가질 수 있다. 매립 절연 패턴(124)은 채널(122) 내에 수용된 필라 형상을 가질 수 있다. 일부 실시예들에 있어서, 상기 매립 절연막의 형성이 생략될 수 있으며, 이 경우 채널(122)은 필라 형상으로 형성되어 채널 홀(110)의 나머지 부분을 채울 수 있다.
일부 예시적인 실시예들에 있어서, 더미 채널 홀(110a) 내에는 상기 수직 채널 구조체와 실질적으로 동일하거나 유사한 구조를 갖는 더미 수직 채널 구조체가 형성될 수 있다.
도 3에 도시된 바와 같이, 상기 더미 수직 채널 구조체는 더미 채널(122a), 더미 유전막 구조물(120a) 및 더미 매립 절연 패턴(124a)을 포함할 수 있다.
도 8을 참조하면, 채널 홀(110)의 상부를 캡핑하는 패드(128)를 형성할 수 있다.
예를 들면, 유전막 구조물(120), 채널(122) 및 매립 절연 패턴(124)의 상부를 에치-백(etch-back) 공정을 통해 제거하여 리세스를 형성할 수 있다. 이후, 상기 리세스를 채우는 패드막을 매립 절연 패턴(124), 채널(122), 유전막 구조물(120) 및 최상층의 층간 절연막(102e) 상에 형성할 수 있다. CMP 공정을 통해 최상층의 층간 절연막(102e)의 상기 상면이 노출될 때까지 상기 패드막을 평탄화하여 패드(128)를 형성할 수 있다.
상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다.
일부 예시적인 실시예들에 있어서, 도 3에 도시된 바와 같이, 상기 더미 수직 채널 구조체 상에는 더미 채널 홀(128a)의 상부를 캡핑하는 더미 패드(128a)가 형성될 수 있다.
상술한 채널 홀 행의 배열에 대응하여 복수의 패드들(128)이 최상층의 층간 절연막(102e) 내에서 패드 행을 형성하며, 복수의 상기 패드 행들이 상기 제3 방향을 따라 배열될 수 있다. 또한, 상기 패드 행 아래에 채널 행이 정의되며, 복수의 상기 채널 행들이 상기 제3 방향을 따라 배열될 수 있다.
이후, 최상층의 층간 절연막(102e), 패드(128), 더미 패드(128a) 및 몰드 보호막(108) 상에 상부 절연막(130)을 형성할 수 있다. 상부 절연막(130)은 예를 들면, 실리콘 산화물을 포함하도록 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 9를 참조하면, 상기 몰드 구조물을 절단하며 연장하는 개구부(140)를 형성할 수 있다.
예를 들면, 패드들(128)을 커버하며 상기 제3 방향으로 인접하는 일부 상기 채널 행들 사이의 상부 절연막(130) 부분을 노출시키는 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상부 절연막(130), 몰드 보호막(108), 층간 절연막들(102) 및 희생막들(104)을 식각하여 개구부(140)가 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH 물질을 사용하여 형성되며, 개구부(140) 형성 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
개구부(140)는 예를 들면 상기 제2 방향으로 연장되며, 복수의 개구부들(140)이 상기 제3 방향을 따라 형성될 수 있다. 이에 따라, 소정의 개수의 상기 채널 행들이 상기 제3 방향으로 이웃하는 개구부들(140) 사이에 배치될 수 있다. 예를 들면, 도 1 또는 도 9에 도시된 바와 같이 4개의 상기 채널 행들이 이웃하는 개구부들(140) 사이에 포함될 수 있다. 그러나, 상기 채널 행들의 개수는 상기 수직형 메모리 장치의 회로 설계, 집적도 등을 고려하여 조절될 수 있다.
예시적인 실시예들에 따르면, 개구부(140)를 통해 기판(100)의 상면이 노출될 수 있으며, 층간 절연막(102) 및 희생막(104)의 측벽들이 노출될 수 있다.
도 10을 참조하면, 개구부(140)에 의해 측벽이 노출된 희생막들(104)을 제거할 수 있다. 예시적인 실시예들에 따르면, 희생막들(104)은 실리콘 질화물에 식각 선택비를 갖는 식각액이 사용되는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산과 같은 산성 용액을 사용할 수 있다.
희생막들(104)이 제거됨에 따라, 각 층의 층간 절연막들(102) 사이에 갭(gap)(145)이 형성되며, 갭(145)에 의해 유전막 구조물(120)의 외측벽이 일부 노출될 수 있다. 일부 실시예들에 있어서, 최하층의 갭(145)을 통해 반도체 패턴(115)의 측벽이 노출될 수 있다.
도 11을 참조하면, 각 층의 갭(145)의 내벽 상에 인터페이스 막(150)을 형성하고, 갭들(145)의 나머지 부분을 채우며, 개구부(140)를 적어도 부분적으로 채우는 비금속 게이트막(155)을 형성할 수 있다.
인터페이스 막(150)은 예를 들면, 갭(145)을 정의하는 층간 절연막들(102)의 상면 및 저면, 및 유전막 구조물(120)의 상기 외측벽 상에 형성될 수 있다. 일부 실시예들에 있어서, 인터페이스 막(150)은 개구부(140)에 의해 노출된 층간 절연막(102)의 상기 측벽 상에도 형성될 수 있다.
인터페이스 막(150)은 금속 산화물 및/또는 금속 질화물을 포함하도록 예를 들면, ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 비금속 게이트막(155)은 폴리실리콘을 포함하도록 예를 들면, 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다. 비금속 게이트막(155)은 개구부(140)를 적어도 부분적으로 채우면서 상부 절연막(130)의 상면 상에도 형성될 수 있다.
도 12를 참조하면, 비금속 게이트막(155)을 부분적으로 제거하여 각 층의 갭(145)을 부분적으로 채우는 비금속 게이트 패턴(157)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상부 절연막(130)의 상기 상면 상에 형성된 비금속 게이트막(155) 부분을 CMP 공정을 통해 제거한 후, 개구부(140) 내에 형성된 비금속 게이트막(155) 부분을 예를 들면, 염소(Cl2) 가스를 이용한 기상 식각(Gas Phase Etching: GPE) 공정을 통해 추가적으로 제거할 수 있다.
상기 식각 공정에 의해 갭(145) 내에 형성된 비금속 게이트막(155) 부분도 일부 제거될 수 있으며, 이에 따라 갭(145)을 부분적으로 채우는 비금속 게이트 패턴(157)이 형성될 수 있다.
비금속 게이트 패턴(157)은 개구부들(140) 사이에서 상기 채널 행들을 둘러싸며 상기 제2 방향으로 연장할 수 있다. 비금속 게이트 패턴(157)에 의해 갭(145)의 일부가 잔류하여 리세스(147)가 형성될 수 있다.
예시적인 실시예들에 따르면, 이웃하는 수직 채널 구조체 사이의 공간(도 12에서 점선 사각형으로 표시됨)은 실질적으로 비금속 게이트 패턴(157)에 의해 완전히 채워질 수 있다.
도 13을 참조하면, 각 층의 리세스들(147) 및 개구부(140)를 채우는 금속 게이트막(160)을 형성할 수 있다.
일부 실시예들에 있어서, 금속 게이트막(160)은 각 층의 리세스들(147)을 완전히 채우며, 개구부(140)를 부분적으로 채울 수 있다. 또한, 금속 게이트막(160)은 상부 절연막(130)의 상면 상에도 형성될 수 있다.
금속 게이트막(160)은 텅스텐과 같은 저저항 금속을 포함하도록 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 14를 참조하면, 금속 게이트막(160)을 부분적으로 식각하여 리세스(147)를 채우는 금속 게이트 패턴(163)을 형성할 수 있다.
예를 들면, 상부 절연막(130)의 상기 상면 상에 형성된 금속 게이트막(160) 부분을 CMP 공정을 통해 제거하고, 등방성 식각 공정을 통해 개구부(140) 내에 포함된 금속 게이트막(160) 부분을 제거할 수 있다. 이에 따라, 금속 게이트막(160)은 상기 제1 방향으로 따라 분리되어 각 층의 리세스(147) 내에 금속 게이트 패턴(163)이 형성될 수 있다.
금속 게이트 패턴(163)이 형성됨에 따라, 비금속 게이트 패턴(157) 및 금속 게이트 패턴(163)을 포함하는 게이트 라인들(165, 예를 들면, 165a 내지 165d)이 상기 제1 방향을 따라 서로 이격되도록 형성될 수 있다.
게이트 라인들(165)은 기판(100)의 상기 상면으로부터 순차적으로 적층된 GSL(예를 들면, 165a), 워드 라인(예를 들면, 165b, 165c) 및 SSL(예를 들면, 165d)를 포함할 수 있다. 상기 GSL, 워드 라인 및 SSL의 적층 수는 상기 수직형 메모리 장치의 용량 및 회로 설계를 고려하여 증가될 수 있다.
게이트 라인들(165), 층간 절연막들(102), 및 게이트 라인들(165) 및 층간 절연막들(102) 내에 포함된 상기 채널 행들에 의해 게이트 라인 적층체가 정의될 수 있다. 복수의 상기 게이트 라인 적층체들이 개구부들(140)에 의해 서로 분리되며, 상기 제3 방향을 따라 배열될 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 라인 적층체의 중앙부에는 비금속 게이트 패턴(157)이 형성되며, 상기 채널 행들을 감싸며 상기 제2 방향으로 연장될 수 있다. 상기 게이트 라인 적층체의 주변부에는 비금속 게이트 패턴(157)을 감싸는 금속 게이트 패턴(163)이 형성될 수 있다.
도 3에 도시된 바와 같이, 금속 게이트 패턴(163)은 상기 게이트 라인 적층체의 계단부로 돌출되도록 형성될 수 있다.
상술한 예시적인 실시예들에 따르면, 예를 들면 폴리실리콘을 포함하는 비금속 게이트막(155)을 갭(145)을 채우도록 먼저 형성하고, 비금속 게이트막(155)을 부분적으로 제거할 수 있다. 비금속 게이트막(155)이 제거된 공간(예를 들면, 리세스(147))에 금속 게이트 막(160) 또는 금속 게이트 패턴(163)을 채울 수 있다.
일부 예시적인 실시예들에 따르면, 갭(145) 내부에 형성된 비금속 게이트막(155)을 제거하지 않고, 비금속 게이트막(155) 상에 금속막을 형성할 수 있다. 이후, 비금속 게이트막(155) 및 상기 금속막을 열처리를 통해 서로 반응시킬 수 있다. 이 경우, 갭(145) 내에 형성된 비금속 게이트막(155)의 일부가 금속 실리사이드를 포함하는 금속 게이트 패턴으로 변환되며, 미반응된 비금속 게이트막(155) 부분이 비금속 게이트 패턴으로 정의될 수 있다.
상기 금속막은 코발트 또는 니켈을 포함할 수 있으며, 이 경우 상기 금속 게이트 패턴은 코발트 실리사이드 또는 니켈 실리사이드를 포함할 수 있다.
도 15를 참조하면, 이온 주입 공정을 수행하여 개구부(140)를 통해 노출된 기판(100) 상부에 불순물 영역(105)을 형성할 수 있다. 불순물 영역(105) 영역 상에는 개구부(140)를 채우는 커팅 패턴(170)을 형성할 수 있다.
불순물 영역(105) 예를 들면, 상기 제2 방향으로 연장하며, 상기 수직형 메모리 장치의 CSL로 제공될 수 있다. 상기 CSL의 저항을 감소시키기 위해 불순물 영역(105) 상에 금속 실리사이드 패턴을 더 형성할 수도 있다.
커팅 패턴(170)은 실리콘 산화물과 같은 절연 물질을 개구부(140) 내에 충진함으로써 형성될 수 있다. 일부 실시예들에 있어서, 커팅 패턴(170)은 상부 절연막(130)과 실질적으로 병합될 수도 있다.
이후, 도 3에 도시된 바와 같이 각 층의 게이트 라인(165)과 전기적으로 연결되는 콘택들(180)을 형성할 수 있다.
예를 들면, 상부 절연막(130) 및 몰드 보호막(108) 을 부분적으로 식각하여 각 층의 게이트 라인(165)의 계단부를 노출시키는 콘택 홀을 형성할 수 있다.
일부 실시예들에 있어서, 상기 콘택 홀 형성 시, 상기 계단부에 형성된 인터페이스 막(150)도 부분적으로 제거될 수 있다. 이에 따라, 상기 계단부에 형성된 금속 게이트 패턴(163)이 노출될 수 있다.
이후, 상기 콘택 홀들을 채우는 도전막을 상부 절연막(130) 상에 형성하고, 상기 도전막의 상부를 예를 들면, CMP 공정을 통해 평탄화하여 콘택들(180)을 형성할 수 있다.
예시적인 실시예들에 따르면, 콘택(180)은 각 층의 금속 게이트 패턴(163)과 접촉할 수 있다. 이에 따라, 콘택(180) 및 게이트 라인(165) 사이의 저항을 감소시킬 수 있다.
도 16은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 17은 도 16의 "A"부분을 확대도시한 부분 단면도이다. 구체적으로 도 17은"A"부분을 기판(100)의 상면에 평행한 방향으로 절단한 단면도이다.
도 16 및 도 17에 도시된 수직형 메모리 장치는 각 층의 갭(145) 내부에 형성된 인터페이스 막의 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조부호가 사용된다.
도 16 및 도 17을 참조하면, 게이트 라인(167, 예를 들면 167a 내지 167d)은 폴리실리콘과 같은 실리콘 화합물을 포함하는 비금속 게이트 패턴(158) 및 텅스텐과 같은 금속을 포함하는 금속 게이트 패턴(164)을 포함할 수 있다. 각 층의 갭(145) 내부에서 비금속 게이트 패턴(158) 및 금속 게이트 패턴(164)을 부분적으로 감싸는 인터페이스 막이 형성될 수 있다.
상기 인터페이스 막은 제1 인터페이스 막(151), 제2 인터페이스 막(152) 및 제3 인터페이스 막(161)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 인터페이스 막(151)은 각 층의 갭(145)을 정의하는 유전막 구조물(120)의 외측벽, 및 층간 절연막들(102)의 상면 및 저면 상에 형성될 수 있다. 제1 인터페이스 막(151)은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
제2 인터페이스 막(152)은 제1 인터페이스 막(151) 상에 형성될 수 있다. 제2 인터페이스 막(152)은 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다.
수직 채널 구조체 및 비금속 게이트 패턴(158) 사이에 서로 다른 물질을 포함하는 복층 구조의 상기 인터페이스 막이 배치됨에 따라, 각 메모리 셀에서의 일함수가 보다 미세하게 조절될 수 있다.
비금속 게이트 패턴(158) 및 금속 게이트 패턴(164) 사이에는 제3 인터페이스 막(161)이 형성될 수 있다. 제3 인터페이스 막(161)은 비금속 게이트 패턴(158) 및 금속 게이트 패턴(164) 사이의 물질 확산을 방지하는 배리어 막으로 제공될 수 있다. 또한, 제3 인터페이스 막(161)은 비금속 게이트 패턴(158) 및 금속 게이트 패턴(164) 사이의 접촉 저항을 감소시키는 버퍼막으로 제공될 수 있다.
일부 실시예들에 있어서, 제3 인터페이스 막(161)은 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다.
도 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 18에 도시된 수직형 메모리 장치는 제2 영역(II)에서의 각 층의 게이트 라인의 계단부(점선 사각형으로 표시된"B"부분)의 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조부호가 사용된다.
도 18을 참조하면, 각 층의 게이트 라인(169, 예를 들면 169a 내지 169b)은 비금속 게이트 패턴(159) 및 금속 게이트 패턴(166)을 포함할 수 있다. 각 층의 갭 내부에는 인터페이스 막(150a)이 형성되어 게이트 라인(169)을 부분적으로 둘러쌀 수 있다.
상기 계단부는 실질적으로 금속 게이트 패턴(166)으로 구성되며, 비금속 게이트 패턴(159)은 상기 계단부에 포함되지 않을 수 있다.
예시적인 실시예들에 따르면, 금속 게이트 패턴(166)은 상기 계단부에서 비금속 게이트 패턴(159)보다 큰 두께 또는 높이를 가질 수 있다. 도 18에 도시된 바와 같이, 금속 게이트 패턴(166)은 상기 계단부에서 상기 제1 방향으로 확장된 돌출부를 포함할 수 있다.
따라서, 게이트 라인 적층체의 중앙부에는 비금속 게이트 패턴(159)을 형성하여 휨 현상을 방지하고, 상기 계단부 및/또는 상기 게이트 라인 적층체의 주변부에는 부피가 증가된 금속 게이트 패턴(166)이 형성되므로 게이트 라인(169)의 저항을 감소시킬 수 있다. 그러므로, 기계적 안정성 및 전기적 신뢰성이 동시에 향상된 수직형 메모리 장치가 구현될 수 있다.
콘택(185)은 예를 들면, 상부 절연막(130), 몰드 보호막(108) 및 상기 계단부에 형성된 인터페이스 막(150a)을 관통하여 금속 게이트 패턴(166)의 상기 돌출부 상에 안착될 수 있다.
도 19 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로 도 19 내지 도 29는 도 1에 표시된 II-II'라인을 따라 절단된 단면도들이다.
예를 들면, 도 19 내지 도 29는 도 18에 도시된 수직형 메모리 장치의 제조 방법을 도시하고 있다. 도 4 내지 도 15를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 19를 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100) 상에 희생막들(102, 예를 들면 102a 내지 102b) 및 층간 절연막들(104, 예를 들면 104a 내지 104b)을 교대로 반복 적층하여 몰드 구조물을 형성할 수 있다.
이후, 제2 영역(II) 상의 상기 몰드 구조물 부분을 복수의 포토 공정을 통해 단계적으로 식각하여 도 19에 도시된 바와 같이 계단형 몰드 구조물을 형성할 수 있다.
도 20을 참조하면, 상기 계단형 몰드 구조물 상에 추가 희생막(103)을 형성할 수 있다.
예시적인 실시예들에 따르면, 추가 희생막(103)은 희생막(104)에 포함된 질화물 계열 물질과 실질적으로 동일하거나 유사한 물질을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 추가 희생막(103)은 낮은 스텝-커버리지(step-coverage) 조건에서 수행되는 증착 공정을 통해 실리콘 질화물을 포함하도록 형성될 수 있다. 이에 따라, 추가 희생막(103)은 상기 계단형 몰드 구조물의 측벽들 상에서는 상대적으로 얇으며 상기 계단형 몰드 구조물의 상면들 상에서는 상대적으로 두껍게 형성될 수 있다.
도 21을 참조하면, 추가 희생막(103)을 부분적으로 제거하여 추가 희생막 패턴(106)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 식각 공정에 의해 상기 계단형 몰드 구조물의 상기 측벽 상에 형성된 추가 희생막(103) 부분이 실질적으로 제거될 수 있다. 한편, 상기 계단형 몰드 구조물의 상기 상면 상에 형성된 추가 희생막(103) 부분은 일부 잔류하여 추가 희생막 패턴(106)이 형성될 수 있다.
추가 희생막 패턴(106)은 상기 계단형 몰드 구조물의 각 계단부의 상면마다 형성될 수 있다. 일부 실시예들에 있어서, 추가 희생막 패턴(106)은 희생막(104)과 실질적으로 병합될 수 있다.
도 22를 참조하면, 상기 계단형 몰드 구조물의 측부를 커버하는 몰드 보호막(108)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 계단형 몰드 구조물 및 추가 희생막 패턴(106) 상에 몰드 보호막(108)을 형성한 후, 몰드 보호막(108) 상부를 CMP 공정을 통해 평탄화할 수 있다. 상기 평탄화 공정에 의해 최상층의 추가 희생막 패턴이 제거되며, 최상층의 희생막(102e)의 상면이 다시 노출될 수 있다.
도 23을 참조하면, 도 5 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 영역(I)에서 상기 계단형 몰드 구조물을 관통하는 채널 홀을 형성할 수 있다. 상기 채널 홀의 저부에 반도체 패턴(115)을 형성하고, 반도체 패턴(115) 상에 유전막 구조물, 채널 및 매립 절연 패턴을 포함하는 수직 채널 구조체를 형성할 수 있다. 상기 수직 채널 구조체 상에는 상기 채널 홀의 상부를 캡핑하는 패드를 형성할 수 있다.
도 23에 도시된 바와 같이, 제2 영역(II)과 인접한 제1 영역(I)의 경계부에는 더미 채널 홀(110a)이 상기 채널 홀과 실질적으로 동시에 형성될 수 있다. 더미 채널 홀(110a) 내부에는 상기 수직 채널 구조체와 실질적으로 동일한 구조를 가지며, 더미 유전막 구조물(120a), 더미 채널(122a) 및 더미 매립 절연 패턴(124a)을 포함하는 더미 수직 채널 구조체가 형성될 수 있다. 상기 더미 수직 채널 구조체 상에는 더미 채널 홀(110a) 상부를 캡핑하는 더미 패드(128a)가 형성될 수 있다.
이후, 상기 계단형 몰드 구조물, 상기 패드, 더미 패드(128a) 및 몰드 보호막(108)을 덮는 상부 절연막(130)을 형성할 수 있다.
도 24를 참조하면, 도 9 및 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 계단형 몰드 구조물 및 몰드 보호막(108)을 절단하며 상기 제2 방향으로 연장하는 개구부(140, 도 9 참조)를 형성할 수 있다. 이후, 개구부(140)를 통해 노출된 희생막들(104)을 질화물에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 습식 식각 공정에 의해 희생막들(104)과 함께 추가 희생막 패턴들(106)이 함께 제거될 수 있다. 이에 따라, 각 층의 희생막(104)이 제거된 공간에 의해 갭(145)이 정의되며, 희생막(104)과 함께 추가 희생막 패턴(106)이 제거된 공간에 의해 확장 갭(146)이 정의될 수 있다.
갭들(145)은 제1 영역(I) 내에 형성되며, 확장 갭들(146)은 제2 영역(II) 내에 형성될 수 있다. 확장 갭들(146)은 실질적으로 상기 계단형 몰드 구조물의 상기 계단부들에 대응될 수 있다. 예시적인 실시예들에 따르면, 확장 갭(146)은 갭(145)보다 상기 제1 방향으로 증가된 높이를 가질 수 있다.
도 25를 참조하면, 도 11을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 각 층의 갭(145) 및 확장 갭(146)의 내벽을 따라 인터페이스 막(150a)을 형성한 후, 인터페이스 막(150a) 상에 갭(145) 및 확장 갭(146)을 충진하는 비금속 게이트 막(156)을 형성할 수 있다.
예시적인 실시예들에 따르면, 예를 들면 도 11을 참조로 설명한 공정과 실질적으로 동일한 증착 조건(예를 들면, 증착 시간 또는 증착 두께)에서 비금속 게이트 막(156)을 형성하는 경우, 확장 갭(146)은 증가된 공간 부피를 가지므로 비금속 게이트 막(156)에 의해 완전히 충진되지 않을 수 있다. 따라서, 각 층의 확장 갭(146) 내에는 보이드(146a)가 생성될 수 있다.
도 26을 참조하면, 도 12를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 비금속 게이트막(156)을 부분적으로 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 개구부 내에 형성된 비금속 게이트막(156) 부분이 제거되며, 갭(145) 내에 형성된 비금속 게이트막(156) 부분 역시 일부 제거될 수 있다. 또한, 확장 갭(146)에 형성된 비금속 게이트막(156) 부분이 실질적으로 완전히 제거되어 리세스(147a)가 형성될 수 있다. 이에 따라, 각 층의 갭(145)을 부분적으로 채우는 비금속 게이트 패턴(159)이 형성될 수 있다.
예시적인 실시예들에 따르면, 확장 갭(146) 내에는 보이드(146a)에 의해 제거되어야 할 비금속 게이트막(156)의 식각량이 감소될 수 있다. 따라서, 확장 갭(146) 또는 상기 계단부에서의 비금속 게이트막(156)의 제거가 보장될 수 있다.
도 27을 참조하면, 도 13 및 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 리세스(147a) 내에 금속 게이트막을 충진함으로써 각 층의 상기 계단부에 금속 게이트 패턴(166)을 형성할 수 있다. 금속 게이트 패턴(166)은 상술한 확장 갭(146)을 채우며, 갭(145) 내부로도 부분적으로 연장될 수 있다. 금속 게이트 패턴(166)은 상기 계단부에서 상기 제1 방향으로 확장된 돌출부를 포함할 수 있다.
이에 따라, 비금속 게이트 패턴(159) 및 금속 게이트 패턴(166)을 포함하는 게이트 라인(169, 예를 들면 169a 내지 169d)이 층간 절연막들(102) 사이의 각 층에 형성될 수 있다.
이후, 도 15를 참조로 설명한 바와 같이, 상기 개구부를 통해 노출된 기판(100) 상부에 불순물 영역을 형성하고, 상기 불순물 영역 상에 상기 개구부를 채우는 커팅 패턴을 형성할 수 있다. 상기 커팅 패턴에 의해 게이트 라인 적층체가 정의될 수 있다. 상기 게이트 라인 적층체는 상기 제1 방향으로 교대로 적층되는 게이트 라인들(169) 및 층간 절연막들(102), 및 게이트 라인들(169) 및 층간 절연막들(102)을 관통하는 상기 수직 채널 구조체들을 포함할 수 있다.
도 28을 참조하면, 상부 절연막(130) 및 몰드 보호막(108)을 부분적으로 제거하여 콘택 홀들(175)을 형성할 수 있다.
예시적인 실시예들에 따르면, 콘택 홀(175)은 상기 계단부에 형성된 인터페이스 막(150a) 부분을 관통하여 각 층의 금속 게이트 패턴(166)의 상기 돌출부의 상면을 노출시킬 수 있다.
도 29를 참조하면, 콘택 홀(175) 내에 콘택(185)을 형성할 수 있다.
예를 들면, 콘택 홀들(175)을 채우는 도전막을 상부 절연막(130) 상에 형성할 수 있다. 상기 도전막의 상부를 예를 들면, CMP 공정을 통해 상부 절연막(130)의 상면이 노출될 때까지 평탄화하여 콘택들(185)을 형성할 수 있다.
예시적인 실시예들에 따르면, 콘택(185)은 각 층의 금속 게이트 패턴(166)의 상기 돌출부 상에 안착될 수 있다.
상술한 예시적인 실시예들에 따르면, 확장 갭(146)의 형성을 통해 제2 영역(II) 또는 상기 계단부에서의 비금속 게이트막(156)의 제거가 보장될 수 있다. 따라서, 상기 계단부에서는 두께가 증가된 금속 게이트 패턴(166)이 형성되어 각 게이트 라인(169)에서의 저항을 감소시킬 수 있다.
전술한 예시적인 실시예들에 따른 수직형 메모리 장치 및 이의 제조 방법은 예를 들면, 20층, 30층 또는 40층 이상의 고층 계단 구조를 포함하는 3차원 반도체 장치에 적용되어 전기적, 기계적 신뢰성을 향상시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102: 층간 절연막
103: 추가 희생막 105: 불순물 영역
106: 추가 희생막 패턴 108: 몰드 보호막
110: 채널 홀 110a: 더미 채널 홀
115: 반도체 패턴 120: 유전막 구조물
120a: 더미 유전막 구조물 122: 채널
122a: 더미 채널 124: 매립 절연 패턴
124a: 더미 매립 절연 패턴 128: 패드
128a: 더미 패드 130: 상부 절연막
140: 개구부 145: 갭
146: 확장 갭 146a: 보이드
147, 147a: 리세스 150, 150a: 인터페이스 막
151: 제1 인터페이스 막 152: 제2 인터페이스 막
161: 제3 인터페이스 막 155, 156: 비금속 게이트 막
157, 158, 159: 비금속 게이트 패턴
160: 금속 게이트 막
163, 164, 166: 금속 게이트 패턴
165, 167, 169: 게이트 라인 170: 커팅 패턴
175: 콘택 홀 180, 185: 콘택

Claims (10)

  1. 기판;
    상기 기판의 상면에 대해 수직 방향으로 연장하는 복수의 채널들;
    상기 채널들을 감싸며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 비금속 게이트 패턴들; 및
    상기 비금속 게이트 패턴들 각각을 둘러싸며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 금속 게이트 패턴들을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 비금속 게이트 패턴들은 폴리실리콘을 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 금속 게이트 패턴들은 금속 또는 금속 실리사이드를 포함하는 수직형 메모리 장치.
  4. 제1항에 있어서, 각 층의 상기 비금속 게이트 패턴 및 상기 금속 게이트 패턴에 의해 게이트 라인이 정의되며, 복수의 상기 게이트 라인들이 상기 수직 방향으로 서로 이격되어 적층되는 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 게이트 라인들 사이에 배치되며, 상기 수직 방향으로 서로 이격되어 적층되는 층간 절연막들을 더 포함하는 수직형 메모리 장치.
  6. 제5항에 있어서, 각 층의 상기 층간 절연막 및 상기 게이트 라인 사이에서 상기 게이트 라인을 감싸는 인터페이스 막을 더 포함하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 채널들 사이의 공간은 상기 인터페이스 막 및 상기 비금속 게이트 패턴에 의해 완전히 채워지는 수직형 메모리 장치.
  8. 제4항에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 계단 형상으로 적층되며, 각 층의 상기 게이트 라인은 수평 방향으로 돌출된 계단부를 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 계단부는 상기 금속 게이트 패턴으로 구성되는 수직형 메모리 장치.
  10. 기판;
    상기 기판의 상면에 대해 수직 방향으로 서로 이격되어 적층되는 층간 절연막들;
    상기 층간 절연막들을 상기 수직 방향으로 관통하는 복수의 채널들;
    상기 층간 절연막들 및 상기 채널들에 의해 정의되는 갭들을 부분적으로 채우며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 비금속 게이트 패턴들; 및
    상기 갭들의 나머지 부분들을 채우며, 상기 수직 방향으로 서로 이격되어 적층되는 복수의 금속 게이트 패턴들을 포함하는 수직형 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190004093A (ko) * 2017-07-03 2019-01-11 삼성전자주식회사 반도체 소자
US11430807B2 (en) 2020-01-23 2022-08-30 Samsung Electronics Co., Ltd. Three-dimensional memory device including word line including polysilicon and metal

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180066650A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 소자
KR102344862B1 (ko) * 2017-05-17 2021-12-29 삼성전자주식회사 수직형 반도체 소자
KR102313920B1 (ko) 2017-07-31 2021-10-19 삼성전자주식회사 수직형 반도체 소자
CN107644876B (zh) * 2017-08-28 2019-01-01 长江存储科技有限责任公司 台阶结构及其形成方法
CN107731743A (zh) * 2017-08-31 2018-02-23 长江存储科技有限责任公司 一种多晶硅部分替换钨的应力控制方法及结构
KR102624625B1 (ko) 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2019201028A (ja) 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体装置
KR102618492B1 (ko) 2018-05-18 2023-12-28 삼성전자주식회사 3차원 반도체 소자
KR20200015219A (ko) * 2018-08-03 2020-02-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2020027873A (ja) 2018-08-10 2020-02-20 キオクシア株式会社 半導体装置
US10431686B1 (en) * 2018-09-10 2019-10-01 Qualcomm Incorporated Integrated circuit (IC) employing a channel structure layout having an active semiconductor channel structure(s) and an isolated neighboring dummy semiconductor channel structure(s) for increased uniformity
JP7068118B2 (ja) 2018-09-18 2022-05-16 キオクシア株式会社 半導体装置の製造方法
KR102541001B1 (ko) * 2018-09-28 2023-06-07 삼성전자주식회사 수직형 메모리 장치
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
WO2021026819A1 (en) * 2019-08-14 2021-02-18 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
KR20210051262A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치 제조 방법
KR20220093687A (ko) * 2020-12-28 2022-07-05 삼성전자주식회사 수직형 메모리 장치
CN112992915B (zh) * 2021-03-03 2022-01-25 长江存储科技有限责任公司 三维存储器及其制作方法
US11877446B2 (en) * 2021-06-11 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device with electrically conductive layers containing vertical tubular liners and methods for forming the same
CN113594174B (zh) * 2021-08-10 2023-12-05 长江存储科技有限责任公司 三维存储器及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100063385A (ko) * 2008-12-03 2010-06-11 삼성전자주식회사 비휘발성 메모리 장치
KR20100093348A (ko) * 2009-02-16 2010-08-25 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140035084A (ko) * 2012-09-13 2014-03-21 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US20140203346A1 (en) * 2013-01-18 2014-07-24 Chang-Hyun Lee Vertical type semiconductor devices including a metal gate and methods of forming the same
US20150243675A1 (en) * 2014-02-24 2015-08-27 Tai-Soo Lim Semiconductor memory device and method of fabricating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
WO2012070096A1 (ja) 2010-11-22 2012-05-31 株式会社日立製作所 不揮発性記憶装置およびその製造方法
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR20130072911A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101907069B1 (ko) 2011-12-28 2018-10-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130113212A (ko) 2012-04-05 2013-10-15 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140024632A (ko) 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8946076B2 (en) 2013-03-15 2015-02-03 Micron Technology, Inc. Methods of fabricating integrated structures, and methods of forming vertically-stacked memory cells
KR102101841B1 (ko) 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100063385A (ko) * 2008-12-03 2010-06-11 삼성전자주식회사 비휘발성 메모리 장치
KR20100093348A (ko) * 2009-02-16 2010-08-25 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140035084A (ko) * 2012-09-13 2014-03-21 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US20140203346A1 (en) * 2013-01-18 2014-07-24 Chang-Hyun Lee Vertical type semiconductor devices including a metal gate and methods of forming the same
KR20140093421A (ko) * 2013-01-18 2014-07-28 삼성전자주식회사 수직형 반도체 소자
US20150243675A1 (en) * 2014-02-24 2015-08-27 Tai-Soo Lim Semiconductor memory device and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190004093A (ko) * 2017-07-03 2019-01-11 삼성전자주식회사 반도체 소자
US11430807B2 (en) 2020-01-23 2022-08-30 Samsung Electronics Co., Ltd. Three-dimensional memory device including word line including polysilicon and metal

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US10079203B2 (en) 2018-09-18
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