KR20200053067A - 수직형 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층된 복수의 게이트 전극들, 및 상기 기판의 상면에 수직한 제1 방향으로 상기 복수의 게이트 전극들을 관통하는 수직 채널 구조체를 포함한다. 상기 수직 채널 구조체는 상기 제1 방향으로 연장되는 채널, 상기 채널의 내부 공간을 부분적으로 채우는 제1 매립막, 상기 제1 매립막의 상면의 적어도 일부 및 상기 제1 매립막 상으로 돌출된 상기 채널의 상부 내측벽을 덮으며, n형 불순물을 포함하는 제1 라이너, 상기 제1 라이너의 적어도 일부를 덮는 제2 매립막, 및 상기 제2 매립막 상에 배치되고 상기 제1 라이너에 접촉하는 패드를 포함한다.

Description

수직형 메모리 장치 {VERTICAL MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 장치의 집적도를 증가시킬 필요가 있다. 반도체 메모리 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 복수의 게이트 전극들 중에서 상부에 위치한 게이트 전극들에 의한 게이트 유도 드레인 누설 전류(gate-induced drain leakage, GIDL) 현상을 이용하여, 소거 동작을 수행할 수 있는 수직형 메모리 장치를 제공하는 것이다
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층된 복수의 게이트 전극들, 및 상기 기판의 상면에 수직한 제1 방향으로 상기 복수의 게이트 전극들을 관통하는 수직 채널 구조체를 포함한다. 상기 수직 채널 구조체는 상기 제1 방향으로 연장되는 채널, 상기 채널의 내부 공간을 부분적으로 채우는 제1 매립막, 상기 제1 매립막의 상면의 적어도 일부 및 상기 제1 매립막 상으로 돌출된 상기 채널의 상부 내측벽을 덮으며, n형 불순물을 포함하는 제1 라이너, 상기 제1 라이너의 적어도 일부를 덮는 제2 매립막, 및 상기 제2 매립막 상에 배치되고 상기 제1 라이너에 접촉하는 패드를 포함한다.
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층된 복수의 게이트 전극들, 상기 기판의 상면에 수직한 제1 방향으로 상기 복수의 게이트 전극들을 관통하는 채널, 상기 채널의 외측벽을 덮으며 상기 제1 방향으로 연장되는 게이트 유전막, 및 상기 채널의 내부 공간을 부분적으로 채우는 제1 매립막, 및 상기 제1 매립막 상에 순차적으로 적층된 라이너, 제2 매립막 및 패드를 포함하는 패드 구조체를 포함한다. 상기 라이너는 상기 채널의 상부 내측벽과 접촉하고 n형 불순물을 포함하는 반도체 물질로 이루어지고, 상기 채널의 상단 및 상기 라이너의 상단은 상기 복수의 게이트 전극들 중 최상부의 제1 게이트 전극의 상면보다 높을 수 있다.
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층된 복수의 게이트 전극들, 상기 기판의 상면에 수직한 제1 방향으로 상기 복수의 게이트 전극들을 관통하는 채널, 상기 채널의 상부 내측벽이 드러나도록 상기 채널의 내부 공간을 부분적으로 채우는 제1 매립막, 상기 제1 매립막 상에 배치되고 상기 채널의 상기 상부 내측벽을 덮으며, n형 불순물을 포함하는 반도체 물질로 이루어진 라이너, 및 상기 라이너에 접촉하는 패드를 포함한다. 상기 채널의 상단 및 상기 라이너의 상단은 상기 복수의 게이트 전극들 중 최상부의 제1 게이트 전극의 상면보다 높고, 상기 라이너의 하단은 상기 제1 게이트 전극의 하면보다 낮고, 상기 제1 게이트 전극에 인접한 제2 게이트 전극의 상면보다 높을 수 있다.
본 발명의 실시예들에 따르면, 복수의 게이트 전극들 중에서 상부에 위치한 게이트 전극들에 의한 게이트 유도 드레인 누설 전류(gate-induced drain leakage, GIDL) 현상을 이용하여, 소거 동작을 수행할 수 있는 수직형 메모리 장치가 제공될 수 있다.
본 발명의 실시예들에 따르면, 이온 주입 공정에 의해 채널의 상부에 n형 불순물을 주입시키는 것이 아니고, 채널의 상부를 덮는 고농도의 n형 불순물로 도핑된 라이너를 이용하여 채널의 상부에 불순물 영역을 형성하기 때문에, 높은 dose의 이온 주입 공정으로 인해 발생하는 결함들(기생 워드라인 등)을 방지할 수 있다. 따라서, 신뢰성 및 생산성이 보다 향상된 수직형 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 2는 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 3 내지 도 6은 예시적인 실시예들에 따른 수직형 메모리 장치의 일부를 나타내는 단면도들로서, 도 1의 'A'영역에 대응되는 단면도들이다.
도 7 내지 도 16은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 17은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 18 내지 도 22는 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 23은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 예시적인 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 상기 수직형 메모리 장치는 기판(100)의 상면 상에 형성된 하부 절연막(113), 하부 절연막(113) 상에서 기판(100)의 상면에 대해 실질적으로 수직한 Z 방향으로 연장하며 게이트 유전막(150), 채널(153), 제1 매립막(157), 라이너(191), 제2 매립막(193) 및 패드(197)를 포함하는 수직 채널 구조체, 및 상기 수직 채널 구조체를 감싸며 상기 Z 방향을 따라 이격되어 적층되는 게이트 전극들(180)을 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 실시예에서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 예를 들면, 기판(100)은 p형 웰(well)을 포함할 수 있다.
복수의 하부 절연막들(113)이 기판(100) 상에 소정의 간격으로 X 방향을 따라 배열될 수 있다. 상기 X 방향은 기판(100)의 상면에 평행하면서 상기 Z 방향과 실질적으로 수직하게 교차할 수 있다. 하부 절연막(113)은 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
게이트 전극들(180, 예를 들면 180a 내지 180j)은 게이트 유전막(150)의 외측벽 상에 형성되어 상기 Z 방향을 따라 서로 이격되도록 적층될 수 있다. 게이트 전극들(180)은 상기 수직 채널 구조체들을 둘러싸면서 Y 방향으로 연장될 수 있다. 상기 Y 방향은 기판(100)의 상면에 평행하면서 상기 Z 방향 및 상기 X 방향과 실질적으로 수직하게 교차할 수 있다. 게이트 전극들(180)은 기판(100)의 상기 상면으로부터 상기 Z 방향을 따라 길이 또는 너비가 감소하는 형상으로 적층될 수 있다. 예를 들면, 게이트 전극들(180)은 계단 형상으로 적층되며, 각 층의 게이트 전극(180)은 상기 Y 방향으로 돌출되는 계단부를 포함할 수 있다.
게이트 전극(180b)은 상기 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 게이트 전극(180h)은 상기 스트링 선택 라인들(String Selection Line: SSL)로 제공될 수 있다. 상기 그라운드 선택 라인 및 상기 스트링 선택 라인 사이의 게이트 전극들(180c 내지 180g)은 상기 워드 라인들(word line: WL) 로 제공될 수 있다. 그리고, 최상층의 게이트 전극들(180i, 180j)은 상부 소거 라인들로 제공될 수 있다. 최하층의 게이트 전극(180a)은 하부 소거 라인으로 제공될 수 있다.
도 1에 도시된 게이트 전극들(180)의 적층 수는 단지 예시적인 것이며, 상기 수직형 메모리 장치의 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 메모리 용량 또는 집적도를 고려하여 수십 층 내지 수백 층으로 적층될 수도 있다.
게이트 전극(180)은 도핑된 다결정 실리콘, 금속, 금속 실리사이드 및 금속 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 게이트 전극(180)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 또는 금속 질화물을 포함할 수 있다. 일 실시예에서, 게이트 전극(180)은 금속 질화막 및 금속막이 적층된 다층막 구조를 가질 수 있다.
상기 Z 방향을 따라 인접하는 게이트 전극들(180) 사이에는 몰드 절연막 (132, 예를 들면 132a 내지 132k)이 구비될 수 있다. 몰드 절연막(132)은 실리콘 산화물, 실리콘 산탄화물(SiOC) 또는 실리콘 산불화물(SiOF)과 같은 산화물 계열의 물질을 포함할 수 있다. 몰드 절연막들(132)에 의해 게이트 전극들(180)이 상기 Z 방향으로 서로 절연될 수 있다. 상술한 바와 같이, 몰드 절연막들(132)은 게이트 전극들(180)과 실질적으로 동일하거나 유사한 계단 형상으로 상기 Z 방향을 따라 적층될 수 있다.
게이트 유전막(150), 채널(153), 제1 매립막(157), 라이너(191), 제2 매립막(193) 및 패드(197)를 포함하는 상기 수직 채널 구조체는 하부 절연막(113)의 상면으로부터 상기 Z 방향으로 연장되어 게이트 전극들(180) 및 몰드 절연막들(132)을 관통할 수 있다. 복수의 상기 수직 채널 구조체들이 상기 X 방향 및 상기 Y 방향으로 행렬을 이룰 수 있다. 복수의 상기 수직 채널 구조체들은 X-Y 평면 상에서 지그재그(zig zag) 배치될 수도 있다.
채널(153)은 하부 절연막(113)의 상면으로부터 상기 Z 방향으로 연장되어 게이트 전극들(180) 및 몰드 절연막들(132)을 관통할 수 있다. 채널(153)은 내부가 빈 실린더(cylinder) 형상 또는 컵(cup) 형상을 가질 수 있다. 채널(153)은 다결정 실리콘 또는 단결정 실리콘을 포함할 수 있다. 채널(153)의 상단은 최상층의 게이트 전극(180j)의 상면보다 높을 수 있다.
게이트 유전막(150)은 채널(153)의 외측벽 상에 형성될 수 있다. 게이트 유전막(150)의 일부는 하부 절연막(113)의 상기 상면과 채널(153)의 하단 사이에 배치될 수 있다. 게이트 유전막(150)의 상단은 최상층의 게이트 전극(180j)의 상면보다 높을 수 있다.
게이트 유전막(150)은 구체적으로 도시하지는 않았으나, 채널(153)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 하프늄 산화물 또는 알루미늄 산화물 등의 고유전율을 가지는 금속 산화물 또는 실리콘 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예를 들어, 상기 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
채널(153)의 내부 공간에는 실질적으로 필라(pillar) 형상을 갖는 제1 매립막(157)이 형성될 수 있다. 제1 매립막(157)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 제1 매립막(157)은 채널(153)의 내부 공간을 부분적으로 채울 수 있다. 제1 매립막(157)은 채널(153)의 상부 내측벽을 덮지 않을 수 있다. 채널(153)의 상부가 제1 매립막(157) 상으로 돌출될 수 있다. 제1 매립막(157)의 상단은 채널(153)의 상단보다 낮을 수 있다. 제1 매립막(157)의 상면은 오목할 수 있다. 제1 매립막(157)의 상단은 최상층의 게이트 전극(180j)의 하면보다 낮고, 바로 아래에 인접한 게이트 전극(180i)의 상면보다 높게 위치할 수 있다.
상기 수직형 메모리 장치는 라이너(191), 제2 매립막(193) 및 패드(197)를 포함하는 패드 구조체를 포함할 수 있다. 채널(153)의 상부 내측벽 및 제1 매립막(157)의 상면을 덮는 라이너(191)를 포함할 수 있다. 라이너(191)의 상단은 최상층의 게이트 전극(180j)의 상면보다 높을 수 있다. 라이너(191)의 하단은 최상층의 게이트 전극(180j)의 하면보다 낮고, 바로 아래에 인접한 게이트 전극(180i)의 상면보다 높게 위치할 수 있다. 라이너(191)는 다결정 실리콘 또는 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 라이너(191)는 다결정 실리콘게르마늄 또는 단결정 실리콘게르마늄을 포함할 수 있다. 라이너(191)는 고농도의 n형 불순물을 포함할 수 있다. 예를 들어, 라이너(191)는 2E20 ~ 10E20 /cm3 농도의 n형 불순물을 포함할 수 있다. 라이너(191)는 n형 불순물의 확산을 조절하기 위해 카본을 포함할 수 있다.
라이너(191)와 접촉하는 채널(153)의 상부에는 라이너(191)로부터 확산된 n형 불순물을 포함하는 불순물 영역이 형성될 수 있다. 상기 불순물 영역은 채널(153)의 상부에 계단형 접합(abrupt junction)을 형성할 수 있다. 상기 수직형 메모리 장치는 상기 계단형 접합으로 인해 게이트 유도 드레인 누설 전류(gate-induced drain leakage, GIDL) 현상을 이용한 소거 동작을 수행할 수 있다.
라이너(191)의 내부 공간에는 제2 매립막(193)이 형성될 수 있다. 제2 매립막(193)은 라이너(191)의 내부 공간을 부분적으로 채울 수 있다. 제2 매립막(193)은 라이너(191)의 상부 내측벽을 덮지 않을 수 있다. 제2 매립막(193)의 상단은 라이너(191)의 상단보다 낮을 수 있다. 제2 매립막(193)의 상단은 최상층의 게이트 전극(180j)의 상면보다 높을 수 있다. 제2 매립막(193)의 상면은 오목할 수 있다. 제2 매립막(193)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
상기 수직형 메모리 장치는 라이너(191)의 상부 내측벽 및 제2 매립막(193)의 상면을 덮는 패드(197)를 포함할 수 있다. 패드(197)의 상단 또는 상면은 라이너(191)의 상단, 채널(153)의 상단 및 게이트 유전막(150)의 상단과 동일한 높이에 위치할 수 있다. 패드(197)의 하단은 최상층의 게이트 전극(180j)의 상면보다 높을 수 있다.
패드(190)는 예를 들면, 비트 라인과 전기적으로 연결되며, 채널(153) 내로 전하를 이동시키는 소스/드레인으로 기능할 수 있다. 패드(190)는 다결정질 실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
하부 절연막(113)의 상기 상면 상에는 채널(153)과 접촉하는 수평 반도체층(170)이 배치될 수 있다. 채널(153)의 하부를 덮는 게이트 유전막(150)의 일부가 제거된 영역에서 수평 반도체층(170)이 채널(153)의 하부 외측벽과 접촉할 수 있다. 수평 반도체층(170)이 게이트 유전막(150)을 관통하여 채널(153)의 하부 외측벽과 접촉할 수 있다.
수평 반도체층(170)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질을 포함할 수 있다. 도 1에 도시된 바와 같이, 하나의 하부 절연막(113)의 양 측부에 수평 반도체층(170)이 배치될 수 있다. 일 실시예에서, 수평 반도체층(170)은 하부 절연막(113)과 함께 Y 방향으로 연장될 수 있다. 하부 절연막들(113)에 의해 수평 반도체층들(170)도 상기 X 방향으로 서로 이격될 수 있다.
예시적인 실시예들에 따르면, 수직 반도체층(103)이 서로 인접하는 하부 절연막들(113) 사이 및 서로 인접한 수평 반도체층들(170) 사이에 형성될 수 있다.
수직 반도체층(103)은 기판(100)의 상기 상면으로부터 돌출되어 이웃하는 수평 반도체층들(170)의 측면들과 접촉할 수 있다. 수직 반도체층(103)은 단결정 실리콘 또는 다결정질 실리콘과 같은 반도체 물질을 포함할 수 있다. 수직 반도체층(103)은 상기 Y 방향으로 연장하는 라인 형상을 가질 수 있다.
일부 실시예들에 있어서, 수직 반도체층(103)의 상부에는 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 예를 들면, n형 불순물을 포함할 수 있다. 일 실시예에 있어서, 불순물 영역(105)은 상기 Y 방향으로 연장하며, 상기 수직형 메모리 장치의 공통 소스 영역으로 제공될 수 있다.
수직 반도체층(103) 또는 불순물 영역(105) 상에는 도전층(185) 및 스페이서 절연막(186)이 배치될 수 있다. 도전층(185) 및 스페이서 절연막(186)은 상기 Z 방향으로 게이트 전극들(180) 및 몰드 절연막들(132)을 관통할 수 있다. 또한, 도전층(185) 및 스페이서 절연막(186)은 상기 Y 방향으로 연장될 수 있다. 도전층(185)은 상기 수직형 메모리 장치의 공통 소스 라인(Common source line: CSL)으로 제공될 수 있다. 스페이서 절연막(186)에 의해 도전층(185)과 게이트 전극들(180)은 서로 절연될 수 있다. 일부 실시예들에 있어서, 도전층(185)이 형성되지 않을 수 있다.
도전층(185) 및 스페이서 절연막(186)은 실질적으로 게이트 전극 컷(cut) 패턴으로 제공될 수 있다. 이에 따라, 도전층(185) 및 스페이서 절연막(186)에 의해 서로 분리되며 게이트 전극들(180) 및 몰드 절연막들(132)을 포함하는 복수의 게이트 전극 구조체들이 정의될 수 있다.
최상의 몰드 절연막(132k) 상에는 배선 구조물이 배치될 수 있다. 상기 배선 구조물은 패드(190)와 전기적으로 연결되는 상기 비트 라인 및, 각 층의 게이트 전극(180)의 상기 계단부들과 전기적으로 연결되는 게이트 전극 배선을 포함할 수 있다. 상기 게이트 전극 배선 및 상기 계단부들을 서로 연결시키거나 상기 비트 라인 및 패드들(190)을 서로 연결시키는 콘택 플러그들이 더 형성될 수 있다.
도 2 내지 도 5는 예시적인 실시예들에 따른 수직형 메모리 장치의 일부를 나타내는 단면도들로서, 도 1의 'A'영역에 대응되는 단면도들이다.
도 2를 참조하면, 라이너(191a)가 도 1의 라이너(191)와 달리, 제1 매립막(157) 위로 튀어나온, 제1 매립막(157)에 의해 덮히지 않은 채널(153)의 상부 내측벽을 덮는 스페이서 형태로 배치될 수 있다. 라이너(191a)는 제1 매립막(157)의 상면의 중심부를 덮지 않을 수 있다. 제2 매립막(193)이 제1 매립막(1575)과 접촉할 수 있다. 라이너(191a)의 하단은 최상층의 게이트 전극(180j)의 하면보다 낮고, 바로 아래에 인접한 게이트 전극(180i)의 상면보다 높게 위치할 수 있다.
도 3을 참조하면, 라이너(191')의 상단이 도 1의 라이너(191)와 달리, 게이트 유전막(150)의 상단보다 낮을 수 있다. 채널(153')의 상단도 도 1의 채널(153)과 달리, 게이트 유전막(150)의 상단보다 낮을 수 있다. 패드(197’)는 도 1의 패드(197)와 달리, 채널(153')의 상단, 라이너(191')의 상단 및 제2 매립막(193)의 상단 또는 상면을 모두 덮을 수 있다. 패드(197')의 수평 방향의 크기가 패드(197)의 수평 방향의 크기보다 더 클 수 있다. 패드(197')의 측면은 게이트 유전막(150)과 접촉할 수 있다.
도 4를 참조하면, 라이너(191a')가 도 1의 라이너(191)와 달리, 제1 매립막(157) 위로 튀어나온, 제1 매립막(157)에 의해 덮히지 않은 채널(153')의 상부 내측벽을 덮는 스페이서 형태로 배치될 수 있다. 라이너(191a')의 상단은 게이트 유전막(150)의 상단보다 낮을 수 있다. 라이너(191a')는 제1 매립막(157)의 상면의 중심부를 덮지 않을 수 있다. 제2 매립막(193)이 제1 매립막(1575)과 접촉할 수 있다. 라이너(191a')의 하단은 최상층의 게이트 전극(180j)의 하면보다 낮고, 바로 아래에 인접한 게이트 전극(180i)의 상면보다 높게 위치할 수 있다. 채널(153')의 상단도 도 1의 채널(153)과 달리, 게이트 유전막(150)의 상단보다 낮을 수 있다. 패드(197’)는 도 1의 패드(197)와 달리, 채널(153')의 상단, 라이너(191')의 상단 및 제2 매립막(193)의 상단 또는 상면을 모두 덮을 수 있다. 패드(197')의 수평 방향의 크기가 패드(197)의 수평 방향의 크기보다 더 클 수 있다. 패드(197')의 측면은 게이트 유전막(150)과 접촉할 수 있다.
도 5를 참조하면, 도 1과 달리, 제1 라이너(191)와 채널(153) 사이 및 라이너(191)와 제1 매립막(157) 사이에 제2 라이너(192)가 더 배치될 수 있다. 제2 라이너(192)의 두께는 제1 라이너(191)의 두께보다 작을 수 있다. 제2 라이너(192)는 다결정 실리콘 또는 단결정 실리콘을 포함할 수 있다. 제2 라이너(192)는 다결정 실리콘게르마늄 또는 단결정 실리콘게르마늄을 포함할 수 있다. 제2 라이너(192)는 제1 라이너(191)의 n형 불순물보다 적은 농도의 p형 불순물을 포함할 수 있다. 제2 라이너(192)의 p형 불순물 및 제1 라이너(191)의 n형 불순물은 채널(153)의 상부로 확산하여, 채널(153)의 상부에 계단형 pn 접합을 형성할 수 있다. 상기 수직형 메모리 장치는 상기 계단형 pn 접합으로 인해 게이트 유도 드레인 누설 전류(gate-induced drain leakage, GIDL) 현상을 이용한 소거 동작을 수행할 수 있다.
도 6은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 6에 도시된 수직형 메모리 장치는 도 1에 도시된 수직형 메모리 장치와 수직 채널 구조체를 제외하고는 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 도 6에 대한 설명에서 동일하거나 유사한 구성에 대한 중복되는 설명은 생략된다.
도 6을 참조하면, 도 1과 달리, 채널(153), 게이트 유전막(150) 및 제1 매립막(157)을 포함하는 상기 수직 채널 구조체는 기판(100)의 상면으로부터 상기 Z 방향으로 연장되어 하부 절연막(113), 수평 반도체층(170), 게이트 전극들(180) 및 몰드 절연막들(132)을 관통할 수 있다.
게이트 유전막(150)의 하단이 기판(100)의 상면에 접촉할 수 있다. 일 실시예에서, 게이트 유전막(150)의 하단이 기판(100)의 상면보다 낮게 위치할 수 있다. 채널(153)의 하단도 수평 반도체층(170)의 하면보다 낮게 위치할 수 있다. 제1 매립막(157)의 하단도 수평 반도체층(170)의 하면보다 낮게 위치할 수 있다.
도 7 내지 도 16은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 7 내지 도 16은 도 1에 도시된 수직형 메모리 장치의 제조 방법을 나타낸다.
도 7을 참조하면, 기판(100) 상에 하부 절연막(113) 및 하부 희생막(120)을 형성하고, 하부 희생막(120) 상에 몰드 절연막들(132, 예를 들면 132a 내지 132k) 및 희생막들(134, 예를 들면 134a 내지 134j)을 교대로 반복적으로 적층할 수 있다.
기판(100)으로서 단결정 실리콘, 게르마늄 등과 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다. 하부 절연막(113)은 예를 들면, 실리콘 산화물 등의 절연 물질을 포함하도록 형성될 수 있다. 하부 희생막(120)은 다결정질 실리콘 또는 비정질 실리콘을 포함하도록 형성될 수 있다. 몰드 절연막들(132)은 실리콘 산화물, 실리콘 탄산화물 또는 실리콘 산불화물을 사용하여 형성될 수 있다. 희생막들(134)은 몰드 절연막들(132)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(134)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)을 사용하여 형성될 수 있다. 교대로 반복 적층된 몰드 절연막들(132) 및 희생막들(134)에 의해 하부 희생막(120) 상에 몰드 구조물이 정의될 수 있다.
하부 절연막(113), 하부 희생막(120), 몰드 절연막(132) 및 희생막(134)은 화학 기상 증착 공정(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착 공정(High Density Plasma Chemical Vapor Deposition: HDPCVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 스퍼터링(sputtering) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다. 일 실시예에 있어서, 하부 절연막(113)은 기판(100) 상면에 대해 열 산화 공정을 수행하여 형성될 수도 있다.
도 8을 참조하면, 상기 몰드 구조물 및 하부 희생막(120)을 관통하는 채널 홀들(140)을 형성할 수 있다.
최상층의 몰드 절연막(132k) 상에 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 몰드 절연막들(132) 및 희생막들(134)을 식각하고, 추가적으로 하부 희생막(120)을 식각하여 채널 홀들(140)을 형성할 수 있다. 채널 홀들(140)은 기판(100)의 상면으로부터 상기 Z 방향으로 연장되며, 채널 홀들(140)에 의해 하부 절연막(113)의 상면이 노출될 수 있다.
상기 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있다. 채널 홀(140) 형성 후, 상기 하드 마스크는 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 9를 참조하면, 각각의 채널 홀들(140) 내에 게이트 유전막(150), 채널(153) 및 제1 매립막(157)을 형성할 수 있다.
최상층의 몰드 절연막(132k)의 상면 및 채널 홀들(140)의 내벽을 따라 순차적으로 게이트 유전막(150), 채널(153) 및 제1 매립막(157)을 형성할 수 있다. 이후, 최상층의 몰드 절연막(132k)의 상면이 노출될 때까지 상기 게이트 유전막(150), 채널(153) 및 제1 매립막(157)의 일부를 CMP 공정을 통해 제거할 수 있다. 이에 따라, 각각의 채널 홀들(140)을 채우는 게이트 유전막(150), 채널(153) 및 제1 매립막(157)이 형성될 수 있다.
게이트 유전막(150)은 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다. 게이트 유전막(150)은 ONO 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
채널(153)은 불순물이 도핑되지 않은 다결정질 실리콘 또는 비정질 실리콘으로 형성될 수 있다. 예를 들어, 비정질 실리콘을 이용하여 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 상기 채널막을 다결정질 실리콘으로 전환시킴으로써, 채널(153)이 형성될 수 있다. 제1 매립막(157)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 채널(153) 및 제1 매립막(157)은 예를 들면, CVD 공정, PECVD 공정, 스퍼터링 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다.
일부 실시예들에 있어서, 게이트 유전막(150)은 채널 홀(140)의 상기 내벽을 실질적으로 전체적으로 커버할 수 있다. 채널(153)은 게이트 유전막(150)의 내측벽 상에 형성되어 채널 홀(140)을 부분적으로 채울 수 있다. 제1 매립막(157)은 채널 홀(140)의 나머지 부분을 채울 수 있다.
도 10을 참조하면, 제1 매립막(157)을 에치-백(etch-back) 공정에 의해 부분적으로 제거한 후, 라이너(191)를 형성할 수 있다. 제1 매립막(157)의 상단은 최상층의 희생막(134j)의 하면보다 낮고, 바로 아래에 인접한 희생막(134i)의 상면보다 높게 위치할 수 있다. 제1 매립막(157)의 상면은 오목할 수 있다. 라이너(191)는 채널(153)의 상부 내측벽 및 제1 매립막(157)의 상면을 덮도록 컨포멀하게 형성될 수 있다. 라이너(191)는 고농도의 n형 불순물을 포함할 수 있다. 라이너(191)는 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다. 필요에 따라, n형 불순물의 농도를 증가시키기 위해, 추가적으로 이온 주입 공정이 진행될 수 있다.
도 11을 참조하면, 라이너(191) 상에 제2 매립막(193)을 형성할 수 있다. 라이너(191)의 내부 공간을 채우는 매립 절연막을 형성한 후, 에치-백 공정을 수행함으로써, 제2 매립막(193)을 형성할 수 있다. 제2 매립막(193)의 상단의 높이는 최상층의 희생막(134j)의 상면보다 높을 수 있다. 제2 매립막(193)의 상면은 오목할 수 있다.
도 12를 참조하면, 제2 매립막(193) 상에 라이너(191)와 접촉하는 패드(197)를 형성할 수 있다.
라이너(191)의 나머지 내부 공간을 채우는 패드막을 제1 매립막(157), 채널(153), 게이트 유전막(150) 및 최상층의 몰드 절연막(132k) 상에 형성한 후, CMP 공정을 통해 최상층의 몰드 절연막(132k)의 상면이 노출될 때까지 상기 패드막을 평탄화함으로써, 패드(190)를 형성할 수 있다. 상기 패드막은 다결정질 실리콘 또는 예를 들면 n형 불순물이 도핑된 다결정질 실리콘을 사용하여 형성될 수 있다.
도 13을 참조하면, 상기 몰드 구조물, 하부 희생막(120) 및 하부 절연막(113)을 관통하는 개구부들(160)을 형성할 수 있다.
예를 들면, 최상층의 몰드 절연막(132k)을 부분적으로 노출시키는 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 몰드 절연막들(132), 희생막들(134), 하부 희생막(120) 및 하부 절연막(113)을 식각하여 개구부들(160)이 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 또는 SOH 물질을 사용하여 형성되며, 개구부들(160)을 형성한 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
개구부들(160)은 상기 Y 방향으로 연장되며, 개구부들(160)이 상기 X 방향을 따라 소정의 간격으로 배열될 수 있다. 개구부(160)를 통해 기판(100)의 상면이 노출될 수 있다. 개구부들(160)에 의해 상기 몰드 구조물이 절단되어 복수의 몰드 구조물들로 분리될 수 있다.
도 14를 참조하면, 개구부들(160)을 통해 노출된 하부 희생막(120)을 제거할 수 있다. 하부 희생막(120)은 하부 절연막(113), 몰드 절연막들(132) 및 희생막들(134)에 대해 식각 선택성을 갖는 식각 공정을 사용하여 제거될 수 있다. 예를 들어, 하부 희생막(120)은 암모니아를 포함하는 식각액을 이용하는 습식 식각 공정에 의해 제거될 수 있다. 하부 희생막(120)이 제거된 공간은 제1 갭(165)으로 정의될 수 있다. 제1 갭(165)에 의해 게이트 유전막(150)의 일부가 노출될 수 있다.
다음으로, 제1 갭(165)에 의해 노출된 게이트 유전막(150)의 일부를 제거할 수 있다. 예시적인 실시예들에 따르면, 개구부(160) 및 제1 갭(165)을 통해 산 용액 및/또는 히드록사이드 용액과 같은 식각액을 이용하는 습식 식각 공정에 의해 게이트 유전막(150)을 부분적으로 제거할 수 있다. 게이트 유전막(150)이 제1 갭(165) 내에서 식각됨에 따라, 제1 갭(165)을 통해 채널(153)의 하부 외측벽이 노출될 수 있다.
다음으로, 제1 갭(165)을 채우며 채널(153)의 하부 외측벽과 접촉하는 수평 반도체층(170)을 형성할 수 있다. 제1 갭(165)을 완전히 채우며 개구부(160)를 적어도 부분적으로 채우는 반도체막을 형성할 수 있다. 이후, 개구부(160) 내의 상기 반도체막을 식각함으로써 제1 갭(165)만을 채우는 수평 반도체층(170)을 형성할 수 있다. 상기 반도체막은 다결정질 실리콘 또는 비정질 실리콘을 사용하여 예를 들면, 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
상기 X 방향으로 이웃하는 수평 반도체층들(170)은 개구부(160)에 의해 분리될 수 있다.
도 15를 참조하면, 개구부(160)의 하부를 채우는 수직 반도체층(103)을 형성할 수 있다.
수직 반도체층(103)은 개구부(160)에 의해 노출된 기판(100)의 상기 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 수직 반도체층(103)은 상기 Y 방향으로 연장하는 라인 패턴 형상을 가질 수 있다. 또한, 수직 반도체층(103)은 이웃하는 하부 절연막들(113) 사이 및 이웃하는 수평 반도체층들(170) 사이의 공간을 채우며, 상기 Z 방향으로 기판(100)의 상기 상면으로부터 돌출될 수 있다. 이웃하는 수평 반도체층들(170)은 수직 반도체층(103)과 접촉할 수 있다. 수직 반도체층(103) 및 수평 반도체층(170)의 상면들은 실질적으로 동일 평면 상에서 위치할 수 있다. 일 실시예에 있어서, 수직 반도체층(103)의 상면은 최하층의 몰드 절연막(132a)의 상면 및 수평 반도체층(170)의 상면 사이에 위치할 수 있다.
개구부(160)를 통해 n형 불순물을 주입하여 수직 반도체층(103) 상부에 불순물 영역(105)을 형성할 수 있다. 불순물 영역(105)은 상기 Y 방향으로 연장하며, 수평 반도체층들(170)과 접촉할 수 있다.
도 16을 참조하면, 개구부(160)에 의해 노출된 희생막들(134)을 제거할 수 있다. 희생막들(134)은 몰드 절연막들(132)에 대해 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산 및/또는 황산과 같은 산성 용액을 사용할 수 있다.
희생막들(134)이 제거됨에 따라, 몰드 절연막들(132) 사이에 제2 갭(175)이 형성되며, 제2 갭(175)에 의해 게이트 유전막(150)의 외측벽이 일부 노출될 수 있다.
다시 도 1을 참조하면, 제2 갭(175) 내부에 게이트 전극들(180, 예를 들면 180a 내지 180j)를 형성할 수 있다. 노출된 게이트 유전막(150)의 상기 외측벽들, 몰드 절연막들(132)의 표면들, 수직 반도체층(103)의 상면에 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 제2 갭들(175)을 완전히 채우며, 개구부(160)를 부분적으로 채우도록 형성될 수 있다.
상기 게이트 전극막은 도핑된 실리콘, 금속, 금속 질화물 및 금속 실리사이드 중 적어도 하나를 사용하여 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극막은 금속 질화막 및 금속막이 적층된 다층막으로 형성될 수 있다. 상기 게이트 전극막은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 이용하여 형성될 수 있다.
일 실시예에 있어서, 상기 게이트 전극막을 형성하기 전에 제2 갭들(175)의 내에, 예를 들면, 실리콘 산화물 또는 금속 산화물을 사용하여 추가적으로 블로킹막을 더 형성할 수도 있다.
다음으로, 개구부(160) 내의 상기 게이트 전극막을 제거하여 제2 갭(175) 내부에 게이트 전극(180)을 형성할 수 있다. 다음으로, 개구부(160)를 채우는 스페이서 절연막(186) 및 도전층(185)을 형성할 수 있다.
이후, 패드(190)와 전기적으로 연결되는 비트 라인 및 게이트 전극(180)과 연결되는 게이트 전극 배선을 포함하는 배선 구조물을 더 형성할 수도 있다.
도 17은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 17에 도시된 수직형 메모리 장치는 도 1에 도시된 수직형 메모리 장치와 일부 구성 및/또는 구조를 제외하고는 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 도 17에 대한 설명에서 동일하거나 유사한 구성에 대한 중복되는 설명은 생략된다.
도 17을 참조하면, 상기 수직형 메모리 장치는 기판(100)의 상면 상에 형성된 하부 절연막(113), 하부 절연막(113) 상에서 기판(100)의 상면에 대해 실질적으로 수직한 Z 방향으로 연장하며 게이트 유전막(150), 채널(153), 제1 매립막(157), 라이너(191), 제2 매립막(193) 및 패드(197)를 포함하는 수직 채널 구조체, 및 상기 수직 채널 구조체를 감싸며 상기 Z 방향을 따라 이격되어 적층되는 게이트 전극들(180)을 포함할 수 있다.
상기 수직형 메모리 장치는 도 1과 달리, 수평 반도체층(170) 및 수직 반도체층(103)를 포함하지 않는다. 게이트 유전막(150), 채널(153), 제1 매립막(157), 라이너(191), 제2 매립막(193) 및 패드(197)를 포함하는 상기 수직 채널 구조체는 기판(100)의 상면으로부터 상기 Z 방향으로 연장되어 하부 절연막(113), 게이트 전극들(180) 및 몰드 절연막들(132)을 관통할 수 있다.
게이트 유전막(150)의 하단이 하부 절연막(113)의 상면에 접촉하고, 기판(100)의 상면과 이격될 수 있다. 일 실시예에서, 게이트 유전막(150)의 하단이 최하부의 게이트 전극(180a)의 하면보다 낮게 위치할 수 있다.
채널(153)은 하부 절연막(113)을 관통하여 기판(100)의 상면과 접촉할 수 있다. 채널(153)의 하단은 기판(100) 내로 삽입될 수 있다. 채널(153)의 하단은 기판(100)의 상면보다 낮게 위치할 수 있다.
제1 매립막(157)도 하부 절연막(113)을 관통할 수 있다. 제1 매립막(157)은 하부 절연막(113)을 관통하는 하부 영역 및 상기 하부 영역 상에 배치된 상부 영역을 포함하고, 상기 하부 영역은 상기 상부 영역보다 폭 (또는 직경)이 좁을 수 있다.
도전층(185) 및 스페이서 절연막(186)은 기판(100)의 상부에 형성된 불순물 영역(108) 상에 배치되고, 도전층(185)은 불순물 영역(108)에 연결될 수 있다. 불순물 영역(108)은 n형 불순물을 포함할 수 있다. 불순물 영역(108)은 상기 Y 방향으로 연장하며, 상기 수직형 메모리 장치의 공통 소스 영역으로 제공될 수 있다.
도 17의 상기 수직형 메모리 장치는 도 2 내지 도 5의 실시예들을 참조하여 변형될 수 있다.
도 18 내지 도 22는 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 18 내지 도 22는 도 17에 도시된 수직형 메모리 장치의 제조 방법을 나타낸다.
먼저, 도 7 및 도 8을 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
도 18을 참조하면, 각각의 채널 홀들(140) 내에 게이트 유전막(150) 및 예비 채널(153a)을 형성할 수 있다.
최상층의 몰드 절연막(132k)의 상면 및 채널 홀들(140)의 내벽을 덮도록 순차적으로 게이트 유전막(150) 및 예비 채널(153a)이 컨포멀하게 형성될 수 있다. 게이트 유전막(150) 및 예비 채널(153a)이 채널 홀들(140)을 완전히 매립하지 않는 두께로 형성할 수 있다. 예비 채널(153a)을 다결정질 실리콘 또는 비정질 실리콘을 포함할 수 있다. 게이트 유전막(150) 및 예비 채널(153a)은 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
도 19를 참조하면, 채널 홀들(140)의 바닥 부분에서 예비 채널(153a) 및 게이트 유전막(150)을 건식 식각하여 기판(100)의 상면을 노출시킬 수 있다. 스페이서 형태로 잔존하는 예비 채널(153a)의 아래에 위치하는 게이트 유전막(150)의 일부분은 식각되지 않을 수 있다. 상기 건식 식각 공정에 의해 하부 절연막(113)의 일부가 식각되어 기판(100)의 상면이 노출시키는 관통홀이 하부 절연막(113)에 형성될 수 있다. 상기 건식 식각 공정 동안 기판(100)의 상부면이 리세스될 수 있다.
상기 건식 식각 공정에 의해, 최상층의 몰드 절연막(132k)의 상면 상의 예비 채널(153a) 및 게이트 유전막(150)도 제거될 수 있다. 이에 따라, 예비 채널(153a) 및 게이트 유전막(150)은 채널 홀들(140) 내에 국소적으로 배치될 수 있다.
도 20을 참조하면, 채널 홀들(140)의 예비 채널(153a)을 제거하고, 게이트 유전막(150)을 덮는 채널(153) 및 제1 매립막(157)을 형성할 수 있다. 게이트 유전막(150)의 표면 및 하부 절연막(113)의 상기 관통홀의 내벽 상에 컨포멀하게 채널(153)이 형성될 수 있다. 채널(153)은 상기 관통홀을 통해 기판(101)의 상면에 접촉할 수 있다. 채널(153)의 내부 공간은 제1 매립막(157)으로 채워질 수 있다.
최상층의 몰드 절연막(132k)의 상면이 노출될 때까지 채널(153) 및 제1 매립막(157)의 일부들을 CMP 공정을 통해 제거할 수 있다. 이에 따라, 각각의 채널 홀들(140)을 채우는 게이트 유전막(150), 채널(153) 및 제1 매립막(157)이 형성될 수 있다.
다음으로, 도 10 내지 도 12를 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
도 21을 참조하면, 몰드 절연막들(132) 및 희생막들(134)을 포함하는 상기 몰드 구조물을 관통하는 개구부들(160')을 형성할 수 있다.
개구부들(160')은 상기 Y 방향으로 연장되며, 개구부들(160')이 상기 X 방향을 따라 소정의 간격으로 배열될 수 있다. 개구부(160')를 통해 하부 희생막(120)의 상면이 노출될 수 있다. 개구부들(160')을 형성하는 건식 식각 공정 동안 하부 희생막(120)이 식각 정지막으로 이용될 수 있다. 상기 건식 식각 공정 동안에 개구부들(160')에 의해 노출되는 하부 희생막(120)의 상부가 리세스될 수 있다. 일 실시예에서, 추가적인 건식 식각 공정에 의해 개구부들(160')을 통해 기판(100)의 상면이 노출되도록 하부 희생막(120) 및 하부 절연막(113)을 제거할 수 있다.
도 22를 참조하면, 개구부(160')에 의해 노출된 희생막들(134) 및 하부 희생막(120)을 제거할 수 있다. 희생막들(134) 및 하부 희생막(120)이 제거됨에 따라, 몰드 절연막들(132) 사이에 제2 갭(175)이 형성되며, 제2 갭(175)에 의해 게이트 유전막(150)의 외측벽이 일부 노출될 수 있다.
다시 도 17을 참조하면, 제2 갭(175) 내부에 게이트 전극들(180, 예를 들면 180a 내지 180k)를 형성할 수 있다. 노출된 게이트 유전막(150)의 상기 외측벽들, 몰드 절연막들(132)의 표면들, 하부 절연막(113)의 상면에 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 제2 갭들(175)을 완전히 채우며, 개구부(160')를 부분적으로 채우도록 형성될 수 있다.
이후, 개구부(160') 내의 상기 게이트 전극막을 제거하여 제2 갭(175) 내부에 게이트 전극(180)을 형성할 수 있다. 개구부(160') 아래의 하부 절연막(113)을 식각하고, 이온 주입 공정에 의해 기판(100)의 상부에 n형 불순물을 포함하는 불순물 영역(108)을 형성할 수 있다.
도 23은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 23에 도시된 수직형 메모리 장치는 셀 영역(CL)이 주변회로 영역(PR) 상에 배치된 구조를 가질 수 있다. 주변회로 영역(PR)은 하부 기판(10) 상에 배치된 회로 소자들 및 상기 회로 소자들을 덮는 하부 몰드 절연층(50)을 포함할 수 있다. 주변회로 영역(PR)은 상기 회로 소자들과 셀 영역(CL)의 구성들을 전기적으로 연결하기 위한 배선 구조를 포함할 수 있다. 셀 영역(CL)은 상부 기판(100') 상에 도 1과 동일하거나 유사한 구조가 배치될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 기판, 113: 하부 절연막, 120: 하부 희생막, 132: 몰드 절연막, 134: 희생막, 150: 게이트 유전막, 153: 채널, 157: 제1 매립막, 170; 수평 반도체층, 180: 게이트 전극, 191: 라이너, 193: 제2 매립막, 197: 패드

Claims (20)

  1. 기판 상에 적층된 복수의 게이트 전극들; 및
    상기 기판의 상면에 수직한 제1 방향으로 상기 복수의 게이트 전극들을 관통하는 수직 채널 구조체;를 포함하고,
    상기 수직 채널 구조체는
    상기 제1 방향으로 연장되는 채널,
    상기 채널의 내부 공간을 부분적으로 채우는 제1 매립막,
    상기 제1 매립막의 상면의 적어도 일부 및 상기 제1 매립막 상으로 돌출된 상기 채널의 상부 내측벽을 덮으며, n형 불순물을 포함하는 제1 라이너,
    상기 제1 라이너의 적어도 일부를 덮는 제2 매립막, 및
    상기 제2 매립막 상에 배치되고 상기 제1 라이너에 접촉하는 패드를 포함하는 수직형 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 라이너의 하단은 상기 복수의 게이트 전극들 중 최상부의 제1 게이트 전극의 하면보다 낮고, 상기 제1 게이트 전극에 인접한 제2 게이트 전극의 상면보다 높은 수직형 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 라이너에 인접한 상기 채널의 상부는 n형으로 도핑된 불순물 영역을 포함하는 수직형 메모리 장치.
  4. 제1 항에 있어서,
    상기 채널의 상단 및 상기 제1 라이너의 상단은 상기 복수의 게이트 전극들 중 최상부의 제1 게이트 전극의 상면보다 높은 수직형 메모리 장치.
  5. 제1 항에 있어서,
    상기 패드의 하단은 상기 복수의 게이트 전극들 중 최상부의 제1 게이트 전극의 상면보다 높은 수직형 메모리 장치.
  6. 제1 항에 있어서,
    상기 패드는 상기 채널의 상단 및 상기 제1 라이너의 상단을 덮는 수직형 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 라이너는 상기 채널의 상부 내측벽을 덮는 스페이서 형태인 수직형 메모리 장치.
  8. 제7 항에 있어서,
    상기 제2 매립막은 상기 제1 매립막과 접촉하는 수직형 메모리 장치.
  9. 제1 항에 있어서,
    상기 제1 라이너의 두께는 3nm ~ 10nm 범위를 가지는 수직형 메모리 장치.
  10. 제1 항에 있어서,
    상기 제1 라이너는 다결정질 실리콘 또는 다결정질 실리콘게르마늄을 포함하고,
    상기 제1 라이너의 상기 n형 불순물의 농도는 2E20~10E20/cm3 범위를 가지는 수직형 메모리 장치.
  11. 제1 항에 있어서,
    상기 제1 라이너와 상기 채널 사이에 제2 라이너를 더 포함하고,
    상기 제2 라이너의 두께는 상기 제1 라이너의 두께보다 얇은 수직형 메모리 소자.
  12. 제11 항에 있어서,
    상기 제2 라이너는 상기 제1 라이너의 상기 n형 불순물의 농도보다 작은 농도의 p형 불순물을 포함하는 수직형 메모리 소자.
  13. 제1 항에 있어서,
    상기 채널의 하단은 절연 물질에 의해 상기 기판과 분리되는 수직형 메모리 장치.
  14. 제13 항에 있어서,
    상기 복수의 게이트 전극들과 상기 기판 사이에 배치되고, 상기 채널의 하부 외측벽과 접촉하는 수평 반도체층을 더 포함하는 수직형 메모리 장치.
  15. 제1 항에 있어서,
    상기 채널의 하단은 상기 기판과 접촉하는 수직형 메모리 장치.
  16. 기판 상에 적층된 복수의 게이트 전극들;
    상기 기판의 상면에 수직한 제1 방향으로 상기 복수의 게이트 전극들을 관통하는 채널;
    상기 채널의 외측벽을 덮으며 상기 제1 방향으로 연장되는 게이트 유전막;
    상기 채널의 내부 공간을 부분적으로 채우는 제1 매립막; 및
    상기 제1 매립막 상에 순차적으로 적층된 라이너, 제2 매립막 및 패드를 포함하는 패드 구조체;를 포함하고,
    상기 라이너는 상기 채널의 상부 내측벽과 접촉하고 n형 불순물을 포함하는 반도체 물질로 이루어지고,
    상기 채널의 상단 및 상기 라이너의 상단은 상기 복수의 게이트 전극들 중 최상부의 제1 게이트 전극의 상면보다 높은 수직형 메모리 장치.
  17. 제16 항에 있어서,
    상기 라이너의 하단은 최상부의 상기 제1 게이트 전극의 하면보다 낮고, 상기 제1 게이트 전극에 인접한 제2 게이트 전극의 상면보다 높은 수직형 메모리 장치.
  18. 제16 항에 있어서,
    상기 채널의 상단 및 상기 라이너의 상단을 상기 게이트 유전막의 상단보다 낮게 위치하고,
    상기 패드는 상기 채널의 상단 및 상기 라이너의 상단을 덮는 수직형 메모리 장치.
  19. 제16 항에 있어서,
    상기 라이너는 상기 채널의 상부 내측벽을 덮는 스페이서 형태이고,
    상기 제2 매립막은 상기 제1 매립막과 접촉하는 수직형 메모리 장치.
  20. 기판 상에 적층된 복수의 게이트 전극들;
    상기 기판의 상면에 수직한 제1 방향으로 상기 복수의 게이트 전극들을 관통하는 채널;
    상기 채널의 상부 내측벽이 드러나도록 상기 채널의 내부 공간을 부분적으로 채우는 제1 매립막;
    상기 제1 매립막 상에 배치되고 상기 채널의 상기 상부 내측벽을 덮으며, n형 불순물을 포함하는 반도체 물질로 이루어진 라이너; 및
    상기 라이너에 접촉하는 패드를 포함하고,
    상기 채널의 상단 및 상기 라이너의 상단은 상기 복수의 게이트 전극들 중 최상부의 제1 게이트 전극의 상면보다 높고,
    상기 라이너의 하단은 상기 제1 게이트 전극의 하면보다 낮고, 상기 제1 게이트 전극에 인접한 제2 게이트 전극의 상면보다 높은 수직형 메모리 장치.
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