KR20150025481A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 기판의 상면과 수직한 제1 방향을 따라 상기 기판 상에서 연장하는 채널 구조물; 및 상기 제1 방향을 따라 상기 채널 구조물 측면 상에서 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인;을 포함하고, 상기 채널 구조물은 상기 그라운드 선택 라인 및 상기 기판 상면 사이의 상기 채널 구조물 측벽 부분에 형성된 단차부(stepped portion)를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor devices and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 수직 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성이 우수한 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성이 우수한 반도체 장치의를 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판의 상면과 수직한 제1 방향을 따라 상기 기판 상에서 연장하는 채널 구조물; 및 상기 제1 방향을 따라 상기 채널 구조물 측면 상에서 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인;을 포함하고, 상기 채널 구조물은 상기 그라운드 선택 라인 및 상기 기판 상면 사이의 상기 채널 구조물 측벽 부분에 형성된 단차부(stepped portion)를 포함한다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인과 동일한 높이에 위치한 상기 채널 구조물 부분은 상기 제1 방향에 수직한 제2 방향으로의 제1 폭을 갖고, 상기 기판 상면과 동일한 높이에 위치한 상기 채널 구조물 부분은 상기 제1 폭보다 작은 상기 제2 방향으로의 제2 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널 구조물은, 상기 기판 상면과 연결되며 상기 제1 방향을 따라 연장하는 채널 콘택층; 및 상기 채널 콘택층의 외측벽을 둘러싸는 채널층을 포함하며, 상기 채널층의 바닥부가 상기 채널 구조물의 상기 단차부를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널층의 바닥면은 상기 기판 상면보다 높은 레벨 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인과 상기 기판 사이에 개재된 식각 정지막을 더 포함하며, 상기 채널 구조물의 단차부와 상기 식각 정지막은 수평 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 정지막은 상기 채널 콘택층의 외측벽을 덮을 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인과 동일한 높이에 위치한 상기 채널 구조물 부분은 상기 제1 방향에 수직한 제2 방향으로의 제1 폭을 갖고, 상기 기판 상면과 동일한 높이에 위치한 상기 채널 구조물 부분은 상기 제1 폭보다 큰 상기 제2 방향으로의 제2 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널 구조물은, 상기 기판 상면과 연결되는 채널 콘택층; 및 상기 채널 콘택층 상에서 상기 제1 방향으로 연장하는 채널층을 포함하며, 상기 채널 콘택층의 상부(upper portion)가 상기 채널 구조물의 상기 단차부를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인은 상기 워드 라인과 서로 다른 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 구조물의 외측벽을 덮으며, 상기 제1 방향으로 연장하는 게이트 절연막을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 장치는, 기판 상에서 상기 기판의 상면과 수직한 제1 방향으로 서로 이격되어 순차적으로 형성된 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인; 상기 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인을 관통하여 상기 기판 상면에 접촉하는 채널 구조물;을 포함하며, 상기 채널 구조물은 상기 채널 구조물의 측벽 부분에서 상기 제1 방향에 수직한 방향으로 단차가 지는 단차부를 포함한다.
예시적인 실시예들에 있어서, 상기 단차부는 상기 그라운드 선택 라인 및 상기 기판 상면 사이의 상기 채널 구조물 측벽 부분에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 구조물은 상기 단차부보다 높은 레벨 상에 위치하는 상기 채널 구조물의 측벽 부분에서 상기 제1 방향에 수직한 제2 방향으로 제1 폭을 가지며, 상기 채널 구조물은 상기 단차부보다 낮은 레벨 상에 위치하는 상기 채널 구조물의 측벽 부분에서 상기 제2 방향으로 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 단차부는 상기 워드 라인들 중 최하부의 워드 라인 및 상기 그라운드 선택 라인 사이의 상기 채널 구조물 측벽 부분에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 구조물은 상기 단차부보다 높은 레벨 상에 위치하는 상기 채널 구조물의 측벽 부분에서 상기 제1 방향에 수직한 제2 방향으로 제1 폭을 가지며, 상기 채널 구조물은 상기 단차부보다 낮은 레벨 상에 위치하는 상기 채널 구조물의 측벽 부분에서 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에서, 기판 상에 제1 희생층을 형성한다. 상기 제1 희생층 상에 복수의 절연층들 및 복수의 제2 희생층들을 교대로 적층한다. 상기 제1 희생층, 상기 복수의 절연층들 및 상기 복수의 제2 희생층들을 관통하며, 상기 기판 상면으로부터 상기 기판의 주면(major plane)과 실질적으로 수직한 제1 방향으로 연장하는 채널 구조물을 형성한다. 상기 복수의 제2 희생층들은 도전 물질을 포함하고, 상기 제1 희생층은 상기 복수의 제2 희생층들과 상이한 물질을 포함한다.
예시적인 실시예들에 있어서, 상기 채널 구조물의 형성을 위하여, 상기 제1 희생층, 상기 복수의 절연층들 및 상기 복수의 제2 희생층들을 관통하며 상기 제1 방향으로 연장하는 제1 개구를 형성할 수 있고, 상기 제1 개구의 내벽 상에 게이트 절연막을 형성하며, 상기 제1 개구 내의 상기 게이트 절연막 상에 채널층을 형성하고, 상기 제1 개구 바닥부로부터 하방으로 연장되어 상기 기판 일부를 노출하는 제2 개구를 형성하며, 상기 제2 개구의 내벽 상에 상기 기판과 접촉하는 채널 콘택층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 희생층의 형성을 위하여, 상기 기판 상에 식각 정지막을 형성하고, 상기 식각 정지막 상에 제1 희생층을 형성할 수 있고, 상기 제1 개구의 형성을 위하여, 상기 식각 정지막의 상면이 노출될 때까지 상기 제1 희생층, 상기 복수의 절연층들 및 상기 복수의 제2 희생층들을 식각하여 상기 절연층들 및 제1 및 제2 희생층들을 관통하는 제1 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 정지막은 상기 제1 희생층과 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 주면과 실질적으로 평행한 제2 방향을 따라 연장하며, 상기 제1 희생층, 상기 복수의 절연층들 및 상기 복수의 제2 희생층들을 관통하는 제3 개구를 형성하고, 상기 제3 개구에 의해 노출된 상기 제2 희생층들에 실리사이드화 공정을 수행함에 의해 상기 제2 희생층들을 제1 게이트 전극들로 변환시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구에 의해 노출된 상기 제1 희생층을 제거하여 제4 개구를 형성하고, 상기 제4 개구 내에 도전 물질을 채워 제2 게이트 전극을 형성할 수 있고, 상기 제1 희생층은 절연 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구에 의해 노출된 상기 제1 희생층을 제2 게이트 전극으로 정의하고, 상기 제1 희생층은 금속 또는 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구에 의해 노출된 상기 제1 희생층을 제거하여 제4 개구를 형성하고, 상기 제4 개구의 내벽 상에 게이트 절연막을 형성하며, 상기 제4 개구 내의 상기 게이트 절연막 상에 도전 물질을 채워 제2 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 구조물의 형성을 위하여, 상기 제1 희생층, 상기 복수의 절연층들 및 상기 복수의 제2 희생층들을 관통하여 상기 기판 상면을 노출하며, 상기 제1 방향으로 연장하는 제1 개구를 형성하고, 상기 제1 개구의 내벽 상에 상기 복수의 제2 희생층들을 커버하는 제1 보호막을 형성하며, 상기 제1 개구의 바닥부에 상기 기판과 접촉하는 채널 콘택층을 형성하고, 상기 제1 보호막을 제거하며, 상기 제1 개구의 측벽 상에 게이트 절연막을 형성하고, 상기 제1 개구 내의 상기 게이트 절연막 상에 상기 채널 콘택층과 접촉하는 채널층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 콘택층의 형성을 위하여, 상기 제1 희생층의 저면보다 낮은 레벨 상에 형성되는 상기 채널 콘택층의 상면을 갖도록 상기 채널 콘택층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 콘택층의 형성을 위하여, 상기 제1 희생층의 상면보다 높은 레벨 상에 형성되는 상기 채널 콘택층의 상면을 갖도록 상기 채널 콘택층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 콘택층의 형성을 위하여, 상기 제1 개구의 바닥부에 노출된 상기 기판 상면을 시드층(seed layer)으로 사용하여 선택적 에피택시 성장(selective epitaxial growth) 공정을 수행함으로써 상기 기판 상면과 접촉하는 상기 채널 콘택층을 형성할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 희생층을 형성한다. 상기 제1 희생층 상에 복수의 절연층들 및 복수의 제2 희생층들을 교대로 형성한다. 상기 복수의 절연층들, 상기 제1 희생층 및 상기 복수의 제2 희생층들을 관통하는 제1 개구를 형성한다. 상기 제1 개구의 측벽 상에 게이트 절연막을 형성한다. 상기 제1 개구 내의 상기 게이트 절연막 상에 채널 구조물을 형성한다. 상기 복수의 제2 희생층들에 실리사이드화 공정을 수행하여 복수의 제1 게이트 전극들을 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 절연막의 형성을 위하여, 상기 제1 개구의 측벽 상에 제1 블로킹 절연막, 제2 블로킹 절연막, 전하 저장층 및 터널 절연막을 순차적으로 형성하고, 상기 제1 블로킹 절연막의 유전상수가 상기 제2 블로킹 절연막의 유전상수보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 희생층을 제거하여 제2 개구를 형성하고, 상기 제2 개구 내에 제2 게이트 전극을 형성하며, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 상이한 물질을 포함할 수 있다.
본 발명에 따르면, 채널 콘택층의 형성 과정에서 채널 홀 측벽의 도전 물질들의 산화 또는 손상을 방지할 수 있고, 이에 따라 상기 반도체 장치의 전기적 특성이 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이고, 도 2b는 도 2a의 2B 부분을 확대한 확대 단면도이다..
도 3a 내지 도 3m은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 5a 내지 도 5h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6a 내지 도 6h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 8a 내지 도 8f는 예시적인 실시예들에 따른 반도체 장치들의 게이트 절연막 구조들을 개략적으로 보여주는 단면도들이다.
도 9는 예시적인 실시예들에 따른 불휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
참조하면, 도 3j 내지 도 3m을 참조로 설명한 공정들과 유사한 공정을 사용하여, 노출된 제4 절연층(176) 상면을 식각 마스크로 사용하여 이방성 식각 공정을 수행함으로써 식각 정지막(202) 상면을 노출하는 제5 개구(181)를 형성할 수 있다.
이후, 제5 개구(181)에 의해 노출된 식각 정지막(202) 부분을 제거하는 이방성식각 공정을 추가로 수행하여 기판(100) 상면을 노출시키고, 노출된 기판(100) 상부에 불순물을 주입함으로써 기판(100) 상부에 불순물 영역(102)이 형성될 수 있다. 이후, 제5 개구(181)에 의해 노출된 제2 및 제3 희생층들(134, 136)에 실리사이드화 공정을 수행함으로써 복수의 제2 희생층들(134)을 복수의 제2 게이트 전극들(184)로 변환시키고 제3 희생층(136)을 제3 게이트 전극(186)으로 변환시킬 수 있다.
제5 개구(181)의 측벽 상에 제5 절연층(126) 및 공통 소스 라인(192)를 형성하고, 채널 구조물(160) 및 제1 도전층(174) 상에 비트라인 콘택(196) 및 비트라인(198)을 형성할 수 있다.
전술한 방법을 수행하여 반도체 장치(1000a)가 완성된다.
상기 반도체 장치(1000a)의 제조 방법에 따르면, 식각 정지막(202)을 사용한 순차적 식각 공정을 사용하여 채널 구조물(160)을 형성함으로써 식각 정밀도를 향상시킬 수 있고 이에 따라 반도체 장치(1000a)의 신뢰성이 향상될 수 있다.
이하에서는, 도 4e 및 도 4f에 도시된 상기 반도체 장치(1000a)의 채널 구조물(160)에 대하여 간략히 설명하도록 한다. 도 4f는 도 4e의 4F 부분을 확대하여 나타낸 확대 단면도이다.
본 실시예에서는, 식각 정지막(202)이 기판(100)과 제1 절연막(122) 사이에 형성되고, 식각 정지막(202)이 채널 콘택층(164)의 외측벽을 덮도록 형성될 수 있다. 채널 구조물(160)은 채널 구조물(160) 측벽 부분에서 상기 제1 방향 또는 상기 제2 방향으로 단차가 지는 단차부(160b)를 포함할 수 있다. 한편, 채널층(162)의 바닥부가 채널 구조물(160)의 단차부(160b)를 형성할 수 있다. 또한, 식각 정지막(202)과 채널 구조물(160)의 단차부(160b)가 수평 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 단차부(160b)는 제1 게이트 전극(182) 및 기판(100) 상면 사이의 채널 구조물(160) 측벽 부분에 형성될 수 있고, 채널 구조물(160)은 단차부(160b)보다 높은 레벨 상에 위치하는 채널 구조물(160)의 측벽 부분에서 상기 제2 방향으로 제1 폭(W3)을 가지며, 채널 구조물(160)은 단차부(160b)보다 낮은 레벨 상에 위치하는 채널 구조물(160)의 측벽 부분에서 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭(W4)을 가질 수 있다.
도 5a 내지 도 5h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 채널 구조물(도 5e의 220)의 구조를 제외하면 도 3a 내지 도 3m을 참조로 설명한 제조 방법과 유사하므로 전술한 차이점을 위주로 설명한다.
도 5a를 참조하면, 기판(100) 상에 제1 절연층(122) 및 제1 희생층(132)을 형성하고, 제1 희생층(132) 상에 복수의 제2 절연층들(124) 및 제2 희생층들(134)을 교대로 형성하며, 최상부의 제2 절연층(124) 상에 제3 희생층(136) 및 제3 절연층(126)을 순차적으로 형성할 수 있다.
이후, 제1 내지 제3 절연층들(122, 124, 126) 및 제1 내지 제3 희생층들(132, 134, 136)의 적층 구조를 관통하여 기판(100) 상면을 노출하는 제1 개구(211)를 형성할 수 있다. 제1 개구(211)의 형성 시 기판(100) 상부가 리세스되어 제1 개구(211)의 바닥부가 기판(100) 내부에 형성될 수도 있다.
도 5b를 참조하면, 제1 개구(211)를 채우는 절연 물질(도시되지 않음)을 형성한 후, 상기 절연 물질 상부에 평탄화 공정 및/또는 에치백 공정을 수행하여 제1 개구(211)의 바닥부로부터 소정의 높이만큼 상기 절연 물질을 잔류시킴으로써 제1 개구(211) 내에 제1 보호막(212)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 보호막(212)은 스핀-온 하드마스크(spin-on hardmask, SOH) 물질 등의 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 보호막(212)의 상면은 기판(100) 상면보다 높고, 최하부의 제2 희생층(134)의 저면보다 낮은 레벨 상에 형성될 수 있다.
이후, 제1 개구(211)의 측벽 상에 제2 보호막(214)을 형성할 수 있다. 제2 보호막(214)은 복수의 제2 희생층들(134)의 측벽들을 완전히 커버하도록 형성될 수 있다.
제2 보호막(214)을 형성하기 위한 예시적인 공정에서, 제3 절연층(126) 상에 제1 개구(211)의 내벽을 덮는 절연 물질(도시되지 않음)을 소정의 두께로 형성하고, 상기 절연 물질에 이방성 식각 공정을 수행하여 제1 개구(211)의 측벽에만 상기 절연 물질을 잔류시킴으로써 제2 보호막(214)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 보호막(214)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 5c를 참조하면, 제1 개구(211)의 바닥부에 위치하던 제1 보호막(도 5b의 212)을 제거하여 기판(100) 상면이 다시 노출될 수 있다. 이 때, 제1 개구(211)의 측벽 상의 제2 보호막(214)은 제거되지 않고 잔류한다. 이에 따라, 제2 보호막(214)은 제1 개구(211)의 측벽 상에 노출되어 있었던 제2 희생층들(134) 및 제3 희생층(136)의 측벽들을 커버한다. 또한, 제1 보호막(212)의 상면이 제1 희생층(132)의 상면보다 높은 레벨 상에 형성되어 있었으므로, 제1 보호막(212)의 제거에 따라 제1 희생층(132)의 측벽은 다시 제1 개구(211)에 의해 노출될 수 있다.
이후, 제1 개구(211)에 의해 노출된 기판(100) 상부에 채널 콘택층(222)이 형성될 수 있다. 채널 콘택층(222)을 형성하기 위한 예시적인 공정에서, 노출된 기판(100) 상부를 시드층(seed layer)으로 사용하여 선택적 에피택시 성장(selective epitaxial growth) 공정을 수행함으로써 기판(100) 상부로부터 채널 콘택층(222)이 성장될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시 성장 공정은 SiH4 또는 Si2Cl2와 같은 반응 가스를 사용하여 약 950℃ 내지 1100℃의 온도에서 수행될 수 있다. 예를 들어, 채널 콘택층(222)은 기판(100) 상면보다 높은 높이까지 형성될 수 있다. 또한, 채널 콘택층(222)의 상면은 제1 희생층(132)의 저면보다 낮은 레벨 상에 위치하도록 성장될 수 있다.
한편, 제2 보호막(214)이 제2 희생층들(134)의 측벽들을 커버함에 따라, 복수의 제2 희생층들(134)이 폴리실리콘 등의 도전 물질을 포함하는 경우에도 상기 선택적 에피택시 성장 공정에 의해 복수의 제2 희생층들(134) 측벽으로부터 원치 않는 실리콘 층들이 성장하는 것을 방지할 수 있다.
이후, 이온 주입 공정이 수행되어 채널 콘택층(222)에 불순물이 도핑될 수 있다. 상기 불순물은 인(P), 비소(As) 등과 같은 p-형 불순물 또는 보론(B) 등과 같은 n-형 불순물일 수 있다. 이와는 달리, 상기 불순물은 채널 콘택층(222)을 형성하는 공정에서 인시츄 도핑될 수도 있다.
도 5d를 참조하면, 제2 보호막(도 5c의 214)이 제거되고, 제1 개구(211)의 측벽 상에 게이트 절연막(150a)이 형성될 수 있다.
게이트 절연막(150a)을 형성하기 위한 예시적인 공정에서, 제3 절연층(126) 및 제1 개구(211)의 내벽 상에 게이트 절연막(150a)이 형성되고, 이후 게이트 절연막(150a) 상에 이방성 식각 공정을 수행하여 제1 개구(211)의 측벽에만 게이트 절연막(150a)이 잔류할 수 있다.
게이트 절연막(150a)은 제1 희생층(132), 복수의 제2 희생층들(134) 및 제3 희생층(136)의 측벽들을 완전히 커버하도록 형성될 수 있다. 이에 따라, 후속 공정에서 제1 내지 제3 희생층들(132, 134, 136) 위치에 제1 내지 제3 게이트 전극들(도시되지 않음)이 형성될 때 상기 제1 내지 제3 게이트 전극들과 채널층(도 5e의 224) 사이에 전기적 단락 또는 전류 누설이 발생하는 것을 방지할 수 있다.
도 5e를 참조하면, 제1 개구(221) 내벽 상에 채널 콘택층(222)과 접촉하는 채널층(224)을 형성할 수 있다. 한편, 도 5e에는 채널층(224)이 제1 개구(221)의 내벽 상에 컨포말하게 형성되고, 제1 개구(221)를 완전히 매립하지 않는 형상으로 형성된 것이 도시되었으나, 이와는 달리 채널층(224)은 제1 개구(221) 내부를 완전히 채우도록 형성될 수도 있다.
채널층(224)을 형성하기 위한 예시적인 공정에서, 제3 절연층(126) 및 제1 개구(221)의 내벽을 덮는 도전층(도시되지 않음)을 형성한 후, 제1 개구(221) 내의 상기 도전층을 매립하는 절연층(도시되지 않음)을 더 형성하고, 제3 절연층(126)의 상면이 노출될 때까지 상기 절연층 및 상기 도전층의 상부를 평탄화함으로써 채널층(224)을 형성할 수 있다. 이후, 제1 개구(221)의 내부를 채우는 상기 절연층 부분은 제거될 수 있다.
채널층(224)을 형성하기 위한 다른 예시적인 공정에서, 제3 절연층(126) 및 제1 개구(221)의 내벽을 덮는 도전층(도시되지 않음)을 형성한 후, 상기 도전층 상부에 이방성 식각 공정을 수행함에 따라 채널층(224)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널층(224)은 불순물이 도핑된 폴리실리콘 등 도전 물질을 사용하여 형성될 수 있다. 예를 들어, 상기 불순물은 인(P), 비소(As) 등과 같은 p-형 불순물 또는 보론(B) 등과 같은 n-형 불순물일 수 있다. 상기 불순물은 채널층(224)을 형성하는 공정에서 인시츄 도핑되거나, 상기 불순물은 채널층(224)이 형성된 이후에 이온 주입 공정을 사용하여 채널층(224) 내부로 주입될 수도 있다.
여기서, 채널 콘택층(222) 및 채널층(224)의 적층 구조를 채널 구조물(220)로 정의할 수 있다. 즉, 채널 구조물(220)은 제1 개구(221)의 바닥부에서 기판(100) 상부와 접촉하는 채널 콘택층(222)과, 제1 개구(221)의 측벽 상에 형성되며 제1 개구(221)의 바닥부에서 채널 콘택층(222)과 접촉하는 채널층(224)을 포함할 수 있다.
도 5f를 참조하면, 도 3f 내지 도 3h를 참조로 설명한 공정들과 유사한 공정들을 수행하여 채널층(224) 내부를 매립하는 매립 절연막(172a) 및 제1 도전층(174)을 형성하고, 기판(100) 상면을 노출하는 제3 개구(177) 및 제1 희생층(132)을 제거한 공간에 제4 개구(179)를 형성할 수 있다.
만약 채널층(224)이 제1 개구(도 5e의 221) 내부를 완전히 매립하도록 형성되는 경우라면, 매립 절연막(172a) 및 제1 도전층(174)은 형성되지 않을 수 있다.
도 5g 및 도 5h를 참조하면, 도 3i 내지 도 3m을 참조로 설명한 공정들과 유사한 공정들을 수행하여 전술한 반도체 장치(1000b)를 완성한다. 도 5h는 도 5g의 5H 부분을 확대하여 나타낸 확대 단면도이다.
전술한 반도체 장치(1000b)의 제조 방법에 따르면, 제1 개구(221) 내벽 상에 제2 보호막(214)을 형성한 후 기판(100) 상부에 채널 콘택층(222)을 형성하기 위한 선택적 에피택시 성장 공정을 수행한다. 이에 따라, 고온의 에피택시 성장 공정에서 제2 희생층들(134) 측벽들이 산화되거나 희생층들(134) 측벽들로부터 원치 않는 도전층들이 성장하는 것을 방지할 수 있다.
이하에서는, 도 5g 및 도 5h를 참조하여, 전술한 방법에 따라 제조된 반도체 장치(1000b)를 간략히 설명한다.
반도체 장치(1000b)는 기판(100) 상에서 제3 방향으로 연장하는 채널 구조물(220)을 포함한다. 채널 구조물(220)은 기판(100) 상부와 접촉하는 채널 콘택층(222) 및 채널 콘택층(222) 상부에 접촉하며 실린더 형상으로 상기 제3 방향으로 연장하는 채널층(224)을 포함할 수 있다.
채널 구조물(220)은 채널 구조물(220) 측벽 부분에서 상기 제1 방향 또는 상기 제2 방향으로 단차가 지는 단차부(220a)를 포함할 수 있다. 채널 콘택층(222)의 상부(upper portion)가 채널 구조물(220)의 단차부(220a)를 형성할 수 있다. 단차부(220a)는 제1 게이트 전극(182) 및 기판(100) 상면 사이의 채널 구조물(220) 측벽 부분에 형성될 수 있고, 채널 구조물(220)은 단차부(220a)보다 높은 레벨 상에 위치하는 채널 구조물(220)의 측벽 부분에서 상기 제2 방향으로 제1 폭(W5)을 가지며, 채널 구조물(220)은 단차부(220a)보다 낮은 레벨 상에 위치하는 채널 구조물(220)의 측벽 부분에서 상기 제2 방향으로 상기 제1 폭보다 큰 제2 폭(W6)을 가질 수 있다.
채널 구조물(220)의 외측벽 상에는 게이트 절연막(150a)이 형성될 수 있다. 게이트 절연막(150a)은 채널층(224)을 둘러싸는 실린더 형상으로 형성될 수 있다.
기판(100) 상면으로부터 게이트 절연막(150a)의 측벽을 따라 제3 방향으로 제1 게이트 전극(182), 복수의 제2 게이트 전극들(184) 및 제3 게이트 전극(186)이 이격되어 배치될 수 있다. 이 중, 제1 게이트 전극(182)은 복수의 제2 게이트 전극들(184) 및/또는 제3 게이트 전극(186)과 상이한 물질을 포함하도록 형성될 수 있다. 예를 들어, 복수의 제2 게이트 전극들(184)은 금속 실리사이드 물질을 포함할 수 있고, 제1 게이트 전극(182)은 금속, 금속 질화물 또는 금속 실리사이드 물질을 포함할 수 있다.
상기 반도체 장치(1000b)는 채널 콘택층(222) 및 채널층(224)의 적층 구조인 채널 구조물(220)을 포함함에 따라 우수한 전기적 특성을 가질 수 있다.
도 6a 내지 도 6h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 채널 구조물(도 6c의 230)의 구조를 제외하면 도 5a 내지 도 5h를 참조로 설명한 제조 방법과 유사하므로 전술한 차이점을 위주로 설명한다.
도 6a를 참조하면, 도 5a 및 도 5b를 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 개구(211) 바닥부에 제1 보호막(212)을 형성하고 제1 개구(211) 측벽 상에 제2 보호막(214)을 형성한다.
제1 보호막(212)의 상면은 제1 희생층(132)의 상면보다 높고 최하부의 제2 희생층(134)의 저면보다 낮은 레벨 상에 위치할 수 있다. 제2 보호막(214)의 저면은 제1 보호막(212)의 상면과 접촉하도록 형성되어, 제2 보호막(214)의 저면은 제1 희생층(132)의 상면보다 높고 최하부의 제2 희생층(134)의 저면보다 낮은 레벨 상에 위치할 수 있다. 따라서, 제2 보호막(214)은 제1 개구(211)에 의해 노출된 복수의 제2 희생층들(134) 및 제3 희생층(136)을 커버할 수 있다.
도 6b를 참조하면, 제1 보호막(212)이 제거될 수 있다. 이 때 제1 개구(211)의 측벽 상에 형성된 제2 보호막(214)은 잔류하므로, 제1 개구(211) 하부에서 기판(100) 일부분, 제1 절연층(122), 제1 희생층(132) 및 최하부의 제2 절연층(124)의 측벽들이 노출될 수 있다.
이후, 제1 개구(211)에 의해 노출된 기판(100) 부분을 시드층으로 사용하여 선택적 에피택시 공정을 수행함으로써 제1 개구(211) 하부를 매립하는 채널 콘택층(232)이 형성될 수 있다.
예시적인 실시예들에 있어서, 채널 콘택층(232)은 제2 보호막(214)의 저면과 접촉할 때까지 성장될 수 있다. 채널 콘택층(232)의 상면은 제1 희생층(132)의 상면보다 높고 최하부의 제2 희생층(134)의 저면보다 낮은 레벨 상에 형성될 수 있다. 이에 따라 채널 콘택층(232)의 측벽이 제1 희생층(132)의 측벽과 접촉될 수 있다.
도 6c를 참조하면, 제2 보호막(도 6b의 214)을 제거할 수 있다. 이에 따라 복수의 제2 희생층들(134), 복수의 제2 절연층들(124), 제3 희생층(136) 및 제3 절연층(126)의 측벽들이 다시 노출될 수 있다.
이후, 제1 개구(211) 측벽 상에 제1 게이트 절연막(150b)을 형성할 수 있다.
예시적인 공정에서, 제3 절연층(126) 및 제1 개구(211) 내벽을 덮는 제1 게이트 절연막(150b)을 형성한 후, 제1 게이트 절연막(150b) 상부에 이방성 식각 공정을 수행하여 제1 개구(211) 측벽 상에 제1 게이트 절연막(150b)을 잔류시킬 수 있다. 이 때, 후속 공정에서 형성되는 채널층(234)이 채널 콘택층(232)과 전기적으로 연결될 수 있도록 채널 콘택층(232) 상면을 덮는 제1 게이트 절연막(150b) 부분이 제거되고 채널 콘택층(232) 상면 일부분이 노출되어야 한다.
이후, 제1 개구(211) 내의 제1 게이트 절연막(150b) 상에 채널층(234)을 형성할 수 있다. 채널층(234)의 저면은 채널 콘택층(232)의 상면과 접촉하도록 형성될 수 있다. 여기서, 채널층(234) 및 채널 콘택층(232)의 적층 구조물을 채널 구조물(230)이라 정의할 수 있다.
도 6d를 참조하면, 채널층(234) 내부를 매립하는 매립 절연막(172a) 및 제1 도전층(174)을 형성하고, 매립 절연막(172a), 제1 도전층(174) 및 제3 절연층(126) 상에 제4 절연층(176)을 형성할 수 있다.
이후, 인접한 채널 구조물들(230) 사이의 기판(100) 상부를 노출하는 제2 개구(177)를 형성하고, 제2 개구(177)에 의해 노출된 제1 희생층(132) 부분을 제거함으로써 제1 절연층(122) 및 최하부의 제2 절연층(124) 사이의 공간에 제3 개구(179)를 형성할 수 있다. 제3 개구(179)의 형성에 따라 채널 콘택층(232)의 측벽이 노출될 수 있다.
선택적으로, 열산화 공정이 수행되어 제3 개구(179)에 의해 노출된 채널 콘택층(232)의 측벽에 열산화막(thermal oxide layer)(도시되지 않음)이 형성될 수 있다.
도 6e를 참조하면, 제2 개구(177) 및 제3 개구(179)에 의해 노출된 기판(100) 상면, 제1 내지 제4 절연층(122, 124, 126, 176), 제2 및 제3 희생층들(134, 136) 및 채널 콘택층(232)의 측벽 상에 예비 제2 게이트 절연막(242)을 형성할 수 있다. 예비 제2 게이트 절연막(242)은 제1 게이트 절연막(150b)과 동일한 물질 및/또는 구조를 사용하여 형성될 수 있으나, 이와는 달리 예비 제2 게이트 절연막(242)의 물질 및/또는 구조가 제1 게이트 절연막(150b)의 물질 및/또는 구조와 상이하게 형성될 수도 있다.
도 6f를 참조하면, 예비 제2 게이트 절연막(242) 상에 제2 개구(177) 및 제3 개구(179)를 채우는 제2 도전층(180)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 도전층(180)은 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 코발트, 루테늄, 티타늄 질화물, 탄탈륨 질화물 등의 금속 또는 금속 질화물, 불순물이 도핑된 폴리실리콘 등의 도전 물질을 사용하여 형성될 수 있다.
도 6g 및 도 6h를 참조하면, 평탄화 공정을 수행하여 제4 절연층(도 6f의 176) 상부의 예비 제2 게이트 절연막(242) 부분을 제거하고, 노출된 제4 절연층(176)을 식각 마스크로 사용하여 이방성 식각 공정을 수행함으로써 제2 개구(도 6f의 177)에 대응되는 부분을 다시 노출시킬 수 있다. 상기 이방성 식각 공정에 의해 예비 제2 게이트 절연막(242)에 의해 커버되었던 복수의 제2 희생층들(134) 및 제3 희생층(136)의 측벽이 다시 노출될 수 있다. 또한, 상기 이방성 식각 공정에 의해 예비 제2 게이트 절연막(242)에 의해 커버되었던 기판(100) 상면 역시 다시 노출될 수 있다.
제3 개구(179) 내부에서, 제1 절연층(122)의 상면, 최하부의 제2 절연층(124)의 저면 및 채널 콘택층(232) 측벽 상의 예비 제2 게이트 절연막(242) 부분만이 잔류하여 제2 게이트 절연막(242a)을 형성할 수 있다. 또한, 제3 개구(179) 내부에서, 제2 게이트 절연막(242a) 상의 제2 도전층(180) 부분만이 잔류하여 제1 게이트 전극(182a)을 형성할 수 있다.
이후 도 3k 내지 도 3m을 참조로 설명한 공정들과 유사한 공정들을 수행하여 반도체 장치(1000c)를 완성한다.
이하에서는, 도 6g 및 도 6h를 참조하여, 전술한 방법에 따라 제조된 반도체 장치(1000c)를 간략히 설명한다. 도 6h는 도 6g의 6H 부분을 확대하여 나타낸 확대 단면도이다.
반도체 장치(1000c)는 기판(100) 상에서 제3 방향으로 연장하는 채널 구조물(230)을 포함한다. 채널 구조물(230)은 기판(100) 상부와 접촉하는 채널 콘택층(232) 및 채널 콘택층(232) 상부에 접촉하며 실린더 형상으로 상기 제3 방향으로 연장하는 채널층(234)을 포함할 수 있다.
채널 구조물(230)은 채널 구조물(230) 측벽 부분에서 상기 제1 방향 또는 상기 제2 방향으로 단차가 지는 단차부(230a)를 포함할 수 있다. 채널 콘택층(232)의 상부(upper portion)가 채널 구조물(230)의 단차부(230a)를 형성할 수 있다. 단차부(230a)는 최하부의 제2 게이트 전극(184) 및 제1 게이트 전극(182) 사이의 채널 구조물(230) 측벽 부분에 형성될 수 있고, 채널 구조물(230)은 단차부(230a)보다 높은 레벨 상에 위치하는 채널 구조물(230)의 측벽 부분에서 상기 제2 방향으로 제1 폭(W7)을 가지며, 채널 구조물(230)은 단차부(230a)보다 낮은 레벨 상에 위치하는 채널 구조물(230)의 측벽 부분에서 상기 제2 방향으로 상기 제1 폭보다 큰 제2 폭(W8)을 가질 수 있다.
채널 콘택층(232)의 상면은 제1 게이트 전극(182a)의 상면보다 높은 레벨 상에 형성된다. 채널 콘택층(232)과 제1 게이트 전극(182a) 사이에는 제2 게이트 절연막(242a)이 개재된다. 채널층(234)의 측벽과 제2 및 제3 게이트 전극들(184, 186) 사이에는 제1 게이트 절연막(150b)이 개재된다.
상기 반도체 장치(1000c)는 채널 콘택층(232) 및 채널층(234)의 적층 구조인 채널 구조물(230)을 포함함에 따라 우수한 전기적 특성을 가질 수 있다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 제1 희생층(132a)을 제외하면 도 3a 내지 도 3m을 참조로 설명한 제조 방법과 유사하므로 전술한 차이점을 위주로 설명한다.
도 7a를 참조하면, 기판(100) 상에 제1 절연층(122)을 형성하고, 제1 절연층(122) 상에 제1 희생층(132a)을 형성한다. 제1 희생층(132a)은 금속 또는 금속 실리사이드 물질을 포함하여 형성할 수 있다. 예를 들어, 제1 희생층(132a)은 티타늄, 탄탈륨, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등의 도전 물질을 사용하여 형성할 수 있다.
제1 희생층(132a) 상에 복수의 제2 절연층들(124) 및 복수의 제2 희생층들(134)을 교대로 형성할 수 있다. 이때, 제2 희생층들(134)은 제1 희생층(132a)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 제2 희생층들(134)은 불순물이 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
이후 도 3a 내지 도 3g를 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
도 7b를 참조하면, 제4 절연층(176)을 식각 마스크로 사용하여 이방성 식각 공정을 수행함으로써 기판(100) 상면을 노출하는 제3 개구(177)를 형성할 수 있다. 또한, 제3 개구(177)의 형성에 따라 제1 내지 제4 절연층들(122, 124, 126, 176) 및 제1 내지 제3 희생층들(132a, 134, 136)의 측면들이 노출될 수 있다. 본 실시예에서는 도 3h를 참조하여 설명한 제조방법과는 다르게 제1 희생층(132a)을 제거하지 않는다. 제1 희생층(132a)은 도전 물질을 포함하므로 제1 희생층(132a)은 별도의 제거 공정을 수행하지 않고 그대로 제1 게이트 전극(도 7c의 182b)으로 사용할 수 있다.
도 7c를 참조하면, 도 3k 내지 도 3m을 참조로 설명한 공정들과 유사한 공정들을 수행하여 반도체 장치(1000d)를 완성할 수 있다.
전술한 반도체 장치(1000d)의 제조 방법에 따르면, 제1 희생층(132a)을 금속 또는 금속 실리사이드 물질을 포함하도록 형성함에 따라 제1 희생층(132a)의 제거 공정 및 제1 게이트 전극(182a)의 형성 공정을 별도로 수행하지 않더라도 제1 희생층(132a)을 제1 게이트 전극(182a)으로 사용할 수 있다. 따라서 반도체 장치(1000d)의 제조 공정이 용이해질 수 있다.
도 8a 내지 도 8f는 예시적인 실시예들에 따른 반도체 장치들의 게이트 절연막 구조들을 개략적으로 보여주는 단면도들이다. 도 8a 내지 도 8f는 도 2의 A 부분을 확대한 확대도로 개략적으로 도시하였다.
도 8a를 참조하면, 채널 구조물(160)은 제3 방향으로 연장하는 실린더 형상으로 형성된다. 채널 구조물(160)은 각각 제3 방향으로 연장하는 채널층(162) 및 채널층(162)의 내벽 상에 형성된 채널 콘택층(164)의 적층 구조로 형성될 수 있다.
복수의 제2 절연층들(124)과 복수의 제2 게이트 전극들(184)은 기판(도시되지않음) 상에서 제3 방향을 따라 교대로 적층된 구조를 가질 수 있다.
게이트 절연막(150)은 채널 구조물(160)과 복수의 제2 절연층들(124)과 복수의 제2 게이트 전극들(184)의 적층 구조 사이에 개재되어 있다. 게이트 절연막(150)은 채널층(162)의 외측벽 전체를 둘러싸도록 형성될 수 있다.
게이트 절연막(150)은 채널 구조물(160)의 외측벽으로부터 터널 절연막(152), 전하 저장막(154), 제1 블로킹 절연막(156) 및 제2 블로킹 절연막(158)이 순차적으로 적층된 구조를 가질 수 있다. 게이트 절연막(150)의 최외곽에 형성된 제2 블로킹 절연막(158)은 복수의 제2 게이트 전극들(184)의 측벽들과 접촉한다.
예시적인 실시예들에 있어서, 터널 절연막(152)은 실리콘 산화물을 포함할 수 있다. 전하 저장막(154)은 전하 트랩층 또는 플로팅 게이트층일 수 있다. 전하 저장막(154)은 양자 도트 또는 나노 크리스탈을 포함할 수 있다. 제1 및 제2 블로킹 절연막들(156, 158)은 고유전상수 물질을 포함할 수 있다. 또한, 제2 블로킹 절연막(158)은 제1 블로킹 절연막(156)의 유전 상수보다 높은 유전 상수를 갖는 물질을 포함할 수 있다.
도 8b를 참조하면, 게이트 절연막(150) 및 복수의 제2 게이트 전극들(184) 사이에 배리어 물질층(barrier material layer)(250)이 더 개재될 수 있다.
구체적으로, 게이트 절연막(150) 중 최외곽의 제2 블로킹 절연막(158)과 상기 제2 게이트 전극들(184) 사이에 배리어 물질층(250)이 형성된다. 즉, 제2 블로킹 절연막(158)과 제2 게이트 전극들(184)은 직접 접촉하여 형성되지 않는다. 배리어 물질층(250)은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 배리어 물질층(250)은 제2 블로킹 절연막(158)과 제2 절연층들(124) 사이에는 형성되지 않는다.
도 8c를 참조하면, 게이트 절연막(150c)의 제2 블로킹 절연막(158a)은 제2 게이트 전극들(184)을 둘러싸는 형태로 형성될 수 있다. 즉, 제2 블로킹 절연막(158a)은 제2 게이트 전극들(184)과 제1 블로킹 절연막(156)과의 경계 및 제2 게이트 전극들(184)과 제2 절연층들(124)과의 경계를 형성하도록 제2 게이트 전극들(184)을 감싸는 구조로 형성될 수 있다.
도 8d를 참조하면, 게이트 절연막(150d)의 제2 블로킹 절연막(158b)은 제1 블로킹 절연막(156)과 제2 게이트 전극들(184) 사이에 형성될 수 있다. 제2 블로킹 절연막(158b)은 제1 블로킹 절연막(156)과 제2 절연층들(124) 사이에는 형성되지 않는다. 즉, 제2 블로킹 절연막(158b)은 제2 게이트 전극들(184)과 동일한 높이로 절단된 구조를 가질 수 있다.
도 8e를 참조하면, 게이트 절연막(150e)의 제2 블로킹 절연막(158b)은 제1 블로킹 절연막(156a)과 제2 게이트 전극들(184) 사이에 형성되며, 제1 블로킹 절연막(156a)은 제2 블로킹 절연막(158b)과 전하 저장막(154) 사이에 형성될 수 있다. 제1 및 제2 블로킹 절연막들(156a, 158b)은 전하 저장막(154)과 제2 절연층들(124) 사이에는 형성되지 않는다. 즉, 상기 제1 및 제2 블로킹 절연막들(156a, 158b)은 제2 게이트 전극들(184)과 동일한 높이로 절단된 구조를 가질 수 있다.
도 8f를 참조하면, 게이트 절연막(150f)의 전하 저장막(154a)은 터널 절연막(152)과 제1 블로킹 절연막(156a) 사이에 형성될 수 있다. 전하 저장막(154a)은 터널 절연막(152)과 제2 절연층들(124) 사이에는 형성되지 않는다. 즉, 상기 전하 저장막(154a)은 제2 게이트 전극들(184)과 동일한 높이로 절단된 구조를 가질 수 있다.
이하에서는, 도 8a 내지 도 8f를 참조로 설명한 게이트 절연막(150, 150c, 150d, 150e, 150f)의 제조 방법을 간략히 설명한다.
다시 도 8a를 참조하면, 기판(도 3b의 100) 상에 형성된 복수의 제2 희생층들(도 3b의 134) 및 제2 절연층들(124)의 적층 구조를 관통하는 개구(도 3b의 141)가 형성된다. 개구(141)의 측벽 상에 순차적으로 제2 블로킹 절연막(158), 제1 블로킹 절연막(156), 전하 저장막(154) 및 터널 절연막(152)을 형성할 수 있다. 제2 블로킹 절연막(158), 제1 블로킹 절연막(156), 전하 저장막(154) 및 터널 절연막(152)은 각각 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정 등을 사용하여 상기 개구의 측벽 상에 컨포말하게 형성될 수 있다. 이후 개구(141) 내의 터널 절연막(152) 상에 채널층(162) 및 채널 콘택층(164)을 순차적으로 적층하여 채널 구조물(160)을 형성하고, 채널 콘택층(164) 내에 상기 개구(141)를 매립하는 매립 절연막(172)을 형성할 수 있다. 이후, 복수의 제2 희생층들(134)에 실리사이드화 공정을 수행하여 복수의 제2 희생층들(134)을 복수의 제2 게이트 전극들(184)로 변환시킴으로써 도 8a에 도시된 게이트 절연막(150)을 포함하는 반도체 장치가 완성될 수 있다.
한편, 도 8c에 도시된 게이트 절연막(150c)의 경우, 복수의 제2 희생층들(134)에 실리사이드화 공정을 수행하지 않고, 복수의 제2 희생층들(134)을 복수의 제2 게이트 전극들(184)로 교체하는 방법을 사용할 때 형성될 수 있다. 개구(도 3b의 141)의 측벽 상에 제1 블로킹 절연막(156), 전하 저장막(154) 및 터널 절연막(152)을 순차적으로 형성한 후, 채널 구조물(160) 및 매립 절연막(172)을 형성할 수 있다. 이후, 복수의 제2 희생층들(134)을 제거하여 복수의 제2 절연층들(124) 사이의 공간에서 제1 블로킹 절연막(156)의 측벽을 노출시킬 수 있다. 상기 공간에 노출된 복수의 제2 절연층들(124) 및 제1 블로킹 절연막(156) 상에 제2 블로킹 절연막(158a)을 컨포말하게 형성하고, 상기 공간 내의 제2 블로킹 절연막(158a) 상에 도전 물질(도시되지 않음)을 매립함으로써 제2 게이트 전극(184)을 형성할 수 있다. 이에 따라, 도 8c에 도시된 게이트 절연막(150c)을 포함하는 반도체 장치가 완성될 수 있다.
다시 도 8b를 참조하면, 복수의 제2 희생층들(도 3b의 134) 및 복수의 스페이서들(도시되지 않음)의 적층 구조를 형성한 후, 상기 적층 구조를 관통하는 개구(도시되지 않음)을 형성한다. 이후, 상기 개구의 측벽 상에 예비 배리어 물질층(도시되지 않음), 제2 블로킹 절연막(158), 제1 블로킹 절연막(156), 전하 저장막(154) 및 터널 절연막(152)을 순차적으로 형성할 수 있다. 이후, 상기 복수의 스페이서들을 제거하여 복수의 제2 희생층들(134) 사이의 공간에 상기 예비 배리어 물질층의 측벽을 노출시킨다. 이후, 제2 블로킹 절연막(158)의 측벽이 노출될 때까지 상기 복수의 제2 희생층들(134) 사이의 공간에 노출된 상기 예비 배리어 물질층을 선택적으로 제거하여, 상기 복수의 제2 희생층들(134)의 측벽 상에 복수의 제2 희생층들(134)과 동일한 높이로 절단된 복수의 배리어 물질층들(250)을 형성할 수 있다. 이후, 상기 복수의 제2 희생층들(134) 사이의 공간에 복수의 제2 절연층들(124)을 형성한 후, 실리사이드화 공정을 수행하여 복수의 제2 희생층들(134)을 복수의 제2 게이트 전극들(184)로 변환시킴으로써 도 8b에 도시된 게이트 절연막(150)을 포함하는 반도체 장치가 완성될 수 있다.
한편, 도 8b를 참조로 설명한 제조 방법과 유사한 방법을 수행하여 도 8d 내지 도 8f에 도시된 게이트 절연막(150d, 150e, 150f)을 형성할 수 있다.
우선, 복수의 제2 희생층들(134) 및 상기 복수의 스페이서들의 적층 구조를 관통하는 상기 개구의 측벽 상에 제2 블로킹 절연막(도 8b의 158), 제1 블로킹 절연막(156), 전하 저장막(154) 및 터널 절연막(152)을 순차적으로 형성할 수 있다. 이후, 상기 복수의 스페이서들을 제거하여 복수의 제2 희생층들(134) 사이의 공간에 제2 블로킹 절연막(158)의 측벽을 노출시키고, 노출된 제2 블로킹 절연막(158) 부분을 선택적으로 제거하는 경우, 복수의 제2 희생층들(134) 측벽 상에 복수의 제2 희생층들(134)의 높이와 동일한 높이로 절단된 복수의 제2 블로킹 절연막들(158b)이 형성될 수 있다. 이후 복수의 제2 절연층들(124) 및 복수의 제2 게이트 전극들(184)을 형성함으로써 도 8d에 도시된 게이트 절연막(150d)을 형성할 수 있다.
만약, 복수의 제2 희생층들(134) 사이의 공간에서 노출된 제2 블로킹 절연막(도 8b의 158) 및 제1 블로킹 절연막(도 8b의 156) 부분들을 선택적으로 제거하는 경우, 복수의 제2 희생층들(134) 측벽 상에 복수의 제2 희생층들(134)의 높이와 동일한 높이로 절단된 복수의 제2 블로킹 절연막들(158b) 및 복수의 제1 블로킹 절연막들(156a)이 형성될 수 있다. 이에 따라 도 8e에 도시된 게이트 절연막(150e)을 형성할 수 있다.
만약, 복수의 제2 희생층들(134) 사이의 공간에서 노출된 제2 블로킹 절연막(도 8b의 158), 제1 블로킹 절연막(도 8b의 156) 및 전하 저장막(도 8b의 154) 부분들을 선택적으로 제거하는 경우, 복수의 제2 희생층들(134) 측벽 상에 복수의 제2 희생층들(134)의 높이와 동일한 높이로 절단된 복수의 제2 블로킹 절연막들(158b), 복수의 제1 블로킹 절연막들(156a) 및 복수의 전하 저장막들(154a)이 형성될 수 있다. 이에 따라 도 8f에 도시된 게이트 절연막(150f)을 형성할 수 있다.
도 9는 예시적인 실시예들에 따른 불휘발성 메모리 소자(2000)를 개략적으로 보여주는 블록 구조도이다.
도 9를 참조하면, 불휘발성 메모리 소자(2000)에서 NAND 셀 어레이(1100)는 코어 회로 유니트(1200)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(1100)는 전술한 도 2 내지 도 7c를 참조로 설명한 수직 구조의 반도체 장치들(1000, 1000a, 1000b, 1000c, 1000d)을 포함할 수 있다. 코어 회로 유니트(1200)는 제어 로직(1210), 로우 디코더(1220), 칼럼 디코더(1230), 감지 증폭기(1240) 및 페이지 버퍼(1250)를 포함할 수 있다.
제어 로직(1210)은 로우 디코더(1220), 칼럼 디코더(1230) 및 페이지 버퍼(1250)와 통신할 수 있다. 로우 디코더(1220)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(1100)와 통신할 수 있다. 칼럼 디코더(1230)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(1100)와 통신할 수 있다. 감지 증폭기(1240)는 NAND 셀 어레이(1100)로부터 신호가 출력될 때 칼럼 디코더(1230)와 연결되고, NAND 셀 어레이(1100)로 신호가 전달될 때는 칼럼 디코더(1230)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(1210)은 로우 어드레스 신호를 로우 디코더(1220)에 전달하고, 로우 디코더(1220)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(1100)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(1210)은 칼럼 어드레스 신호를 칼럼 디코더(1230) 또는 페이지 버퍼(1250)에 전달하고, 칼럼 디코더(1230)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(1100)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(1100)의 신호는 칼럼 디코더(1230)를 통해서 감지 증폭기(1240)에 전달되고, 여기에서 증폭되어 페이지 버퍼(1250)를 거쳐서 제어 로직(1210)에 전달될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 102: 불순물 영역
122, 124, 126, 176, 190, 194: 절연층
132, 134, 136: 제1 희생층 141, 143, 177, 179, 181: 개구
150, 242a: 게이트 절연막 152: 터널 절연막
154: 전하 저장막 156: 제1 블로킹 절연막
158: 제2 블로킹 절연막 160, 220, 230: 채널 구조물
162, 224, 234: 채널층 164, 222, 232: 채널 콘택층
172: 매립 절연막 174: 제1 도전층
180: 제2 도전층 182, 184, 186: 게이트 전극
192: 공통 소스 라인 196: 콘택
198: 비트라인 202: 식각 정지막
212, 214: 보호막 250: 배리어 물질층

Claims (10)

  1. 기판의 상면과 수직한 제1 방향을 따라 상기 기판 상에서 연장하는 채널 구조물; 및
    상기 제1 방향을 따라 상기 채널 구조물 측면 상에서 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인;을 포함하고,
    상기 채널 구조물은 상기 그라운드 선택 라인 및 상기 기판 상면 사이의 상기 채널 구조물 측벽 부분에 형성된 단차부(stepped portion)를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 그라운드 선택 라인과 동일한 높이에 위치한 상기 채널 구조물 부분은 상기 제1 방향에 수직한 제2 방향으로의 제1 폭을 갖고,
    상기 기판 상면과 동일한 높이에 위치한 상기 채널 구조물 부분은 상기 제1 폭보다 작은 상기 제2 방향으로의 제2 폭을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 채널 구조물은,
    상기 기판 상면과 연결되며 상기 제1 방향을 따라 연장하는 채널 콘택층; 및
    상기 채널 콘택층의 외측벽을 둘러싸는 채널층을 포함하며,
    상기 채널층의 바닥부가 상기 채널 구조물의 상기 단차부를 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 채널층의 바닥면은 상기 기판 상면보다 높은 레벨 상에 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 그라운드 선택 라인과 상기 기판 사이에 개재된 식각 정지막을 더 포함하며,
    상기 채널 구조물의 단차부와 상기 식각 정지막은 수평 방향으로 오버랩되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 식각 정지막은 상기 채널 콘택층의 외측벽을 덮는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 그라운드 선택 라인과 동일한 높이에 위치한 상기 채널 구조물 부분은 상기 제1 방향에 수직한 제2 방향으로의 제1 폭을 갖고,
    상기 기판 상면과 동일한 높이에 위치한 상기 채널 구조물 부분은 상기 제1 폭보다 큰 상기 제2 방향으로의 제2 폭을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 채널 구조물은,
    상기 기판 상면과 연결되는 채널 콘택층; 및
    상기 채널 콘택층 상에서 상기 제1 방향으로 연장하는 채널층을 포함하며,
    상기 채널 콘택층의 상부(upper portion)가 상기 채널 구조물의 상기 단차부를 형성하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 그라운드 선택 라인은 상기 워드 라인과 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 채널 구조물의 외측벽을 덮으며, 상기 제1 방향으로 연장하는 게이트 절연막을 더 포함하는 반도체 장치.
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