CN109216368B - 具有垂直沟道结构的半导体装置 - Google Patents

Abstract

提供了一种具有垂直沟道结构的半导体装置。所述半导体装置包括：基底；垂直沟道结构，包括在与基底的顶表面垂直的第一方向上顺序地形成在基底上的多个晶体管；多条导线，形成在垂直沟道结构上，在与基底的顶表面平行的第二方向上延伸，并且在与基底的顶表面平行且与第二方向垂直的第三方向上彼此分隔开；以及多个接触插塞，被构造为连接垂直沟道结构和多条导线，其中，多个接触插塞中的每个的上剖面具有在第三方向上的长度小于在第二方向上的长度的形状。

Description

具有垂直沟道结构的半导体装置

技术领域

发明构思涉及一种半导体装置，具体而言，涉及一种具有垂直沟道结构的半导体装置。

背景技术

作为提高半导体存储器装置的集成度的方法的一种，提出了具有垂直沟道结构的半导体装置来代替通常的平面晶体管结构。

在具有这种垂直沟道结构的半导体装置中，随着垂直沟道的临界尺寸减小，用于与垂直沟道电连接的接触结构的临界尺寸也减小。因此，在形成接触结构的工艺中出现缺陷。

发明内容

发明构思提供一种具有垂直沟道结构的半导体装置，其中，所述半导体装置具有能够避免接触电阻缺陷和桥接缺陷的增大的接触插塞工艺窗口以及改善的可靠性。

根据发明构思的方面，提供一种半导体装置，所述半导体装置包括：基底；垂直沟道结构，包括在与基底的顶表面垂直的第一方向上顺序地形成在基底上的多个晶体管；多条导线，形成在垂直沟道结构上，在与基底的顶表面平行的第二方向上延伸，并且在与基底的顶表面平行且与第二方向垂直的第三方向上彼此分隔开；以及多个接触插塞，被构造为连接垂直沟道结构和多条导线，其中，多个接触插塞中的每个的上剖面具有在第三方向上的长度小于在第二方向上的长度的形状。

附图说明

通过下面结合附图进行的详细描述，发明构思的实施例将被更加清楚地理解，在附图中：

图1是根据实施例的闪存半导体装置的存储器单元阵列的等效电路图；

图2是根据实施例的闪存半导体装置的存储器单元阵列的等效电路图；

图3是示出根据实施例的闪存半导体装置的上剖面的平面图；

图4是图3的区域A的放大图；

图5是沿着图4的线BB'截取的剖视图；

图6是示出根据实施例的闪存半导体装置的上剖面的平面图；

图7A至图7G是用于顺序地描述根据实施例制造半导体装置的方法的剖视图；

图8是示出根据实施例的半导体装置的主要构造的剖视图；

图9A至图9D是用于顺序地描述根据实施例制造半导体装置的方法的剖视图。

具体实施方式

图1是根据实施例制造的半导体装置的存储器单元阵列10的等效电路图。

图1示例性地示出具有垂直沟道结构的垂直NAND半导体装置。

参照图1，存储器单元阵列10可以包括多个存储器单元串11。每个存储器单元串11可以具有垂直结构，因此与基底120(参照图5)的主表面的延伸方向垂直地延伸。存储器单元串11可以形成存储器单元块13。

每个存储器单元串11可以包括第一存储器单元MC1至第n存储器单元MCn、串选择晶体管SST以及地选择晶体管GST。在每个存储器单元串11中，地选择晶体管GST、第一存储器单元MC1至第n存储器单元MCn以及串选择晶体管SST可以串联地垂直布置。这里，第一存储器单元MC1至第n存储器单元MCn可以存储数据。第一字线WL1至第n字线WLn分别与第一存储器单元MC1至第n存储器单元MCn结合以分别控制第一存储器单元MC1至第n存储器单元MCn。可以根据半导体装置的容量来适当地选择第一存储器单元MC1至第n存储器单元MCn的数量。

第一位线BL1至第m位线BLm可以连接到布置在存储器单元块13的第一列至第m列处的每个存储器单元串11的一侧，例如，串选择晶体管SST的漏极侧。共源线CSL可以连接到存储器单元串11的另一侧，例如，地选择晶体管GST的源极侧。

第一字线WL1至第n字线WLn可以共同地并且分别地连接到位于存储器单元串11的同一个层处的第一存储器单元MC1至第n存储器单元MCn的栅极。通过分别驱动第一字线WL1至第n字线WLn，可以从第一存储器单元MC1至第n存储器单元MCn读取数据或擦除数据，或者可以将数据编程到第一存储器单元MC1至第n存储器单元MCn。

在每个存储器单元串11中，串选择晶体管SST可以布置在第一位线BL1至第m位线BLm与第一存储器单元MC1至第n存储器单元MCn之间。在存储器单元块13中，串选择晶体管SST可以通过使用连接到串选择晶体管SST的栅极的第一串选择线SSL1或第二串选择线SSL2来控制在第一位线BL1至第m位线BLm与第一存储器单元MC1至第n存储器单元MCn之间的数据传输。

地选择晶体管GST可以布置在第一存储器单元MC1至第n存储器单元MCn与共源线CSL之间。在存储器单元块13中，地选择晶体管GST可以通过使用连接到地选择晶体管GST的栅极的第一地选择线GSL1或第二地选择线GSL2来控制在第一存储器单元MC1至第n存储器单元MCn与共源线CSL之间的数据传输。

图2是根据实施例的闪存半导体装置的存储器单元阵列的等效电路图。

图2示例性地示出在具有垂直沟道结构的垂直NAND闪存装置中包括的一个存储器单元串11A。

图1和图2中相同的附图标记表示相同的元件，因此这里将不提供其重复的描述。

在图1中，在每个存储器单元串11中使用单个的串选择晶体管SST。然而，在图2中，一对第一串选择晶体管SST1和第二串选择晶体管SST2串联布置在位线BL与第一存储器单元MC1至第n存储器单元MCn之间。在这种情况下，串选择线SSL可以共同连接到第一串选择晶体管SST1和第二串选择晶体管SST2的栅极。这里，串选择线SSL可以对应于图1中示出的第一串选择线SSL1或第二串选择线SSL2。

此外，在图1中，在每个存储器单元串11中使用单个的地选择晶体管GST。然而，在图2中，一对第一地选择晶体管GST1和第二地选择晶体管GST2串联布置在第一存储器单元MC1至第n存储器单元MCn与共源线CSL之间。在这种情况下，地选择线GSL可以共同连接到第一地选择晶体管GST1和第二地选择晶体管GST2的栅极。这里，地选择线GSL可以对应于图1中示出的第一地选择线GSL1或第二地选择线GSL2。

在图2中，位线BL可以对应于图1中示出的第一位线BL1至第m位线BLm中的一条。

图3是示出根据实施例的闪存装置的上剖面的平面图。图4是图3的区域A的放大图。图5是沿着图4的线BB'截取的剖视图。为了便于描述，图4中未示出位线BL。

参照图3至图5，在与基底120(参见图5)垂直的第一方向D1上延伸的沟道区110可以布置在与基底120(参见图5)平行的第二方向D2和第三方向D3上。可以与图3不同地对布置方法进行各种修改。每个沟道区110可以构成存储器单元串11或11A(参见图1和图2)的一部分。连接到第一串选择线SSL1的沟道区110和连接到第二串选择线SSL2的沟道区110可以通过分离区125而彼此分隔开。

形成在沟道区110上方的导线ML可以在第二方向D2上延伸并且可以在第三方向D3上分开布置。形成在沟道区110的上部上的接触插塞190可以将沟道区110连接到导线ML。在第二方向D2上延伸并且第三方向D3上分开布置的位线BL可以形成在导线ML上方。位线接触件BLC可以将位线BL连接到导线ML。

如图4中所示，接触插塞190的上剖面可以具有如下形状：具有在第三方向D3的长度X和在第二方向D2上的长度Y，长度X小于长度Y。例如，接触插塞190的上剖面可以是椭圆。接触插塞190的剖面可以沿接触插塞190的高度始终为椭圆。椭圆的长轴可以平行于第二方向D2。椭圆的短轴可以平行于第三方向D3。在实施例中，长轴的长度(例如，图4中的Y)与短轴的长度(例如，图4中的X)的比可以大于1且小于或等于1.5。

在第三方向D3上相邻的导线ML之间的间隙可以比被导线ML中的一条导线沿第三方向D3间隔开的一对接触插塞190之间的间隙窄。

与接触插塞190的上剖面是圆形时相比，接触插塞190与导线ML之间的间隙L可以增大，因此桥接缺陷的可能性会减小。此外，接触插塞190与沟道区110之间的接触面积可以增大，接触电阻缺陷的可能性也会减小。因此，在桥接缺陷与接触电阻缺陷之间允许的工艺窗口可以加宽。

如图5中所示，基底120可以具有在第二方向D2和第三方向D3上延伸的主表面。基底120可以包括诸如IV族半导体、III-V族半导体或II-VI族氧化物半导体的半导体材料。例如，IV族半导体可以包括硅、锗或硅-锗。基底120可以作为体晶片或外延层来提供。

在基底120上，垂直沟道结构180可以在与基底120的主表面垂直的第一方向D1上延伸。多个晶体管可以从基底120的顶表面起沿着第一方向D1形成在垂直沟道结构180中。一个垂直沟道结构180可以形成存储器单元串11和11A中的一个。

垂直沟道结构180可以包括缓冲绝缘层130、多个栅电极层150、将多个栅电极层150彼此分开的多个层间绝缘层160、在第一方向D1上从基底120延伸的沟道区110、以及围绕沟道区110的栅极绝缘层140。

在实施例中，缓冲绝缘层130可以是氧化硅层。栅电极层150可以由多晶硅或具有高熔点的金属形成。层间绝缘层160可以是氧化层或低介电层。

在实施例中，沟道区110的底表面可以与基底120的顶表面接触。虽然沟道区110的上部与最上层的层间绝缘层160的上部在图5中被示出为处于同一水平，但发明构思不限于此，沟道区110的上部可以具有高于最上层的层间绝缘层160的上部而突出的结构。沟道区110可以包括具有环形柱形状的沟道层111、填充沟道层111的内部的填充绝缘层113和覆盖填充绝缘层113的上端的垫115。沟道层111可以包括诸如硅、锗或硅-锗的半导体层。填充绝缘层113可以是氧化硅层。垫115可以包括诸如硅、锗或硅-锗的半导体层。

在实施例中，栅极绝缘层140可以具有从沟道区110的侧壁顺序地堆叠隧道绝缘层141、电荷存储层143和阻挡绝缘层145的结构。电荷存储层143可以是捕获型的。例如，电荷存储层143可以包括量子点或纳米晶体。就这一点而言，量子点或纳米晶体可以由导体(例如，金属)或半导体的微粒组成。隧道绝缘层141和阻挡绝缘层145可以包括氧化层、氮化层或者高介电层。就这一点而言，高介电常数层表示具有比氧化层和氮化层的介电常数高的介电常数的介电层。作为另一示例，栅极绝缘层140的隧道绝缘层141可以是氧化层，栅极绝缘层140的电荷存储层143可以是氮化层，栅极绝缘层140的阻挡绝缘层145可以是氧化铝层。

绝缘层170、接触插塞190和导线ML可以形成在垂直沟道结构180上。导线ML和接触插塞190可以由诸如钨或铝的导电材料形成。导线ML和接触插塞190可以由基本相同的材料形成。导线ML的顶表面和接触插塞190的顶表面可以处于在第一方向D1上距离基底120相同的高度上。

阻挡层600可以形成在导线ML与绝缘层170之间的界面上和接触插塞190与绝缘层170之间的界面上。阻挡层600可以由诸如钛、氮化钛或金属氮化物的金属形成。在导线ML与接触插塞190之间的界面处可以不存在阻挡层600。

图6是示出根据实施例的闪存半导体装置100a的上剖面的平面图。在图6中，如图3至图5中相同的附图标记表示相同的构件，将省略对其的详细描述，并将主要描述与图3至图5的差异。

参照图6，接触插塞190的上剖面可以是具有圆角的矩形。接触插塞190的剖面可以沿接触插塞190的高度始终为具有圆角的矩形。矩形的长边可以平行于第二方向D2。矩形的短边可以平行于第三方向D3。在实施例中，长边的长度(例如，图6中的Y)与短边的长度(例如，图6中的X)的比可以大于1且小于或等于1.5。

在第三方向D3上相邻的导线ML之间的间隙可以比在被导线ML中的一条导线沿第三方向D3间隔开的一对接触插塞190之间的间隙窄。

与接触插塞190的上剖面是圆形时相比，接触插塞190与导线ML之间的间隙L可以增大，因此桥接缺陷的可能性会减小。此外，接触插塞190与沟道区110之间的接触面积可以增大，接触电阻缺陷的可能性也会减小。因此，在桥接缺陷与接触电阻缺陷之间允许的工艺窗口可以加宽。

图7A至图7G是用于顺序地描述根据实施例制造半导体装置100的方法的剖视图。

参照图7A，可以在基底120的表面上形成缓冲绝缘层130，可以在缓冲绝缘层130上交替地形成多个牺牲层210和多个层间绝缘层160。例如，多个牺牲层210和多个层间绝缘层160可以一个接一个地交替堆叠以形成堆叠结构200。根据要形成的半导体装置的结构，可以不同地形成堆叠结构200的牺牲层210的数量。牺牲层210的数量越大，每个单元区域的存储器单元的数量越大。

参照图7B，可以通过使用光刻工艺来从顶部顺序地蚀刻多个层间绝缘层160、多个牺牲层210和缓冲绝缘层130，以形成暴露基底120的顶表面的第一孔300。

参照图7C，可以在第一孔300的内表面和通过第一孔300暴露的基底120的顶表面上形成栅极绝缘层140。例如，在第一孔300的内壁和基底120上共形地形成栅极绝缘层140之后，栅极绝缘层140可以通过各向异性蚀刻工艺保留在第一孔300的侧壁上。栅极绝缘层140的结构的详情与参照图5描述的栅极绝缘层140相同。

参照图7D，可以在第一孔300(参见图7C)的底表面和侧表面上形成沟道层111。可以与通过第一孔300暴露的基底120接触来形成沟道层111。

之后，可以在沟道层111上形成填充绝缘层113，使得第一孔300被完全填充。为了形成填充绝缘层113，可以在沟道层111上沉积绝缘材料以完全填充第一孔300，然后可以执行退火工艺。之后，填充绝缘层113可以经受CMP或回蚀工艺，使得填充绝缘层113的顶表面低于最上面的层间绝缘层160的顶表面。

接下来，可以形成垫115，使得在填充绝缘层113上的第一孔300被完全填充。之后，可以通过CMP或回蚀工艺通过去除覆盖最上层的层间绝缘层160的顶表面的沟道层111和垫115来暴露作为最上层的层间绝缘层160的顶表面。结果，可以形成垂直沟道结构180。

之后，可以形成暴露基底120的顶表面的开口(未示出)，可以通过例如湿蚀刻工艺来去除被开口暴露的多个牺牲层210(参见图7C)。在去除多个牺牲层210(参见图7C)之后，可以在多个层间绝缘层160之间暴露栅极绝缘层140的侧壁。可以通过在去除多个牺牲层210的空间中掩埋导电层(未示出)来形成多个栅电极层150。

图7E至图7G示出通过双嵌入工艺来形成导线ML和接触插塞190的方法。

参照图7E，可以在垂直沟道结构180上形成绝缘层170，然后通过对绝缘层170执行光刻工艺来蚀刻绝缘层170，因此可以形成第一开口400。

参照图7F，在以绝缘材料填充第一开口400之后，可以通过再次使用光刻工艺来蚀刻绝缘层170而形成第二开口500。第二开口500的上剖面可以具有在第三方向D3上的长度小于在第二方向D2上的长度的形状(参照图4和图5)。在形成第二开口500之后，可以去除填充在第一开口400中的绝缘材料。

参照图7G，可以在第一开口400和第二开口500中薄薄地形成阻挡层600，然后可以填充诸如钨的导电材料。之后，可以通过CMP或回蚀工艺通过去除不必要的导电材料来形成参照图3至图5描述的半导体装置100。

当通过双嵌入工艺同时形成导线ML和接触插塞190时，导线ML和接触插塞190可以由相同的材料形成，在导线ML和接触插塞190彼此接触的边界上可以不形成阻挡层600。

图8是示出根据实施例的半导体装置100b的主要构造的剖视图。在图8中，如图3至图5中相同的附图标记表示相同的构件，将省略对其的详细的描述并将主要描述与图3至图5的差异。

在图8中示出的半导体装置100b中，接触插塞190和导线ML可以处于在第一方向D1上距离基底120不同的高度处。导线ML和接触插塞190可以由不同的材料形成。可选择地，导线ML和接触插塞190可以由基本相同的材料形成并且可以在不同的工艺中形成。

在实施例中，上绝缘层170b还可以形成在绝缘层170a上，使得接触插塞190的顶表面与绝缘层170a的顶表面位于同一平面上，导线ML的顶表面和上绝缘层170b的顶表面位于同一平面上。

阻挡层600可以形成在导线ML与上绝缘层170b之间的界面上和接触插塞190与绝缘层170a之间的界面上。阻挡层600也可以形成在导线ML和接触插塞190之间的界面上。

图9A至图9D是用于顺序地描述根据实施例制造半导体装置100b的方法的剖视图。

参照图9A，可以以参照图7A至图7D描述的相同方式在基底120上形成垂直沟道结构180。之后，可以在垂直沟道结构180上形成绝缘层170a并且可以通过使用光刻工艺来蚀刻绝缘层170a以形成第二开口500。

参照图9B，在第二开口500中薄薄地形成阻挡层600之后，可以填充导电材料。之后，可以通过CMP或回蚀工艺通过去除不必要的导电材料来形成接触插塞190。

参照图9C，可以在形成有接触插塞190的绝缘层170a上额外地形成上绝缘层170b，并且可以通过使用光刻工艺来蚀刻上绝缘层170b，因此可以形成第一开口400。

参照图9D，可以在第一开口400中薄薄地形成阻挡层600，然后可以填充导电材料。之后，可以通过CMP或回蚀工艺通过去除不必要的导电材料来形成导线ML。

当以如参照图9A至图9D描述的方法相同方法形成导线ML和接触插塞190层时，导线ML和接触插塞190可以由不同的材料形成，在导线ML和接触插塞190彼此接触的边界上可以存在阻挡层600。

虽然已经参照本发明构思的示例性实施例具体地示出并描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离由权利要求书限定的精神和范围的情况下，在此可做出形式和细节上的各种改变。

Claims (9)

1.一种半导体装置，所述半导体装置包括：

基底；

垂直沟道结构，包括在与基底的顶表面垂直的第一方向上顺序地形成在基底上的多个晶体管；

多条位线，形成在垂直沟道结构上，在与基底的顶表面平行的第二方向上延伸，并且在与基底的顶表面平行且与第二方向垂直的第三方向上彼此分隔开；

多条导线，形成在垂直沟道结构上，在第二方向上延伸，并且在第三方向上彼此分隔开；

多个位线接触件，将所述多条位线中的各条位线连接到所述多条导线中的各条导线；以及

多个接触插塞，被构造为连接垂直沟道结构和所述多条导线，

其中，所述多个接触插塞中的每个的上剖面具有在第三方向上的长度小于在第二方向上的长度的形状，

其中，所述多条导线中的每条的上表面和所述多个接触插塞中的每个的上表面处于在第一方向上距离基底相同的高度处。

2.根据权利要求1所述的半导体装置，其中，所述多个接触插塞中的每个的上剖面是具有平行于第二方向的长轴和平行于第三方向的短轴的椭圆形。

3.根据权利要求2所述的半导体装置，其中，所述多个接触插塞中的每个的剖面沿所述多个接触插塞中的每个的整个高度始终为椭圆形。

4.根据权利要求1所述的半导体装置，

其中，所述多条导线中的每条和所述多个接触插塞中的每个包括相同的导电材料，

其中，所述多条导线中的每条和所述多个接触插塞中的每个在所述多条导线中的每条与所述多个接触插塞中的每个彼此接触的边界处不包括与导电材料不同的材料层。

5.根据权利要求1所述的半导体装置，其中，在第三方向上相邻的所述多条导线之间的间隙比所述多个接触插塞中的被所述多条导线中的一条导线沿第三方向间隔开的一对接触插塞之间的间隙窄。

6.根据权利要求1所述的半导体装置，其中，垂直沟道结构包括：

多个栅电极层，在第一方向上堆叠在基底上；

多个层间绝缘层，设置在多个栅电极层之间；

沟道区，在基底上沿着第一方向延伸，并且穿透多个栅电极层和多个层间绝缘层；以及

栅极绝缘层，位于沟道区与多个栅电极层之间。

7.根据权利要求6所述的半导体装置，其中，沟道区包括：

沟道层，具有拥有内部空间的环形柱形状；

填充绝缘层，被构造为填充沟道区的内部空间；以及

垫，形成在填充绝缘层上并且连接到所述多个接触插塞中的一个。

8.根据权利要求1所述的半导体装置，其中，所述多个接触插塞中的每个的上剖面是具有平行于第二方向的长边和平行于第三方向的短边的圆角矩形。

9.根据权利要求8所述的半导体装置，其中，所述多个接触插塞中的每个的剖面沿所述多个接触插塞中的每个的整个高度始终为具有圆角的矩形。

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