CN109755249B - 三维半导体存储器件 - Google Patents

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Abstract

一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸，并在交叉第一方向的第二方向上间隔开。彼此相邻的成对的电极结构对称地设置以限定部分地暴露水平半导体层的接触区。贯通通路结构在接触区上并将电极结构连接到外围逻辑结构。每个电极结构包括在连接区上沿第一方向延伸的多个栅绝缘区。栅绝缘区在第一方向上具有彼此不同的长度。

Description

三维半导体存储器件
技术领域
本发明构思的示例性实施方式涉及存储器件，更具体地，涉及三维半导体存储器件。
背景技术
半导体器件可以相对高度地集成，并且可以以相对低的制造成本制造。半导体器件的集成密度可以是决定产品价格的因素。典型的二维或平面半导体器件的集成可以由单位存储单元所占据的面积确定，因而二维或平面半导体器件的集成会受到形成精细图案的技术水平影响。用于提高图案精细度的处理设备会限制二维或平面半导体器件的集成密度。三维半导体存储器件可以具有三维布置的存储单元。
发明内容
本发明构思的示例性实施方式提供了具有提高的可靠性和集成度的三维半导体存储器件。
根据本发明构思的一示例性实施方式，一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸并在交叉第一方向的第二方向上间隔开。彼此相邻的成对的电极结构对称地设置以限定部分地暴露水平半导体层的接触区。贯通通路结构在接触区上并将电极结构连接到外围逻辑结构。每个电极结构包括在连接区上沿第一方向延伸的多个栅绝缘区。栅绝缘区在第一方向上具有彼此不同的长度。
根据本发明构思的一示例性实施方式，一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸并在交叉第一方向的第二方向上间隔开。贯通通路结构穿透电极结构和水平半导体层。贯通通路结构将电极结构连接到外围逻辑结构。每个电极结构包括在单元阵列区上沿第一方向延伸并以第一间距彼此间隔开的第一栅绝缘区。每个电极结构包括在连接区上沿第一方向延伸并以小于第一间距的第二间距彼此间隔开的第二栅绝缘区。
根据本发明构思的一示例性实施方式，一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸并在交叉第一方向的第二方向上间隔开。每个电极结构包括在单元阵列区上沿第一方向延伸并以第一间距彼此间隔开的第一栅绝缘区。每个电极结构包括与第一栅绝缘区间隔开并在连接区上沿第一方向延伸的第二栅绝缘区。第二栅绝缘区以小于第一间距的第二间距彼此间隔开。栅极开口提供在第二方向上的地选择栅电极之间并且在第一方向上的第一栅绝缘区和第二栅绝缘区之间。地选择栅电极在离水平半导体层相同的水平处在第二方向上彼此间隔开。
根据本发明构思的一示例性实施方式，一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。贯通通路结构在连接区上部分地穿透水平半导体层。电极结构在水平半导体层上并沿第一方向延伸。电极结构的一部分在连接区上围绕贯通通路结构。电极结构包括在离水平半导体层彼此相同的水平处在交叉第一方向的第二方向上彼此分开的多个地选择栅电极。每个地选择栅电极在单元阵列区具有第一宽度并在与贯通绝缘图案相邻的区域上具有第二宽度。第二宽度小于第一宽度。
根据本发明构思的一示例性实施方式，一种三维半导体存储器件包括包含单元阵列区和连接区的半导体衬底。外围逻辑结构设置在半导体衬底上。多个地选择线堆叠在单元阵列区中。地选择线通过第一绝缘层彼此间隔开。多个字线在单元阵列区中堆叠在地选择线上。字线通过第二绝缘层彼此间隔开。所述多个字线形成阶梯结构。竖直结构穿透所述多个字线和所述多个地选择线。竖直结构连接到所述多个地选择线中最下面的地选择线。贯通通路结构在连接区中。贯通通路结构将所述多个地选择线和所述多个字线连接到外围逻辑结构。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上和另外的特征将变得更为明显，附图中：
图1是根据本发明构思的一示例性实施方式的三维半导体存储器件的透视图。
图2是根据本发明构思的一示例性实施方式的三维半导体存储器件的单元阵列的电路图。
图3A和3B是根据本发明构思的一示例性实施方式的三维半导体存储器件的俯视图。
图4是根据本发明构思的一示例性实施方式的三维半导体存储器件的单元阵列结构的俯视图。
图5是图4的部分A的放大图。
图6是根据本发明构思的一示例性实施方式的三维半导体存储器件的剖视图。
图7A和7B是图6的部分B的放大图。
图8是根据本发明构思的一示例性实施方式的电极结构中包括的地选择栅电极的俯视图。
图9是根据本发明构思的一示例性实施方式的电极结构中包括的单元栅电极的俯视图。
图10和11是根据本发明构思的一示例性实施方式的三维半导体存储器件的俯视图。
图12是根据本发明构思的一示例性实施方式的三维半导体存储器件的单元阵列结构的俯视图。
图13是图12的部分A的放大图。
图14是根据本发明构思的一示例性实施方式的电极结构中包括的地选择栅电极的俯视图。
图15是根据本发明构思的一示例性实施方式的电极结构中包括的单元栅电极的俯视图。
图16是根据本发明构思的一示例性实施方式的三维半导体存储器件的俯视图。
图17A、18A、19A、20A、21和22是根据本发明构思的一示例性实施方式的制造三维半导体存储器件的方法的剖视图。
图17B、18B、19B、20B、17C、18C、19C和20C是根据本发明构思的一示例性实施方式的制造三维半导体存储器件的方法的俯视图。
具体实施方式
本发明构思的示例性实施方式将在下面参照附图被更详细地描述。同样的附图标记在整个说明书和附图中可以指同样的元件。
图1是根据本发明构思的一示例性实施方式的三维半导体存储器件的透视图。
参照图1，根据本发明构思的一示例性实施方式的三维半导体存储器件可以包括外围逻辑结构PS和堆叠在外围逻辑结构PS上的单元阵列结构CS。例如，当在俯视图中(例如，沿着与第一方向D1和第二方向D2正交的第三方向D3)看时，外围逻辑结构PS和单元阵列结构CS可以彼此重叠。第一方向D1和第二方向D2可以彼此垂直。
在本发明构思的一示例性实施方式中，外围逻辑结构PS可以包括控制三维半导体存储器件的单元阵列的页缓冲器、控制电路及行解码器和列解码器。
单元阵列结构CS可以包括多个存储块BLK1至BLKn，该多个存储块BLK1至BLKn的每个可以是数据擦除单元。存储块BLK1至BLKn的每个可以包括具有三维结构的存储单元阵列。存储块BLK1至BLKn的每个可以包括具有竖直结构的存储单元阵列。存储单元阵列可以包括三维布置的存储单元以及电连接到存储单元的多个字线和位线。作为一示例，具有三维结构的存储单元阵列将在下面参照附图被更详细地讨论。
图2是根据本发明构思的一示例性实施方式的三维半导体存储器件的单元阵列的电路图。
参照图2，根据本发明构思的一示例性实施方式的三维半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL0至BL2、以及设置在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
单元串CSTR可以沿第三方向D3(例如，沿着从第一方向D1和第二方向D2伸长的面)延伸。位线BL0至BL2可以在第一方向D1上彼此间隔开，并且可以沿第二方向D2延伸。
多个单元串CSTR可以并联连接到位线BL0至BL2的每个。多个单元串CSTR可以共同连接到公共源极线CSL。多个单元串CSTR可以设置在多个位线BL0至BL2与一个公共源极线CSL之间。公共源极线CSL可以包括多个公共源极线CSL，并且该多个公共源极线CSL可以二维地布置。例如，公共源极线CSL可以沿第一方向D1和第二方向D2延伸。或者，公共源极线可以沿第一方向D1和第二方向D2中的仅一个延伸。公共源极线CSL可以被供给以彼此相同的电压，或者可以独立于彼此地被电控制。因此，不同的电压可以被施加到每个公共源极线CSL。
在本发明构思的一示例性实施方式中，每个单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、串联连接的存储单元MCT、以及地选择晶体管GST。每个存储单元MCT可以包括数据存储元件。
例如，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2。第二串选择晶体管SST2可以联接到(例如，可以电连接到)位线BL0至BL2中的一个，地选择晶体管GST可以联接到(例如，可以电连接到)公共源极线CSL。存储单元MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。
每个单元串CSTR可以包括连接在第一串选择晶体管SST1与存储单元MCT之间的虚设单元DMC。虚设单元DMC也可以连接在地选择晶体管GST与存储单元MCT之间。或者，类似于第一串选择晶体管SST1和第二串选择晶体管SST2，地选择晶体管GST可以包括在每个单元串CSTR中串联连接的多个MOS晶体管。或者，每个单元串CSTR可以包括单个串选择晶体管。
在本发明构思的一示例性实施方式中，第一串选择晶体管SST1可以被第一串选择线SSL1控制，第二串选择晶体管SST2可以被第二串选择线SSL2控制。存储单元MCT可以被多个字线WL0至WLn控制，虚设单元DMC可以被虚设字线DWL控制。地选择晶体管GST可以被地选择线GSL0至GSL2中的对应一个控制。公共源极线CSL可以共同连接到地选择晶体管GST的源极。地选择线(例如地选择线GSL0至GSL2)可以每个包括地选择栅电极(例如下面被更详细地描述的地选择栅电极GGE)。地选择线可以设置在半导体衬底上。多个字线可以堆叠在地选择线上以在地选择线之上形成阶梯结构。地选择线和字线的每个可以(例如，通过贯通通路结构TVS)电连接到这里描述的外围逻辑结构。
单个单元串CSTR可以包括以不同距离与公共源极线CSL间隔开的多个存储单元MCT。例如，所述多个存储单元MCT可以沿第一方向D1彼此间隔开。多个字线WL0至WLn和DWL可以设置在公共源极线CSL与位线BL0至BL2之间。
存储单元MCT可以包括在离公共源极线CSL基本相同的距离处的栅电极，并且所述栅电极可以共同连接到字线WL0至WLn和DWL中的一个，因而处于等电位状态。作为一示例，虽然存储单元MCT的栅电极可以在离公共源极线CSL基本相同的距离处，但是设置在不同行或列处的栅电极可以被独立地控制。因此，不同的电压可以被施加到每个栅电极。
地选择线GSL0至GSL2及串选择线SSL1和SSL2可以沿第一方向D1延伸，并且可以在第二方向D2上彼此间隔开。地选择线GSL0至GSL2可以位于离公共源极线CSL基本相同的水平处，因而彼此电分离。这同样可适用于串选择线SSL1和SSL2。例如，每个地选择线可以位于公共源极线CSL之上彼此相等的距离处。
图3A和3B是根据本发明构思的一示例性实施方式的三维半导体存储器件的俯视图。
参照图3A和3B，根据本发明构思的一示例性实施方式的三维半导体存储器件可以包括在半导体衬底10上的外围逻辑结构PS、在外围逻辑结构PS上的单元阵列结构(例如，以上参照图1描述的单元阵列结构CS)、以及将单元阵列结构CS和外围逻辑结构PS彼此连接的贯通通路结构TVS。
外围逻辑结构PS可以包括外围逻辑电路，该外围逻辑电路处理与三维单元阵列通信的数据。
单元阵列结构CS可以包括在水平半导体层100上的多个电极结构ST和穿透每个电极结构ST的多个竖直结构VS。在本发明构思的一示例性实施方式中，当在俯视图中看时，单元阵列结构CS可以重叠外围逻辑结构PS(见，例如图1)。例如，单元阵列结构可以沿第三方向D3重叠外围逻辑结构PS。
作为一示例，水平半导体层100可以包括其上提供存储单元的单元阵列区CAR、以及与联接到存储单元的接触插塞和导电线连接的连接区CNR。电极结构ST可以在水平半导体层100上沿第一方向D1延伸。相邻的电极结构ST可以通过电极分隔区ESR彼此间隔开，电极分隔区ESR使相邻的电极结构ST在交叉第一方向D1的第二方向D2上彼此分开。作为一示例，第二方向D2可以垂直于第一方向D1。
在本发明构思的一示例性实施方式中，每个电极结构ST可以包括具有第一宽度W1的第一线部分和具有小于第一宽度W1的第二宽度W2的第二线部分。相邻的电极结构ST可以被设置使得它们的第二线部分可彼此面对。一对相邻的电极结构ST可以彼此镜像对称地设置，以限定部分地暴露水平半导体层100的至少一个接触区(见，例如由图6中的贯通通路结构TVS限定的区域)。例如，接触区可以被限定在两个相邻的电极结构ST的第二线部分之间。电极结构ST可以限定不只一个接触区。参照图3B，一对相邻的电极结构ST可以限定在第一方向D1上彼此间隔开的多个接触区。
贯通通路结构TVS可以提供在由一对电极结构ST限定的接触区上。例如，一个或更多个贯通通路结构TVS可以提供在一对电极结构ST的第二线部分之间。
图4是根据本发明构思的一示例性实施方式的三维半导体存储器件的单元阵列结构的俯视图。图5是图4的部分A的放大图。图6是根据本发明构思的一示例性实施方式的三维半导体存储器件的剖视图。图7A和7B是图6的部分B的放大图。
图8是根据本发明构思的一示例性实施方式的电极结构中包括的地选择栅电极的俯视图。图9是根据本发明构思的一示例性实施方式的电极结构中包括的单元栅电极的俯视图。
参照图4、5和6，外围逻辑结构PS可以包括设置在半导体衬底10上的外围逻辑电路PTR和覆盖外围逻辑电路PTR的下掩埋绝缘层50。多个外围逻辑电路PTR可以设置在半导体衬底上，并且可以沿第一方向D1彼此间隔开。外围逻辑电路PTR可以与半导体衬底的上表面直接接触。例如，外围逻辑电路PTR可以每个设置在形成于半导体衬底10中的源极或漏极区(例如源极/漏极区25)上。半导体衬底10可以是或者可以包括硅衬底、硅锗衬底、锗衬底或生长在单晶硅衬底上的单晶外延层。外围逻辑电路PTR可以是如上所讨论的行解码器和列解码器、页缓冲器或控制电路，并且可以包括集成在半导体衬底10上的NMOS或PMOS晶体管、低电压或高电压晶体管及电阻器。
例如，半导体衬底10中可以提供有限定有源区的器件隔离层11。半导体衬底10的有源区上可以提供有外围栅电极23以及设置在外围栅电极23与半导体衬底10之间的栅电介质层21。源极/漏极区25可以在每个外围栅电极23的相反侧上提供在半导体衬底10中。外围电路线33可以通过外围电路接触插塞31电连接到外围逻辑电路PTR。例如，外围电路接触插塞31和外围电路线33可以联接到NMOS和PMOS晶体管。
在半导体衬底10上，下掩埋绝缘层50可以覆盖外围逻辑电路PTR(例如，可以设置在外围逻辑电路PTR的侧表面上)、外围电路接触插塞31和外围电路线33。下掩埋绝缘层50可以包括多个堆叠的绝缘层。例如，下掩埋绝缘层50可以包括硅氧化物层、硅氮化物层、硅氮氧化物层或低k电介质层。
单元阵列结构CS可以设置在下掩埋绝缘层50上，并且可以包括水平半导体层100、电极结构ST和竖直结构VS。
水平半导体层100可以包括包含例如硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其混合物的半导体材料。另外地或备选地，水平半导体层100可以包括掺杂有第一导电性杂质的半导体、或没有掺杂杂质的本征半导体。另外地或备选地，水平半导体层100可以具有包括单晶结构、非晶结构和多晶结构中的一种或更多种的晶体结构。
水平半导体层100可以包括单元阵列区CAR和单元阵列区CAR周围的连接区CNR。在本发明构思的一示例性实施方式中，单元串CSTR(见，例如图2)可以集成在水平半导体层100的单元阵列区CAR上。
多个电极结构ST可以设置在水平半导体层100上。电极结构ST可以沿第一方向D1从单元阵列区CAR朝连接区CNR延伸。电极结构ST可以在第二方向D2上彼此间隔开。
每个电极结构ST可以包括沿垂直于第一方向D1和第二方向D2的第三方向D3(例如，相对于水平半导体层100的上表面的竖直方向)交替堆叠的电极GGE、CGE和SGE以及绝缘层ILD1和ILD2。例如，每个电极结构ST可以包括竖直堆叠的多个单元栅电极CGE、在最下面的单元栅电极CGE之下彼此水平地间隔开的多个地选择栅电极GGE、以及在最上面的单元栅电极CGE之上彼此水平地间隔开的多个串选择栅电极SGE。每个电极结构ST可以具有以下结构：其中所述多个地选择栅电极GGE位于离水平半导体层100的顶表面彼此相同的水平处并且所述多个单元栅电极CGE位于离水平半导体层100的顶表面彼此不同的水平处。地选择栅电极GGE可以每个包括地选择线(例如，以上更详细地描述的地选择线GSL)。单元栅电极CGE可以每个包括字线(例如，以上更详细地描述的字线WL)。
在每个电极结构ST中，最下面的地选择栅电极GGE可以用作控制公共源极线(例如图2的CSL)与竖直结构VS之间电连接的地选择晶体管(例如图2的GST)的栅电极。最上面的串选择栅电极SGE可以用作控制竖直结构VS与位线BL之间电连接的串选择晶体管(例如图2的SST)的栅电极。位线BL可以位于串选择电极SGE之上。单元栅电极CGE可以用作存储单元(例如图2的MCT)的控制栅电极(例如图2的WL0至WL3和DWL)。
在单元阵列区CAR上，多个竖直结构VS可以穿透电极结构ST以与水平半导体层100接触(例如电连接)。当在俯视图中看时，竖直结构VS可以布置成例如直线(例如矩阵形状)或Z字形图案。竖直结构VS可以包括诸如硅(Si)、锗(Ge)或其混合物的半导体材料。另外地或备选地，竖直结构VS可以包括杂质掺杂的半导体或无掺杂的本征半导体。包括半导体材料的竖直结构VS可以用作以上参照图2描述的选择晶体管SST和GST、存储单元MCT以及虚设单元DMC的沟道。
参照图7A，每个竖直结构VS可以包括下半导体图案LSP和上半导体图案USP。下半导体图案LSP可以包括从水平半导体层100外延生长的外延层。下半导体图案LSP可以具有填充竖直孔的下部的柱形状。下半导体图案LSP可以具有比最下面的地选择栅电极GGE的顶表面高的顶表面。上半导体图案USP可以连接到下半导体图案LSP，并且可以包括硅(Si)、锗(Ge)或其混合物。上半导体图案USP可以在其顶端上提供有位线导电垫，位线导电垫可以是杂质掺杂区或者可以包括导电材料。上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以联接到下半导体图案LSP，并且可以具有拥有闭合底端的圆筒形状或管形状。第一半导体图案SP1可以具有用掩埋绝缘图案VI充分填充的内部。第一半导体图案SP1可以将第二半导体图案SP2和下半导体图案LSP彼此电连接。第二半导体图案SP2可以具有拥有敞开的顶端和底端的圆筒形状或管形状。第二半导体图案SP2不需要与下半导体图案LSP接触，而是可以与下半导体图案LSP间隔开。
参照图7B，每个竖直结构VS可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以与水平半导体层100直接接触，并且可以具有用掩埋绝缘图案VI充分填充的内部。
参照图7A和7B，竖直绝缘图案VP可以设置在电极结构ST与竖直结构VS之间。竖直绝缘图案VP可以具有拥有敞开的顶端和底端的圆筒形状或管形状。竖直绝缘图案VP可以沿第三方向D3延伸。竖直绝缘图案VP可以设置在竖直结构VS的侧壁和至少部分底表面上。竖直绝缘图案VP可以至少部分地围绕竖直结构VS。当竖直结构VS包括下半导体图案LSP和上半导体图案USP时，竖直绝缘图案VP可以围绕上半导体图案USP的侧壁。在本发明构思的一示例性实施方式中，竖直绝缘图案VP可以是数据存储层的一部分。例如，竖直绝缘图案VP可以包括隧道绝缘层TIL、电荷储存层CIL和阻挡绝缘层BLK，它们包括NAND闪速存储器件的数据存储层。例如，电荷储存层可以是俘获绝缘层、浮置栅电极或包括导电纳米点的绝缘层。或者，竖直绝缘图案VP可以包括用于相变存储器件或可变电阻存储器件的薄膜。
水平绝缘图案HP可以设置在竖直绝缘图案VP与电极GGE、CGE和SGE的侧壁之间，并且可以延伸到电极GGE、CGE和SGE的每个的顶表面和底表面上。水平绝缘图案HP可以包括用作NAND闪速存储器件的数据存储层的一部分的电荷储存层。
返回参照图4、5和6，在每个电极结构ST中，电极GGE、CGE和SGE可以被堆叠。电极GGE、CGE和SGE(例如电极CGE)可以具有阶梯结构。因此，每个电极结构ST可以具有随着离单元阵列区CAR的距离增加而减小的高度。每个电极结构ST的电极GGE、CGE和SGE可以具有在第一方向D1上的随着(例如沿第三方向D3)离水平半导体层100的距离增加而减小的长度。
在本发明构思的一示例性实施方式中，每个电极结构ST可以包括沿第一方向D1顺序提供的下阶梯结构Sa、中间阶梯结构Sb和上阶梯结构Sc(见，例如图4和6)。例如，电极结构ST可以包括沿垂直于水平半导体层100的顶表面的第三方向D3顺序提供的下部区域、中间区域和上部区域。下阶梯结构Sa可以包括提供在电极结构ST的下部区域上的电极GGE和CGE，中间阶梯结构Sb可以包括提供在电极结构ST的中间区域上的电极CGE。上阶梯结构Sc可以包括提供在电极结构ST的上部区域上的电极CGE和SGE。
每个电极结构ST可以包括具有第一宽度W1的第一线部分和具有第二宽度W2的第二线部分(见，例如图3A和3B)。贯通通路结构TVS可以提供在一对相邻的电极结构ST的第二线部分之间。
贯通通路结构TVS可以包括：贯通绝缘图案200，至少部分地穿透水平半导体层100并沿第三方向D3延伸以跨越电极结构ST的部分侧壁；提供在贯通绝缘图案200中的多个贯通插塞TPLG；连接到电极结构ST的多个接触插塞(例如下面将描述的中间接触插塞PLGb)；以及联接到贯通插塞TPLG的多个导电线(例如下面将描述的第二导电线CLb)。
贯通绝缘图案200可以在下掩埋绝缘层50上沿第三方向D3延伸。贯通绝缘图案200可以包括诸如硅氧化物层或低k电介质层的绝缘材料。当在俯视图中看时，贯通绝缘图案200可以与一对电极结构ST相邻。作为一示例，当在俯视图中看时，贯通绝缘图案200的侧部可以被电极结构ST围绕。
在本发明构思的一示例性实施方式中，贯通绝缘图案200可以位于每个电极结构ST的可在第一方向D1上布置的下阶梯结构Sa与上阶梯结构Sc之间。贯通绝缘图案200可以在一对电极结构ST的可在第二方向D2上布置的中间阶梯结构Sb之间。例如，每个电极结构ST的上阶梯结构Sc和下阶梯结构Sa可以在第一方向D1上与贯通绝缘图案200相邻，并且每个电极结构ST的中间阶梯结构Sb可以在第二方向D2上与贯通绝缘图案200相邻。
贯通绝缘图案200可以具有与外围逻辑结构PS的下掩埋绝缘层50直接接触的底表面，并且可以具有(例如沿第三方向D3)在与竖直结构VS的顶表面的水平基本相同的水平处的顶表面。贯通绝缘图案200可以具有在第三方向D3上的比电极结构ST的高度大的高度。贯通绝缘图案200可以具有取决于电极结构ST的高度而变化的(例如在第一方向D1和/或第二方向D2上的)宽度。例如，贯通绝缘图案200的宽度可以与电极结构ST的第一宽度W1基本相同。
贯通插塞TPLG可以穿透贯通绝缘图案200，并且可以与外围逻辑结构PS的外围电路线33接触(例如，可以电连接外围逻辑结构PS的外围电路线33)。贯通插塞TPLG可以通过第二导电线CLb和中间接触插塞PLGb连接到电极结构ST的中间阶梯结构Sb中包括的电极CGE。
上掩埋绝缘层150可以设置在贯通绝缘图案200的侧表面和电极结构ST的阶梯结构端部。第一层间电介质层151和第二层间电介质层153可以顺序地堆叠在上掩埋绝缘层150上。位线BL可以形成在第二层间电介质层153上。位线BL可以(例如沿与第一方向D1和第二方向D2正交的第三方向D3)重叠至少一个竖直结构VS。
下接触插塞PLGa可以穿透上掩埋绝缘层150，并且可以与提供在电极结构ST的下部区域上以形成下阶梯结构Sa的电极GGE和CGE直接接触。下接触插塞PLGa可以通过沿第一方向D1延伸的第一导电线CLa连接到(例如，可以电连接到)连接接触插塞PPLG。连接接触插塞PPLG可以穿透上掩埋绝缘层150以与外围逻辑结构PS的外围电路线33连接。
中间接触插塞PLGb(见，例如图4和5)可以穿透上掩埋绝缘层150，并且可以与提供在电极结构ST的中间区域上以形成中间阶梯结构Sb的电极CGE直接接触。中间接触插塞PLGb可以通过沿第二方向D2延伸的第二导电线CLb连接到(例如，可以电连接到)贯通插塞TPLG。
上接触插塞PLGc可以穿透上掩埋绝缘层150，并且可以与提供在电极结构ST的上部区域上以形成上阶梯结构Sc的电极CGE和SGE直接接触。上接触插塞PLGc可以通过沿第一方向D1延伸的第三导电线CLc连接到(例如，可以电连接到)贯通插塞TPLG。
在本发明构思的一示例性实施方式中，单元阵列区CAR可以提供有穿透每个电极结构ST的第一栅绝缘区GIR1，连接区CNR可以提供有穿透每个电极结构ST的第二栅绝缘区GIR2。第一栅绝缘区GIR1可以沿第一方向D1彼此基本平行地延伸。第二栅绝缘区GIR2可以(例如沿第一方向D1)彼此基本平行地延伸。第二栅绝缘区GIR2可以包括沿第二方向D2延伸的部分。第二栅绝缘区GIR2可以围绕贯通绝缘图案200(例如，当在俯视图中看时)。例如，第二栅绝缘区GIR2的部分可以提供在电极结构ST的具有第二宽度W2的第二线部分上。第二栅绝缘区GIR2可以被构造使得提供在第二线部分上的所述部分可以在第一方向D1上具有彼此不同的长度。第一栅绝缘区GIR1可以在第一方向D1上与第二栅绝缘区GIR2间隔开。例如，虽然如图4所示，每个电极结构ST可以具有三个第一栅绝缘区GIR1和三个第二栅绝缘区GIR2，但本发明构思的示例性实施方式不限于此。第一栅绝缘区GIR1和第二栅绝缘区GIR2的每个的数目可以例如基于三维半导体存储器件的集成和/或工艺条件而改变。
连接区CNR可以提供有穿透电极结构ST的虚设栅绝缘区DIR。虚设栅绝缘区DIR可以具有沿第一方向D1延伸的线形形状，并且可以与第二栅绝缘区GIR2间隔开。在连接区CNR上，虚设栅绝缘区DIR可以提供在电极结构ST的具有第一宽度W1的第一线部分上。
相邻的电极结构ST之间可以提供有电极分隔区ESR，电极分隔区ESR中的一个从单元阵列区CAR朝连接区CNR线形地延伸。电极分隔区ESR中的另一个可以从单元阵列区CAR朝连接区CNR延伸，同时包括沿第二方向D2延伸以围绕贯通绝缘图案200的部分。
每个电极结构ST可以提供有栅极开口OP，栅极开口OP在第二方向D2上的最下面的地选择栅电极GGE之间并且在第一方向D1上的第一栅绝缘区GIR1和第二栅绝缘区GIR2之间。
每个电极结构ST可以提供有设置在其最下面的底部的栅极开口OP并提供有第一栅绝缘区GIR1和第二栅绝缘区GIR2，因而每个电极结构ST的最下面的地选择栅电极GGE可以在第二方向D2上彼此间隔开，并且可以彼此电分离。竖直地堆叠在地选择栅电极GGE上的单元栅电极CGE可以具有与栅极开口OP重叠的部分，这将在下面参照图8和9被更详细地描述。
公共源极区CSR(见，例如图6)可以在穿透电极结构ST的第一栅绝缘区GIR1之下提供在水平半导体层100中。公共源极区CSR可以沿第一方向D1平行于第一栅绝缘区GIR1延伸。公共源极区CSR可以包括具有与水平半导体层100的导电性相反的导电性的杂质(例如N型杂质，诸如砷(As)或磷(P))。
参照图8，当每个电极结构ST提供有三个第一栅绝缘区GIR1和三个第二栅绝缘区GIR2时，电极结构ST可以包括四个地选择栅电极GGE0、GGE1、GGE2和GGE3。地选择栅电极GGE0至GGE3的每个可以包括设置在单元阵列区CAR上的电极部分EP和设置在连接区CNR上的垫部分(例如第一垫部分P1)。地选择栅电极GGE0至GGE3的每个的电极部分EP可以沿第一方向D1延伸同时具有第三宽度W3。地选择栅电极GGE0至GGE3的每个的垫部分可以包括沿第一方向D1从电极部分EP延伸同时具有第三宽度W3的第一垫部分P1、沿第一方向D1延伸同时具有小于第三宽度W3的第四宽度W4的第二垫部分P2、以及连接第一垫部分P1和第二垫部分P2同时沿第二方向D2延伸的连接部分CP。地选择栅电极GGE0至GGE3的第二垫部分P2可以在第一方向D1上具有彼此不同的长度。地选择栅电极GGE0至GGE3可以被构造使得第二垫部分P2在第一方向D1上的长度可逐渐增大或减小。虚设栅绝缘区DIR可以提供在地选择栅电极GGE0至GGE3的第一垫部分P1上。
参照图9，在每个电极结构ST中，每个单元栅电极CGE可以包括设置在单元阵列区CAR上的电极部分EP、设置在连接区CNR上的垫部分(例如垫部分P1)、以及电极部分EP和垫部分通过其而彼此连接的电极连接部分ECP。作为一示例，电极部分EP和垫部分可以是(例如包括沿第一方向D1和第二方向D2延伸的部分的)单个连续体。当每个电极结构ST提供有三个第一栅绝缘区GIR1和三个第二栅绝缘区GIR2时，每个单元栅电极CGE可以包括四个电极部分EP和四个垫部分。
单元栅电极CGE的电极部分EP可以在单元阵列区CAR上沿第一方向D1延伸同时具有基本均一的第三宽度W3。单元栅电极CGE的每个垫部分可以沿第一方向D1延伸并具有沿第二方向D2延伸的部分。例如，单元栅电极CGE的每个垫部分可以包括沿第一方向D1从电极部分EP延伸同时具有第三宽度W3的第一垫部分P1、沿第一方向D1延伸同时具有小于第三宽度W3的第四宽度W4的第二垫部分P2、以及连接第一垫部分P1和第二垫部分P2同时沿第二方向D2延伸的连接部分CP。第二垫部分P2可以在第一方向D1上具有彼此不同的长度。虚设栅绝缘区DIR可以提供在单元栅电极CGE的第一垫部分P1上。
根据本发明构思的一示例性实施方式，半导体存储器件可以包括包含单元阵列区CAR和连接区CNR(见，例如图3A)的半导体衬底10。外围逻辑结构PS可以设置在半导体衬底10上。多个地选择线(例如包括图6中的地选择栅电极GGE的地选择线)可以堆叠在单元阵列区CAR中。地选择线可以通过第一绝缘层ILD1彼此间隔开。多个字线(例如包括图6中的单元栅电极CGE的字线)可以在单元阵列区CAR中堆叠在地选择线上。字线可以通过第二绝缘层ILD2彼此间隔开。所述多个字线可以形成阶梯结构。竖直结构VS可以穿透所述多个字线和所述多个地选择线。竖直结构VS可以连接到所述多个地选择线中最下面的地选择线。贯通通路结构TVS可以在连接区CNR中。贯通通路结构TVS可以将所述多个地选择线和所述多个字线连接到外围逻辑结构PS。
图10和11是根据本发明构思的一示例性实施方式的三维半导体存储器件的俯视图。
参照图10和11，电极分隔区ESR可以使电极结构ST在第二方向D2上彼此分开。在本发明构思的一示例性实施方式中，单元阵列区CAR可以提供有五个第一栅绝缘区GIR1，连接区CNR可以提供有五个第二栅绝缘区GIR2。第二栅绝缘区GIR2可以沿第一方向D1延伸。第二栅绝缘区GIR2可以每个包括沿第一方向D1延伸的部分和沿第二方向D2延伸的部分。第二栅绝缘区GIR2可以至少部分地围绕提供在连接区CNR上的贯通通路结构TVS(例如，当在俯视图中看时)。第二栅绝缘区GIR2可以连续地穿过电极结构ST的具有第一宽度W1的第一线部分和电极结构ST的具有小于第一宽度W1的第二宽度W2的第二线部分。
电极结构ST的底部可以包括栅极开口OP(例如五个栅极开口OP)。因此，每个电极结构ST可以包括彼此分开的多个地选择栅电极(见，例如图6的GGE)。例如，当电极结构ST的底部包括五个栅极开口OP时，电极结构ST可以每个包括六个地选择栅电极。
图12是根据本发明构思的一示例性实施方式的三维半导体存储器件的单元阵列结构的俯视图。图13是图12的部分A的放大图。图14是根据本发明构思的一示例性实施方式的电极结构中包括的地选择栅电极的俯视图。图15是根据本发明构思的一示例性实施方式的电极结构中包括的单元栅电极的俯视图。
下面可以省略对与以上描述的技术特征或部件相同或者基本相同的技术特征或部件的重复描述。
参照图12和13，电极分隔区ESR可以使电极结构ST在第二方向D2上彼此分开。电极分隔区ESR可以沿第一方向D1延伸同时具有基本均一的宽度，电极分隔区ESR中的一个可以包括围绕贯通通路结构TVS的环形部分。
在单元阵列区CAR上，第一栅绝缘区GIR1可以穿透电极结构ST的具有第一宽度W1的第一线部分。第一栅绝缘区GIR1可以沿第一方向D1彼此基本平行地延伸，同时以第一间距彼此间隔开。
在连接区CNR上，第二栅绝缘区GIR2可以穿透电极结构ST的具有小于第一宽度W1的第二宽度W2的第二线部分。第二栅绝缘区GIR2可以沿第一方向D1彼此平行地延伸，同时具有与第一栅绝缘区GIR1的宽度基本相同的宽度。第二栅绝缘区GIR2之间的间距可以小于第一栅绝缘区GIR1之间的间距。第二栅绝缘区GIR2可以在第一方向D1上具有彼此不同的长度。
在连接区CNR上，虚设栅绝缘区DIR可以穿透电极结构ST的具有第一宽度W1的第一线部分。虚设栅绝缘区DIR可以在第一方向D1上与第二栅绝缘区GIR2间隔开。一个或更多个虚设栅绝缘区DIR可以连接到电极分隔区ESR的环形部分。
在连接区CNR上，电极结构ST可以包括在电极结构ST底部的栅极开口OP。每个栅极开口OP可以具有拥有在第二方向D2上的长轴的条(例如矩形)形状。栅极开口OP可以具有在第二方向D2上的小于第一栅绝缘区GIR1之间间距的长度。
栅极开口OP可以在第二方向D2上彼此间隔开地提供，并且沿第二方向D2布置的栅极开口OP可以布置成单行。多个行可以在第一方向D1上间隔开地提供，每个行中栅极开口OP的数目可以彼此不同。
每个电极结构ST可以提供有设置在其底部处的栅极开口OP、第一栅绝缘区GIR1和第二栅绝缘区GIR2、以及虚设栅绝缘区DIR，使得每个电极结构ST的最下面的地选择栅电极GGE可以在第二方向D2上彼此间隔开(见，例如图14)并彼此电分离。参照图14，每个电极结构ST可以在其底部包括彼此分开的四个地选择栅电极GGE0、GGE1、GGE2和GGE3。每个地选择栅电极GGE0至GGE3可以包括设置在单元阵列区CAR上的电极部分EP和设置在连接区CNR上的垫部分。电极部分EP可以沿第一方向D1延伸同时具有第三宽度W3。垫部分可以包括沿第二方向D2从电极部分EP延伸的连接部分CP、以及沿第一方向D1从连接部分CP延伸同时具有小于第三宽度W3的第四宽度W4的延伸部分EXP。地选择栅电极GGE0至GGE3的延伸部分EXP可以在第一方向D1上具有彼此不同的长度。
参照图15，在每个电极结构ST中，每个单元栅电极CGE可以包括沿第一方向D1延伸同时在单元阵列区CAR上具有第三宽度W3的电极部分EP、沿第一方向D1延伸同时在连接区CNR上具有小于第三宽度W3的第四宽度W4的垫部分PP、以及电极部分EP和垫部分PP通过其彼此连接的电极连接部分ECP。作为一示例，电极部分EP和垫部分PP可以是(例如具有沿第一方向D1和第二方向D2延伸的部分的)单个连续体。单元栅电极CGE的电极连接部分ECP可以重叠栅极开口OP(见，例如图12和13)。虚设栅绝缘区DIR可以提供在电极连接部分ECP之间。
图16是根据本发明构思的一示例性实施方式的三维半导体存储器件的俯视图。
参照图16，单元阵列区CAR可以提供有五个第一栅绝缘区GIR1，连接区CNR可以提供有五个第二栅绝缘区GIR2。第一栅绝缘区GIR1和第二栅绝缘区GIR2可以沿第一方向D1延伸，同时具有基本相同的宽度，第二栅绝缘区GIR2之间的间距可以小于第一栅绝缘区GIR1之间的间距。每个电极结构ST可以提供有五个行，每行包括沿第二方向D2布置的栅极开口OP。栅极开口OP的行之间可以提供有每个具有在第一方向D1上的长轴的虚设栅绝缘区DIR。
作为一示例，每个电极结构ST可以包括在其底部彼此分开的六个地选择栅电极GGE。
图17A、18A、19A、20A、21和22是根据本发明构思的一示例性实施方式的制造三维半导体存储器件的方法的剖视图。图17B、18B、19B、20B、17C、18C、19C和20C是根据本发明构思的一示例性实施方式的制造三维半导体存储器件的方法的俯视图。
参照图17A、17B和17C，外围逻辑结构PS可以在半导体衬底10上形成。外围逻辑结构PS的形成可以包括在半导体衬底10上形成外围逻辑电路PTR、形成连接到外围逻辑电路PTR的外围线结构31和33、以及形成下掩埋绝缘层50。
水平半导体层100可以在下掩埋绝缘层50上形成。水平半导体层100可以包括单元阵列区CAR和连接区CNR。例如，多晶硅层可以被沉积以覆盖下掩埋绝缘层50的整个表面，然后多晶硅层可以被图案化以形成水平半导体层100。在沉积多晶硅层时，第一导电性杂质可以被掺杂到多晶硅层中。水平半导体层100可以被图案化以部分地暴露下掩埋绝缘层50。
具有栅极开口OP的下牺牲层SL1可以在水平半导体层100上形成。栅极开口OP可以通过蚀刻下牺牲层SL1而形成，从而在连接区CNR上部分地暴露水平半导体层100。栅极开口OP可以形成为在第二方向D2上彼此间隔开(见，例如图17B)。或者，参照图17C，栅极开口OP可以被形成使得每个包括沿第二方向D2设置的栅极开口OP的多个行可布置在第一方向D1上。每行中包括的栅极开口OP的数目可以彼此不同。包括栅极开口OP的所述多个行可以在连接区上彼此对称地形成。
参照图18A、18B和18C，下绝缘层ILD1可以被形成以覆盖水平半导体层100的整个表面。下绝缘层ILD1可以具有平坦化的顶表面，并且可以填充形成在下牺牲层SL1中的栅极开口OP。
上牺牲层SL2和上绝缘层ILD2可以竖直地且交替地堆叠，以在下绝缘层ILD1上形成模制结构110。例如，下牺牲层SL1和上牺牲层SL2可以包括硅氮化物层，下绝缘层ILD1和上绝缘层ILD2可以包括硅氧化物层。
模制结构110可以在水平半导体层100的连接区CNR上具有阶梯结构。例如，模制结构110的形成可以包括：在下绝缘层ILD1的整个表面上形成薄层结构，上牺牲层SL2和上绝缘层ILD2在该薄层结构中竖直地且交替地堆叠；然后对该薄层结构执行修剪工艺。修剪工艺可以包括形成掩模图案以覆盖单元阵列区CAR和连接区CNR上的薄层结构、蚀刻该薄层结构的一部分、以及减小掩模图案的水平面积。当进行修剪工艺时，蚀刻步骤和减小步骤可以被交替地且重复地执行。修剪工艺可以使模制结构110在连接区CNR中具有下阶梯结构Sa、中间阶梯结构Sb和上阶梯结构Sc。参照图18B，模制结构110的上阶梯结构Sc可以重叠栅极开口OP。或者，参照图18C，模制结构110的上阶梯结构Sc和下阶梯结构Sa可以重叠栅极开口OP。
在形成模制结构110之后，上掩埋绝缘层150可以在水平半导体层100的整个表面上形成。上掩埋绝缘层150可以具有基本上平坦化的顶表面。上掩埋绝缘层150可以通过形成比模制结构110厚的绝缘层、然后对该绝缘层执行平坦化工艺而形成。
参照图19A、19B和19C，贯通绝缘图案200可以被形成以穿透模制结构110、下绝缘层ILD1、下牺牲层SL1和水平半导体层100。例如，贯通绝缘图案200可以穿透模制结构110的中间阶梯结构Sb。贯通绝缘图案200可以与形成在下牺牲层SL1中的栅极开口OP间隔开。
贯通绝缘图案200的形成可以包括：使用在连接区CNR上具有开口的掩模图案作为蚀刻掩模以各向异性地蚀刻模制结构110、下绝缘层ILD1、下牺牲层SL1和水平半导体层100而在上掩埋绝缘层150上形成暴露下掩埋绝缘层50的通孔，形成绝缘层以填充该通孔，然后平坦化该绝缘层以暴露模制结构110的顶表面。
参照图20A、20B和20C，竖直结构VS可以在单元阵列区CAR的水平半导体层100上形成。竖直结构VS可以穿透模制结构110、下绝缘层ILD1和下牺牲层SL1。
竖直结构VS的形成可以包括：形成暴露水平半导体层100的穿透模制结构110、下绝缘层ILD1和下牺牲层SL1的竖直孔，然后在每个竖直孔中形成下半导体图案LSP和上半导体图案USP(见，例如图7A)。在形成上半导体图案USP之前，竖直绝缘图案VP可以在每个竖直孔中形成(见，例如图7A)。竖直绝缘图案VP的形成可以包括：在其每个中形成了下半导体图案LSP的竖直孔的内侧壁上沉积竖直绝缘层和第一半导体层至均一厚度，然后对竖直绝缘层和第一半导体层执行回蚀刻工艺(或各向异性蚀刻工艺)直到暴露下半导体图案LSP的一部分。
返回参照图20A、20B和20C，第一层间电介质层151可以在上掩埋绝缘层150上形成，并且可以覆盖竖直结构VS的顶表面。在形成第一层间电介质层151之后，第一栅绝缘区GIR1和第二栅绝缘区GIR2、虚设栅绝缘区DIR以及电极分隔区ESR可以被形成以穿透模制结构110、下绝缘层ILD1和下牺牲层SL1。模制结构110可以被电极分隔区ESR分成多个模制结构110。水平半导体层100可以暴露于第一栅绝缘区GIR1和第二栅绝缘区GIR2、虚设栅绝缘区DIR以及电极分隔区ESR。公共源极区CSR可以在第一栅绝缘区GIR1之下形成在水平半导体层100中。公共源极区CSR可以通过用具有与水平半导体层100的导电性相反的导电性的杂质注入水平半导体层100而形成。
在本发明构思的一示例性实施方式中，第一栅绝缘区GIR1可以在单元阵列区CAR上沿第一方向D1彼此基本平行地延伸。当在俯视图中看时，第二栅绝缘区GIR2可以在第一方向D1上隔着栅极开口OP与第一栅绝缘区GIR1间隔开。第二栅绝缘区GIR2可以在连接区CNR上具有基本均一的宽度，并且可以沿第一方向D1延伸同时围绕贯通绝缘图案200。第二栅绝缘区GIR2可以具有以第一间距间隔开的第一部分和以小于第一间距的第二间距间隔开的第二部分。虚设栅绝缘区DIR可以提供在第二栅绝缘区GIR2的以第一间距间隔开的第一部分之间。
参照图20B，第二栅绝缘区GIR2可以包括沿第二方向D2延伸的部分。或者，参照图20C，第二栅绝缘区GIR2可以具有基本均一的宽度，可以沿第一方向D1延伸，并且可以包括在栅极开口OP之间的彼此分开的部分。例如，第二栅绝缘区GIR2可以彼此基本平行地延伸同时在第一方向D1上具有彼此不同的长度。
电极分隔区ESR中的至少一个可以在单元阵列区CAR上沿第一方向D1延伸，并且可以在连接区CNR上包括围绕贯通绝缘图案200的环形部分。电极分隔区ESR中的另一个可以沿第一方向D1从单元阵列区CAR朝连接区CNR连续地延伸。
参照图20B和20C，当第一栅绝缘区GIR1和第二栅绝缘区GIR2、虚设栅绝缘区DIR以及电极分隔区ESR形成为暴露水平半导体层100时，下牺牲层SL1可以被分成沿第一方向D1延伸的多个线(见，例如图8和14)。第一栅绝缘区GIR1和第二栅绝缘区GIR2、虚设栅绝缘区DIR以及电极分隔区ESR可以暴露下牺牲层SL1、下绝缘层ILD1和模制结构110的侧壁。
参照图21，可以执行置换工艺使得电极GGE、CGE和SGE可以替换暴露于第一栅绝缘区GIR1和第二栅绝缘区GIR2、虚设栅绝缘区DIR以及电极分隔区ESR的下牺牲层SL1和上牺牲层SL2，因而形成电极结构ST。
例如，通过去除暴露于第一栅绝缘区GIR1和第二栅绝缘区GIR2、虚设栅绝缘区DIR以及电极分隔区ESR的下牺牲层SL1和上牺牲层SL2，栅极空腔15(见，例如图7A)可以在下绝缘层ILD1与上绝缘层ILD2之间以及水平半导体层100与下绝缘层ILD1之间形成。下牺牲层SL1和上牺牲层SL2可以使用对下绝缘层ILD1和上绝缘层ILD2、竖直结构VS以及水平半导体层100表现出蚀刻选择性的蚀刻配方被各向同性地蚀刻。栅极空腔15可以在下绝缘层ILD1与上绝缘层ILD2之间以及水平半导体层100与下绝缘层ILD1之间水平地延伸，并且可以部分地暴露竖直结构VS的侧壁。
水平绝缘图案HP以及电极GGE、CGE和SGE可以在栅极空腔15中形成。例如，水平绝缘图案HP以及电极GGE、CGE和SGE可以通过在其中形成了栅极空腔15的模制结构110上顺序地沉积水平绝缘层、壁垒金属层(例如TiN、TaN或WN)和金属层(例如W)然后各向异性地蚀刻水平绝缘层、壁垒金属层和金属层而形成。水平绝缘图案HP可以包括用作NAND闪速存储器件的数据存储层的一部分的硅氧化物层或高-k电介质层。
在形成电极GGE、CGE和SGE之后，可以提供绝缘材料以充分填充第一栅绝缘区GIR1和第二栅绝缘区GIR2、虚设栅绝缘区DIR以及电极分隔区ESR。公共源极插塞CPLG可以在第一栅绝缘区GIR1中形成，以与公共源极区CSR直接接触。
参照图22，第二层间电介质层153可以在第一层间电介质层151上形成。位线接触插塞BPLG可以在单元阵列区CAR上形成。下接触插塞PLGa、中间接触插塞PLGb(见，例如图4)和上接触插塞PLGc可以在连接区CNR上形成以与电极GGE、CGE和SGE直接接触。贯通插塞TPLG和连接接触插塞PPLG可以在连接区CNR上形成以与外围逻辑结构PS的外围电路线33连接(例如电连接)。贯通插塞TPLG可以穿透贯通绝缘图案200，连接接触插塞PPLG可以穿透上掩埋绝缘层150。
根据本发明构思的一示例性实施方式，三维半导体存储器件可以包括贯通通路结构，该贯通通路结构穿透电极结构的阶梯结构并将电极结构电连接到电极结构之下的外围逻辑结构。电极结构的电极可以延伸同时围绕该贯通通路结构，电极之中最下面的地选择栅电极可以彼此电分离。
虽然已经参照本发明构思的示例性实施方式具体显示并描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变而不背离本发明构思的精神和范围。
本申请要求享有2017年11月7日在韩国知识产权局提交的韩国专利申请第10-2017-0147522号的优先权，其公开通过引用全文合并于此。

Claims (25)

1.一种三维半导体存储器件，包括：
外围逻辑结构，在半导体衬底上；
水平半导体层，在所述外围逻辑结构上并且包括单元阵列区和连接区；
电极结构，在所述水平半导体层上沿第一方向延伸，并且通过提供在所述电极结构中的相邻电极结构之间的电极分隔区而在交叉所述第一方向的第二方向上彼此间隔开，彼此相邻的成对的所述电极结构对称地设置以在其间限定接触区，所述接触区部分地暴露所述水平半导体层；以及
贯通通路结构，在所述接触区上并且将所述电极结构连接到所述外围逻辑结构，
其中所述电极结构的每个包括在所述连接区上沿所述第一方向延伸且竖直地穿透所述电极结构的每个的多个栅绝缘区，所述栅绝缘区与所述单元阵列区间隔开，在所述第二方向上彼此间隔开，并且在所述贯通通路结构的在所述第二方向上的侧方在所述第一方向上具有彼此不同的长度，以及
其中所述第一方向和所述第二方向平行于所述水平半导体层的顶表面。
2.根据权利要求1所述的三维半导体存储器件，其中所述栅绝缘区的部分沿所述第二方向延伸并且围绕所述贯通通路结构的至少一部分。
3.根据权利要求1所述的三维半导体存储器件，其中所述栅绝缘区沿彼此平行的路径延伸。
4.根据权利要求1所述的三维半导体存储器件，其中所述电极结构的每个具有第一部分和第二部分，所述第一部分具有第一宽度，所述第二部分具有小于所述第一宽度的第二宽度，
其中所述电极结构的所述第一部分在所述第一方向上与所述贯通通路结构相邻，所述电极结构的所述第二部分在所述第二方向上与所述贯通通路结构相邻。
5.根据权利要求1所述的三维半导体存储器件，其中所述电极结构的每个还包括：
多个地选择线，在离所述水平半导体层彼此相同的水平处在所述第二方向上彼此间隔开；以及
多个字线，竖直地堆叠在所述多个地选择线上，
其中当在俯视图中看时，所述字线的每个重叠所述多个地选择线。
6.根据权利要求1所述的三维半导体存储器件，其中所述贯通通路结构包括：
贯通绝缘图案，沿垂直于所述水平半导体层的所述顶表面的第三方向延伸并且穿透所述水平半导体层；
贯通插塞，穿透所述贯通绝缘图案并且连接到所述外围逻辑结构；
接触插塞，连接到所述电极结构；以及
导电线，将所述贯通插塞连接到所述接触插塞。
7.一种三维半导体存储器件，包括：
外围逻辑结构，在半导体衬底上；
水平半导体层，在所述外围逻辑结构上并且包括单元阵列区和连接区；
电极结构，在所述水平半导体层上沿第一方向延伸，并且通过提供在所述电极结构中的相邻电极结构之间的电极分隔区而在交叉所述第一方向的第二方向上彼此间隔开；以及
贯通通路结构，穿透所述电极结构和所述水平半导体层，所述贯通通路结构将所述电极结构连接到所述外围逻辑结构并且位于彼此相邻的成对的所述电极结构之间，
其中所述电极结构的每个包括：
第一栅绝缘区，竖直地穿透所述电极结构的每个，在所述单元阵列区上沿所述第一方向延伸，并且在所述第二方向上以第一间距彼此间隔开；以及
第二栅绝缘区，竖直地穿透所述电极结构的每个，在所述连接区上沿所述第一方向延伸，并且在所述第二方向上以小于所述第一间距的第二间距彼此间隔开，所述第二栅绝缘区与所述第一栅绝缘区和所述单元阵列区间隔开，以及
其中所述第一方向和所述第二方向平行于所述水平半导体层的顶表面。
8.根据权利要求7所述的三维半导体存储器件，其中所述第二栅绝缘区的部分沿所述第二方向延伸并且围绕所述贯通通路结构的至少一部分。
9.根据权利要求7所述的三维半导体存储器件，其中
所述电极结构的每个具有第一部分和第二部分，所述第一部分具有第一宽度，所述第二部分具有小于所述第一宽度的第二宽度，以及
当在俯视图中看时，所述贯通通路结构设置在所述电极结构的所述第二部分之间。
10.根据权利要求7所述的三维半导体存储器件，其中所述第二栅绝缘区在所述第一方向上与所述第一栅绝缘区间隔开，以及
其中所述电极结构的每个还包括：
多个地选择栅电极，在离所述水平半导体层相同的水平处在所述第二方向上彼此间隔开；以及
栅极开口，提供在所述地选择栅电极中的在所述第二方向上的相邻的地选择栅电极之间并且在所述第一方向上的所述第一栅绝缘区和所述第二栅绝缘区之间。
11.根据权利要求7所述的三维半导体存储器件，其中所述电极结构的每个的所述第二栅绝缘区在所述贯通通路结构的在所述第二方向上的侧方在所述第一方向上具有彼此不同的长度。
12.根据权利要求7所述的三维半导体存储器件，其中所述电极结构的每个还包括：
多个地选择线，在离所述水平半导体层相同的水平处在所述第二方向上彼此间隔开；以及
多个字线，竖直地堆叠在所述多个地选择线上，
其中当在俯视图中看时，所述字线的每个重叠所述多个地选择线。
13.根据权利要求12所述的三维半导体存储器件，其中所述字线的每个包括：
电极部分，在所述单元阵列区上沿所述第一方向延伸并且具有第一宽度；
第一垫部分，在所述连接区上沿所述第一方向延伸并且具有小于所述第一宽度的第二宽度；
第二垫部分，沿所述第二方向延伸并且连接到所述电极部分和所述第一垫部分；以及
电极连接部分，沿所述第二方向延伸并且将所述电极部分彼此连接。
14.根据权利要求7所述的三维半导体存储器件，其中所述贯通通路结构包括：
贯通绝缘图案，沿垂直于所述水平半导体层的所述顶表面的第三方向延伸并且穿透所述水平半导体层；
贯通插塞，穿透所述贯通绝缘图案并且连接到所述外围逻辑结构；
接触插塞，连接到所述电极结构；以及
导电线，将所述贯通插塞连接到所述接触插塞。
15.一种三维半导体存储器件，包括：
外围逻辑结构，在半导体衬底上；
水平半导体层，在所述外围逻辑结构上并且包括单元阵列区和连接区；以及
电极结构，在所述水平半导体层上沿第一方向延伸，并且通过提供在所述电极结构中的相邻电极结构之间的电极分隔区而在交叉所述第一方向的第二方向上彼此间隔开，
其中所述电极结构的每个包括：
第一栅绝缘区，在所述单元阵列区上沿所述第一方向延伸并且竖直地穿透所述电极结构的每个，所述第一栅绝缘区在所述第二方向上以第一间距彼此间隔开；
第二栅绝缘区，与所述第一栅绝缘区和所述单元阵列区间隔开，所述第二栅绝缘区在所述连接区上沿所述第一方向延伸且竖直地穿透所述电极结构的每个，其中所述第二栅绝缘区在所述第二方向上以小于所述第一间距的第二间距彼此间隔开；以及
栅极开口，提供在所述第二方向上的地选择栅电极之间并且在所述第一方向上的所述第一栅绝缘区和所述第二栅绝缘区之间，其中所述地选择栅电极在离所述水平半导体层相同的水平处在所述第二方向上彼此间隔开，以及
其中所述第一方向和所述第二方向平行于所述水平半导体层的顶表面。
16.根据权利要求15所述的三维半导体存储器件，其中所述第二栅绝缘区在所述第一方向上具有彼此不同的长度。
17.根据权利要求15所述的三维半导体存储器件，其中所述电极结构的每个具有第一部分和第二部分，所述第一部分具有第一宽度，所述第二部分具有小于所述第一宽度的第二宽度，
其中彼此相邻的成对的所述电极结构对称地设置以限定在所述电极结构的所述第二部分之间的接触区，所述接触区部分地暴露所述水平半导体层。
18.根据权利要求15所述的三维半导体存储器件，还包括贯通通路结构，所述贯通通路结构在所述连接区上在彼此相邻的成对的所述电极结构的部分之间，并且将所述电极结构连接到所述外围逻辑结构，
其中所述第二栅绝缘区的部分沿所述第二方向延伸并且至少部分地围绕所述贯通通路结构。
19.根据权利要求18所述的三维半导体存储器件，其中所述贯通通路结构包括：
贯通绝缘图案，沿垂直于所述水平半导体层的所述顶表面的第三方向延伸并且穿透所述水平半导体层；
贯通插塞，穿透所述贯通绝缘图案并且连接到所述外围逻辑结构；
接触插塞，连接到所述电极结构；以及
导电线，将所述贯通插塞连接到所述接触插塞。
20.根据权利要求18所述的三维半导体存储器件，其中所述电极结构具有沿所述第一方向顺序地提供的下阶梯结构、中间阶梯结构和上阶梯结构，以及
其中所述贯通通路结构在所述第一方向上与所述下阶梯结构和所述上阶梯结构相邻，并且在所述第二方向上与所述中间阶梯结构相邻。
21.根据权利要求15所述的三维半导体存储器件，其中所述电极结构的每个还包括：
多个地选择线，在离所述水平半导体层彼此相同的水平处在所述第二方向上彼此间隔开；以及
多个字线，竖直地堆叠在所述多个地选择线上。
22.根据权利要求21所述的三维半导体存储器件，其中当在俯视图中看时，所述字线的每个重叠所述多个地选择线和所述栅极开口。
23.根据权利要求21所述的三维半导体存储器件，其中所述字线的每个包括：
电极部分，在所述单元阵列区上沿所述第一方向延伸并且具有第一宽度；
第一垫部分，在所述连接区上沿所述第一方向延伸，并且具有小于所述第一宽度的第二宽度；
第二垫部分，沿所述第二方向延伸并且连接到所述电极部分和所述第一垫部分；以及
电极连接部分，沿所述第二方向延伸并且将所述电极部分彼此连接。
24.根据权利要求21所述的三维半导体存储器件，其中在所述电极结构的每个中，所述地选择线的每个包括：
电极部分，在所述单元阵列区上沿所述第一方向延伸并且具有第一宽度；
垫部分，在所述连接区上沿所述第一方向延伸，并且具有小于所述第一宽度的第二宽度；以及
连接部分，沿所述第二方向延伸并且连接所述电极部分和所述垫部分。
25.一种三维半导体存储器件，包括：
外围逻辑结构，在半导体衬底上；
水平半导体层，在所述外围逻辑结构上并且包括单元阵列区和连接区；
贯通通路结构，在所述连接区上部分地穿透所述水平半导体层；以及
电极结构，在所述水平半导体层上沿第一方向延伸，并且通过提供在所述电极结构中的相邻电极结构之间的电极分隔区而在交叉所述第一方向的第二方向上彼此间隔开，所述电极结构的一部分在所述连接区上围绕所述贯通通路结构以使所述贯通通路结构位于彼此相邻的成对的所述电极结构之间，
其中所述电极结构的每个包括在离所述水平半导体层相同的水平处在所述第二方向上彼此分开的多个地选择栅电极，
所述地选择栅电极的每个包括在所述单元阵列区上沿所述第一方向延伸且具有第一宽度的第一部分、以及在与所述贯通通路结构相邻的区域上沿所述第一方向延伸且具有第二宽度的第二部分，所述第二宽度小于所述第一宽度，以及
其中所述第一方向和所述第二方向平行于所述水平半导体层的顶表面。
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