KR102487526B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 장치는 셀 영역 및 상기 셀 영역으로부터 제1 방향을 따라 연장된 콘택 영역을 포함하는 기판; 상기 콘택 영역 상에서 계단 구조를 이루도록 상기 기판 상에 서로 이격되어 적층된 도전 패턴들; 상기 계단 구조를 통해 노출된 상기 도전 패턴들에 각각 접촉되어 상기 도전 패턴들의 적층 방향을 따라 연장된 콘택 플러그들; 상기 콘택 플러그들 중 어느 하나를 사이에 두고 상기 제1 방향에 교차하는 제2 방향에서 마주하도록 배치되고, 상기 도전 패턴들을 관통하는 제1 그룹의 제1 슬릿 절연막들; 및 상기 콘택 영역 상에서 상기 제1 방향을 따라 연장되어 상기 도전 패턴들을 관통하고, 상기 제1 그룹의 제1 슬릿 절연막들 및 상기 콘택 플러그들을 사이에 두고 상기 제2 방향에서 마주하도록 배치된 제1 그룹의 제2 슬릿 절연막들을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명의 실시 예들은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위해 3차원 반도체 메모리 소자가 제안된 바 있다.
3차원 반도체 메모리 소자는 기판 상에 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함할 수 있다. 층간 절연막들 및 도전 패턴들의 적층 구조를 형성하는 단계는 층간 절연막들 및 희생 절연막들을 교대로 적층하는 단계, 희생 절연막들을 선택적으로 제거하는 단계, 및 희생 절연막들이 제거된 영역을 도전 패턴들로 채우는 단계를 포함할 수 있다.
층간 절연막들은 희생 절연막들을 제거하는 단계에서 무너지거나 휘어질 수 있다. 그 결과, 층간 절연막들 사이의 간격은 유지되지 못하고 변경될 수 있다. 상술한 바와 같이 3차원 반도체 메모리 소자를 제조하는 과정에서 안정적인 적층 구조를 제공하는데 어려움이 있다.
본 발명의 실시 예는 적층 구조의 구조적 안정성을 보강할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 셀 영역 및 상기 셀 영역으로부터 제1 방향을 따라 연장된 콘택 영역을 포함하는 기판; 상기 콘택 영역 상에서 계단 구조를 이루도록 상기 기판 상에 서로 이격되어 적층된 도전 패턴들; 상기 계단 구조를 통해 노출된 상기 도전 패턴들에 각각 접촉되어 상기 도전 패턴들의 적층 방향을 따라 연장된 콘택 플러그들; 상기 콘택 플러그들 중 어느 하나를 사이에 두고 상기 제1 방향에 교차하는 제2 방향에서 마주하도록 배치되고, 상기 도전 패턴들을 관통하는 제1 그룹의 제1 슬릿 절연막들; 및 상기 콘택 영역 상에서 상기 제1 방향을 따라 연장되어 상기 도전 패턴들을 관통하고, 상기 제1 그룹의 제1 슬릿 절연막들 및 상기 콘택 플러그들을 사이에 두고 상기 제2 방향에서 마주하도록 배치된 제1 그룹의 제2 슬릿 절연막들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 셀 영역 및 상기 셀 영역으로부터 제1 방향을 따라 연장된 콘택 영역을 포함하는 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 콘택 영역 상에 계단 구조를 형성하는 단계; 상기 계단 구조를 덮는 평탄화 절연막을 형성하는 단계; 상기 평탄화 절연막, 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 방향에 교차하는 제2 방향에서 마주하도록 배치되는 제1 그룹의 제1 슬릿 절연막들을 상기 콘택 영역 상에 형성하는 단계; 및 상기 제1 방향을 따라 연장되어 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제2 방향으로 서로 이웃한 상기 제1 그룹의 제1 슬릿 절연막들을 사이에 두고 상기 제2 방향에서 마주하도록 배치된 제1 그룹의 제2 슬릿들을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는, 서로 이격되어 적층된 물질막들을 지지하는 제1 슬릿 절연막들 중 제1 그룹을, 콘택 영역의 연장 방향에 교차하는 방향으로 마주하도록 배치한다. 또한 본 발명의 실시 예는 개구부 형성을 위한 식각 물질의 유입 경로가 되는 제2 슬릿들 중 콘택 영역 상에 배치되는 제1 그룹을, 서로 마주하는 제1 그룹의 제1 슬릿 절연막들을 사이에 두고 마주하도록 배치한다.
상술한 본 발명의 실시 예에 따르면, 제1 그룹의 제2 슬릿들 사이에 지지체 역할을 하는 제1 그룹의 제1 슬릿 절연막들이 적어도 한 쌍 배치될 수 있다. 따라서, 제1 그룹의 제2 슬릿들을 통해 층간 절연막들 사이의 물질막을 제거하여 패드 영역을 개구하더라도, 패드 영역은 그를 사이에 두고 마주하는 제1 그룹의 제1 슬릿 절연막들에 의해 견고하게 지지될 수 있다. 그 결과, 본 발명의 실시 예는 제조 공정 중 개구된 패드 영역이 무너지거나 휘어지는 현상을 줄일 수 있으며, 3차원 반도체 메모리 소자의 적층 구조의 구조적 안정성을 보강할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 셀 영역 및 콘택 영역을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 스트링 구조를 설명하기 위한 사시도이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 도전 패턴들을 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 5a 내지 도 11c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 일 실시 예에 따른 콘택 영역 상부에 배치되는 구조물을 설명하기 위한 평면도이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 스트링 구조를 설명하기 위한 사시도이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 셀 영역 및 콘택 영역을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 셀 영역(CA) 및 셀 영역(CA)으로부터 제1 방향(I)을 따라 연장된 콘택 영역들(CTA1, CTA2)을 포함하는 기판 상에 형성될 수 있다.
셀 영역(CA) 상에 메모리 셀 어레이가 배치될 수 있다. 메모리 셀 어레이는 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 메모리 셀들을 포함할 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트를 저장할 수 있다. 메모리 셀들은 채널막을 통해 메모리 스트링 단위로 연결될 수 있다. 채널막의 일단은 비트 라인에 연결되고, 채널막의 타단은 공통 소스 라인 또는 소스 영역에 연결될 수 있다. 채널막은 기판 상에 서로 이격되어 적층된 도전 패턴들로 둘러싸일 수 있다. 도전 패턴들은 메모리 셀들의 게이트들에 연결된다. 도전 패턴들은 셀 영역(CA) 상부에서부터 콘택 영역들(CTA1, CTA2) 상부를 향해 제1 방향(I)을 따라 연장될 수 있다. 도전 패턴들은 콘택 영역들(CTA1, CTA2) 상부에서 계단 구조를 이룰 수 있다.
셀 영역(CA) 상에 형성되는 메모리 스트링은 다양한 구조로 형성될 수 있다. 예를 들어, 메모리 스트링은 스트레이트 타입, U타입, 또는 W타입으로 형성될 수 있다. 메모리 스트링의 구조는 도 2 및 도 12를 참조하여 보다 구체적으로 후술한다.
콘택 영역들(CTA1, CTA2) 상에 셀 영역(CA)으로부터 연장된 도전 패턴들의 단부가 배치될 수 있다. 콘택 영역들은 셀 영역(CA)을 사이에 두고 마주하는 제1 콘택 영역(CTA1) 및 제2 콘택 영역(CTA2)을 포함할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 스트링 구조를 설명하기 위한 사시도이다. 설명의 편의를 위해, 터널 절연막, 데이터 저장막, 블로킹 절연막과, 층간 절연막들을 포함하는 다수의 절연막들은 도 2에 도시하지 않았다.
도 2를 참조하면, 메모리 셀 어레이의 메모리 블록들 각각은 U 타입의 메모리 스트링(UCST)을 포함할 수 있다. U 타입의 메모리 스트링(UCST)은 U 타입의 스트링 채널막(CH), 스트링 채널막(CH)을 감싸며 이격되어 적층된 도전 패턴들(CP_S, CP_D), 및 도전 패턴들(CP_S, CP_D) 하부에 배치되어 스트링 채널막(CH)을 감싸는 파이프 게이트(PG)를 포함할 수 있다.
스트링 채널막(CH)은 파이프 게이트(PG) 내부에 매립된 파이프 채널막(P_CH)과, 파이프 채널막(P_CH)으로부터 연장된 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함할 수 있다. 스트링 채널막(CH)은 U자형 홀의 중심 영역을 채우는 코어 절연막을 감싸며 튜브형으로 형성되거나, U자형 홀의 중심 영역을 완전히 채우는 매립형으로 형성될 수 있다.
도면에 도시하지 않았으나, 스트링 채널막(CH)의 외벽은 터널 절연막, 데이터 저장막 및 블로킹 절연막으로 둘러싸일 수 있다. 터널 절연막은 스트링 채널막(CH)의 외벽에 접촉되고, 스트링 채널막(CH)의 외벽 형상을 따라 형성될 수 있다. 데이터 저장막은 터널 절연막의 외벽에 접촉되고, 터널 절연막의 외벽 형상을 따라 형성될 수 있다. 블로킹 절연막은 제1 블로킹 절연막 및 제2 블로킹 절연막으로 구분될 수 있다. 제1 블로킹 절연막은 스트링 채널막(CH)과 층간 절연막들 중 어느 하나의 사이에 배치되고, 제2 블로킹 절연막은 스트링 채널막(CH)과 도전 패턴들(CP_S, CP_D)중 어느 하나의 사이에 배치될 수 있다. 터널 절연막, 데이터 저장막, 블로킹 절연막, 및 층간 절연막들에 대한 구체적인 구조는 도 4a 내지 도 4d를 참조하여 후술한다.
스트링 채널막(CH)은 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL) 하부에 배치될 수 있다. 비트 라인(BL)은 드레인 사이드 채널막(D_CH)의 상단에 전기적으로 연결되고, 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장될 수 있다. 비트 라인(BL)과 드레인 사이드 채널막(D_CH) 사이에 콘택 플러그가 형성될 수 있다. 공통 소스 라인(CSL)은 소스 사이드 채널막(S_CH)의 상단에 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)과 소스 사이드 채널막(S_CH) 사이에 콘택 플러그가 형성될 수 있다.
파이프 게이트(PG)는 비트 라인(BL), 공통 소스 라인(CSL), 및 도전 패턴들(CP_S, CP_D) 하부에 배치되고, 파이프 채널막(P_CH)을 감싸도록 형성될 수 있다.
도전 패턴들(CP_S, CP_D)은 슬릿(SI)에 의해 분리된 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D)을 포함할 수 있다. 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D)은 비트 라인(BL)과 공통 소스 라인(CSL) 하부에 배치될 수 있다.
소스 사이드 도전 패턴들(CP_S)은 소스 사이드 채널막(S_CH)을 따라 순차로 적층된 소스 사이드 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 사이드 워드 라인들은(WL_S)은 공통 소스 라인(CSL)과 파이프 게이트(PG) 사이에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 공통 소스 라인(CSL)과 소스 사이드 워드 라인들(WL_S) 사이에 배치될 수 있다. 공통 소스 라인(CSL)과 소스 사이드 워드 라인들(WL_S) 사이에 배치된 소스 셀렉트 라인(SSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
드레인 사이드 도전 패턴들(CP_D)은 드레인 사이드 채널막(D_CH)을 따라 순차로 적층된 드레인 사이드 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 드레인 사이드 워드 라인들은(WL_D)은 비트라인(BL)과 파이프 게이트(PG) 사이에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 비트라인(BL)과 드레인 사이드 워드 라인들(WL_D) 사이에 배치될 수 있다. 비트라인(BL)과 드레인 사이드 워드 라인들(WL_D) 사이에 배치된 드레인 셀렉트 라인(DSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
도전 패턴들(CP_S, CP_D)은 도 1에서 상술한 콘택 영역들(CTA1, CTA2) 상부를 향해 연장되고, 콘택 영역들(CTA1, CTA2) 상에서 계단 구조를 이루는 양단을 포함할 수 있다. 도전 패턴들(CP_S, CP_D)의 계단 구조에 대해서는 도 3을 참조하여 후술하기로 한다.
상술한 구조에 따르면, 소스 사이드 메모리 셀들은 소스 사이드 채널막(S_CH)과 소스 사이드 워드 라인들(WL_S)의 교차부들에 형성되고, 드레인 사이드 메모리 셀들은 드레인 사이드 채널막(D_CH)과 드레인 사이드 워드 라인들(WL_D)의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 소스 사이드 채널막(S_CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 드레인 사이드 채널막(D_CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 파이프 채널막(P_CH)과 파이프 게이트(PG)의 교차부에 형성된다. 하나의 스트링 채널막(CH)을 따라 배열된 소스 셀렉트 트랜지스터, 소스 사이드 메모리 셀들, 파이프 트랜지스터, 드레인 사이드 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 스트링 채널막(CH)을 통해 직렬로 연결될 수 있다. 이로써, 스트링 채널막(CH)을 통해 연결된 소스 셀렉트 트랜지스터, 소스 사이드 메모리 셀들, 파이프 트랜지스터, 드레인 사이드 메모리 셀들, 및 드레인 셀렉트 트랜지스터를 포함하는 U 타입의 메모리 스트링(UCST)이 형성된다. 소스 사이드 워드 라인들(WL_S)은 소스 사이드 메모리 셀들의 게이트들에 신호를 전송하고, 드레인 사이드 워드 라인들(WL_D)은 드레인 사이드 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 파이프 게이트(PG)는 파이프 트랜지스터의 게이트에 신호를 전송할 수 있다.
스트링 채널막(CH)은 도 2에서 상술한 U타입 이외에도 W 타입등 다양한 형태로 형성될 수 있다. 스트링 채널막(CH)의 구조에 따라 메모리 셀들의 배열이 다양하게 변경될 수 있으며, 이에 따라 메모리 스트링 구조가 다양한 형태로 형성될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 도전 패턴들을 설명하기 위한 도면이다. 도 3은 콘택 영역 상에 적층된 도전 패턴들의 일부를 도시한 것이다.
도 3을 참조하면, 도전 패턴들(CP)은 콘택 영역 상에 계단 구조를 이루며 서로 이격되어 적층될 수 있다. 보다 구체적으로 도전 패턴들(CP)은 기판에 가까워지는 하부 방향으로 갈수록 제1 방향(I)을 따라 길게 연장되어 계단 구조를 이룰 수 있다.
계단 구조를 구성하는 도전 패턴들(CP)의 단부들(edge)에 패드 영역들(PA)이 정의될 수 있다. 패드 영역들(PA)은 계단 구조를 통해 노출되며, 콘택 플러그들에 접속될 영역이다.
상술한 바와 같이, 패드 영역들(PA)을 포함하는 도전 패턴들(CP)은 제1 그룹의 제1 슬릿들(SI1A)에 의해 관통될 수 있다. 제1 그룹의 제1 슬릿들(SI1A)은 패드 영역들(PA) 각각을 사이에 두고 제2 방향(Ⅱ)으로 마주하여 배치된다. 즉, 패드 영역들(PA) 각각은 제2 방향(Ⅱ)으로 마주하여 배치된 제1 그룹의 제1 슬릿들(SI1A) 사이에 배치된다. 제1 그룹의 제1 슬릿들(SI1A)은 도전 패턴들(CP)의 적층 방향인 제3 방향(Ⅲ)을 따라 연장되고, 도전 패턴들(CP)의 적층 구조 중 최하층 도전 패턴이 관통되도록 연장될 수 있다. 제1 그룹의 제1 슬릿들(SI1A)에 의해 관통되는 도전 패턴들(CP)의 개수는 다를 수 있다. 예를 들어, 도전 패턴들(CP)의 적층 구조 중 최상층 도전 패턴을 관통하는 제1 그룹의 제1 슬릿들(SI1A)은 최하층 도전 패턴이 관통될 때까지 제3 방향(Ⅲ)을 따라 연장되므로 최하층 도전 패턴과 최상층 도전 패턴 사이의 중간 도전 패턴들을 모두 관통할 수 있다. 도전 패턴들(CP)의 적층 구조 중 최하층 도전 패턴의 최하층 패드 영역을 사이에 두고 마주하는 제1 그룹의 제1 슬릿들(SI1A)은 최하층 도전 패턴만을 관통할 수 있다.
도전 패턴들(CP)은 제1 그룹의 제2 슬릿들(SI2A)에 의해 관통될 수 있다. 제1 그룹의 제2 슬릿들(SI2A)은 제1 방향(I)을 따라 연장되고, 제2 방향(Ⅱ)으로 서로 이웃한 제1 그룹의 제1 슬릿 절연막들(SI1A) 및 그 사이의 패드 영역들(PA)을 사이에 두고 제2 방향(Ⅱ)으로 마주하여 배치될 수 있다.
상술한 구조에 따르면, 패드 영역들(PA) 각각과 그에 이웃한 제1 그룹의 제2 슬릿들(SI2A) 사이에 제1 그룹의 제1 슬릿들(SI1A) 중 적어도 어느 하나가 배치될 수 있다.
도전 패턴들(CP)은 제2 그룹의 제1 슬릿들(SI1B)에 의해 관통될 수 있다. 제2 그룹의 제1 슬릿들(SI1B)은 패드 영역들(PA) 각각을 사이에 두고 제1 방향(I)으로 마주하여 배치된다. 패드 영역들(PA) 중 어느 하나를 사이에 두고 서로 이웃한 제2 그룹의 제1 슬릿들(SI1B)은 제1 그룹의 제2 슬릿들(SI2B) 사이에 배치된다. 제2 그룹의 제1 슬릿들(SI1B)은 도전 패턴들(CP)의 적층 방향인 제3 방향(Ⅲ)을 따라 연장되고, 도전 패턴들(CP) 중 최하층 도전 패턴을 관통하도록 연장될 수 있다. 제2 그룹의 제1 슬릿들(SI1B)에 의해 관통되는 도전 패턴들(CP)의 개수는 다를 수 있다. 예를 들어, 도전 패턴들(CP) 중 최상층 도전 패턴을 관통하는 제2 그룹의 제1 슬릿들(SI1B)은 최하층 도전 패턴이 관통될 때까지 제3 방향(Ⅲ)을 따라 연장되므로 최하층 도전 패턴과 최상층 도전 패턴 사이의 중간 도전 패턴들을 모두 관통할 수 있다. 도전 패턴들(CP) 중 최하층 도전 패턴의 최하층 패드 영역을 사이에 두고 마주하는 제2 그룹의 제1 슬릿들(SI1B)은 최하층 도전 패턴만을 관통할 수 있다.
상술한 제1 그룹의 제1 슬릿들(SI1A), 제1 그룹의 제2 슬릿들(SI2A), 및 제2 그룹의 제2 슬릿들(SI1B)은 도전 패턴들(CP) 내에서 서로 이격되어 배치된다.
상술한 구조에 따르면, 도전 패턴들(CP)의 패드 영역들(PA) 각각은 서로 이격되어 배치된 제1 그룹의 제1 슬릿들(SI1A), 및 제2 그룹의 제1 슬릿들(SI1B)로 둘러싸인다.
콘택 영역 상에서 상술한 배치 구조를 포함하는 도전 패턴들 및 슬릿들을 갖는 본 발명의 실시 예에 따른 반도체 장치에 대해 도 4a 내지 도 4d를 참조하여 보다 구체적으로 설명한다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 4a는 본 발명의 일 실시 예에 따른 반도체 장치의 평면도이다. 도 4b는 도 4a에 도시된 선 A-A'를 따라 절취한 단면도이다. 도 4c는 도 4a에 도시된 선 B-B'를 따라 절취한 단면도이다. 도 4d는 도 4a에 도시된 선 C-C'를 따라 절취한 단면도이다.
도 4a를 참조하면, 반도체 장치는 셀 영역(CA) 및 셀 영역(CA) 양측으로부터 제1 방향(I)으로 연장된 제1 및 제2 콘택 영역들(CTA1, CTA2)을 포함하는 기판(SUB) 및 기판(SUB) 상에 배치된 메모리 블록 적층 구조(MB)를 포함할 수 있다.
메모리 블록 적층 구조(MB)는 서로 분리된 소스 사이드 적층체(STS) 및 드레인 사이드 적층체(STD)를 포함할 수 있다. 소스 사이드 적층체(STS) 및 드레인 사이드 적층체(STD) 각각은 셀 영역(CA) 상부로부터 제1 및 제2 콘택 영역들(CTA1, CTA2) 중 적어도 어느 하나의 상부 연장될 수 있다. 예를 들어, 소스 사이드 적층체(STS)는 셀 영역(CA) 상부로부터 제1 콘택 영역(CTA1) 상부로 연장되고, 드레인 사이드 적층체(STD)는 셀 영역(CA) 상부로부터 제2 콘택 영역(CTA2) 상부로 연장될 수 있다.
소스 사이드 적층체(STS) 및 드레인 사이드 적층체(STD) 각각은 제1 및 제2 콘택 영역들(CTA1, CTA2) 중 적어도 어느 하나 상에서 계단 구조로 형성된 단부를 포함할 수 있다. 이하, 설명의 편의를 위해 제1 및 제2 콘택 영역들(CTA1, CTA2) 상에 배치된 소스 사이드 적층체(STS)의 단부와 드레인 사이드 적층체(STD)의 단부를 메모리 블록 적층 구조(MB)의 계단형 단부로 지칭한다.
메모리 블록 적층 구조(MB)의 계단형 단부 상에 콘택 플러그들(CT)이 배치된다. 콘택 플러그들(CT)은 외부로부터의 신호를 메모리 블록 적층 구조(MB)를 구성하는 도전 패턴들에 전송할 수 있다. 콘택 플러그들(CT)은 메모리 블록 적층 구조(MB)의 계단형 단부를 통해 노출된 도전 패턴들에 접속된다. 콘택 플러그들(CT)과 도전 패턴들의 접속관계는 도 4c 및 도 4d를 참조하여 후술하기로 한다. 콘택 플러그들(CT)은 메모리 블록 적층 구조(MB)의 계단형 단부 상에 매트릭스 형태로 배열될 수 있다.
메모리 블록 적층 구조(MB)는 제1 슬릿들 및 제2 슬릿들에 의해 관통될 수 있다. 제1 슬릿들은 제1 슬릿 절연막들(SD1A 내지 SD1E)로 각각 채워지고, 제2 슬릿들은 제2 슬릿 절연막들(SD2A, SD2B)로 채워진다. 메모리 블록 적층 구조(MB)는 셀 영역(CA) 상에 배치된 스트링 채널막(CH)에 의해 관통될 수 있다. 스트링 채널막(CH)은 도 2에서 상술한 바와 같이 소스 사이드 채널막(S_CH), 드레인 사이드 채널막(D_CH), 및 이들을 연결하는 파이프 채널막(P_CH)을 포함할 수 있다. 소스 사이드 채널막(S_CH)은 소스 사이드 적층체(STS)를 관통하고, 드레인 사이드 채널막(D_CH)은 드레인 사이드 적층체(STD)를 관통한다.
제1 슬릿 절연막들(SD1A 내지 SD1E)은 메모리 블록 적층 구조(MB)의 지지대 역할을 하며, 동시에 형성될 수 있다. 제1 슬릿 절연막들은 제1 내지 제5 그룹의 제1 슬릿 절연막들(SD1A 내지 SD1E)로 구분될 수 있다.
제1 그룹의 제1 슬릿 절연막들(SD1A)은 도 3에서 상술한 제1 그룹의 제1 슬릿들(SI1A)을 채우고, 제1 및 제2 콘택 영역들(CTA1 및 CTA2)에 각각 배치된다. 제1 그룹의 제1 슬릿 절연막들(SD1A)은 콘택 플러그들(CT) 각각을 사이에 두고 제2 방향(Ⅱ)에서 마주하도록 배치된다. 즉, 제2 방향(Ⅱ)으로 마주하는 한 쌍의 제1 그룹의 제1 슬릿 절연막들(SD1A) 사이에 콘택 플러그(CT) 중 어느 하나가 배치된다. 제2 그룹의 제1 슬릿 절연막들(SD1B)은 도 3에서 상술한 제2 그룹의 제1 슬릿들(SI1B)을 채우고, 제1 및 제2 콘택 영역들(CTA1 및 CTA2)에 각각 배치된다. 제1 그룹의 제2 슬릿 절연막들(SD1B)은 콘택 플러그들(CT) 각각을 사이에 두고 제1 방향(I)에서 마주하도록 배치된다. 즉, 제1 방향(I)으로 마주하는 한 쌍의 제2 그룹의 제1 슬릿 절연막들(SD1B) 사이에 콘택 플러그(CT) 중 어느 하나가 배치된다. 제1 및 제2 그룹의 제1 슬릿 절연막들(SD1A 및 SD1B)의 배치 구조에 따라, 콘택 플러그들(CT) 각각은 제1 및 제2 그룹의 제1 슬릿 절연막들(SD1A 및 SD1B)에 의해 둘러싸인다. 다시 말해, 콘택 플러그들(CT) 각각은 한 쌍의 제1 그룹의 제1 슬릿 절연막들(SD1A)과 한 쌍의 제2 그룹의 제1 슬릿 절연막들(SD1B)에 의해 정의되는 도전 패턴들 각각의 패드 영역 접촉되도록 배치된다.
제3 그룹의 제1 슬릿 절연막들(SD1C)은 도전 패턴들을 메모리 블록 단위를 구성하는 메모리 블록 적층 구조(MB)로 분리하는 역할을 하고, 메모리 블록 적층 구조(MB)의 가장자리를 정의한다. 제3 그룹의 제1 슬릿 절연막들(SD1C)은 제1 방향(I)을 따라 연장되고, 제2 방향(Ⅱ)으로 마주하여 배치될 수 있다.
제4 그룹의 제1 슬릿 절연막들(SD1D)은 제1 및 제2 콘택 영역들(CTA1, CTA2) 과 셀 영역(CA)의 경계를 따라 메모리 블록 적층 구조(MB)를 관통하여 형성된다. 제1 콘택 영역들(CTA1)과 셀 영역(CA)의 경계를 따라 배치된 제1 콘택 영역측 제4 그룹의 제1 슬릿 절연막들(SD1D)은 제2 콘택 영역들(CTA2)과 셀 영역(CA)의 경계를 따라 배치된 제2 콘택 영역측 제4 그룹의 제1 슬릿 절연막들(SD1D)과 지그재그로 배치될 수 있다. 제1 콘택 영역측 제4 그룹의 제1 슬릿 절연막들(SD1D) 중 제3 그룹의 제1 슬릿 절연막들(SD1C)에 인접한 에지 패턴들은 제3 그룹의 제1 슬릿 절연막들(SD1C)에 연결된다. 제2 콘택 영역측 제4 그룹의 제1 슬릿 절연막들(SD1D)은 제3 그룹의 제1 슬릿 절연막들(SD1C)로부터 이격되어 배치된다.
제5 그룹의 제1 슬릿 절연막들(SD1E)은 셀 영역(CA)의 가장자리 상에 배치되어 지지대 역할을 할 수 있다.
상술한 제1 그룹의 제1 슬릿 절연막들(SD1A), 제2 그룹의 제1 슬릿 절연막들(SD1B), 제3 그룹의 제1 슬릿 절연막들(SD1C), 및 제5 그룹의 제1 슬릿 절연막들(SD1E)은 서로 이격되어 배치된다. 제4 그룹의 제1 슬릿 절연막들(SD1D)은 서로 이격되어 배치되고, 그 일부는 제3 그룹의 제1 슬릿 절연막들(SD1C)에 연결될 수 있다.
제2 슬릿 절연막들(SD2A, SD2B)은 제2 슬릿들 내부를 채우고, 동시에 형성될 수 있다. 제2 슬릿들은 메모리 블록 적층 구조(MB)를 구성하는 물질막들의 유입 경로를 제공할 수 있다. 제2 슬릿 절연막들은 제1 및 제2 그룹의 제2 슬릿 절연막들(SD2A 및 SD2B)로 구분될 수 있다.
제1 그룹의 제2 슬릿 절연막들(SD2A)은 도 3에서 상술한 제1 그룹의 제2 슬릿들(SI2A)을 채우고, 제1 방향(I)을 따라 연장되고, 제1 및 제2 콘택 영역들(CTA1 및 CTA2)에 각각 배치된다. 제1 그룹의 제2 슬릿 절연막들(SD2A)은 제1 그룹의 제1 슬릿 절연막들(SD1A)과 콘택 플러그들(CT)을 사이에 두고 제2 방향(Ⅱ)에서 마주하도록 배치된다. 보다 구체적으로, 제2 방향(Ⅱ)으로 마주하는 제1 그룹의 제2 슬릿 절연막들(SD1A) 사이에 제1 방향(I)을 따라 1열로 배열된 콘택 플러그들(CT)과, 1열의 콘택 플러그들을 사이에 두고 마주하는 2열의 제1 그룹의 제1 슬릿 절연막들(SD1A)이 배치된다.
본 발명의 실시 예는 콘택 플러그들(CT) 중 어느 하나와 이에 이웃한 제1 그룹의 제2 슬릿 절연막들(SD2A) 중 어느 하나의 사이에 제1 그룹의 제1 슬릿 절연막들(SD1A) 중 어느 하나가 배치될 수 있도록 상술한 바와 같이 콘택 플러그들(CT), 제1 그룹의 제1 슬릿 절연막들(SD1A), 및 제1 그룹의 제2 슬릿 절연막들(SD2A)의 배열을 제어한다. 이로써, 본 발명의 실시 예는 제1 그룹의 제2 슬릿 절연막들(SD2A)을 형성하기 전, 제2 슬릿들이 개구된 상태에서 희생물들을 제거하여 패드 영역이 개구된 상태이더라도, 패드 영역의 상부 및 하부에 배치된 물질막들을 제1 그룹의 제1 슬릿 절연막들(SD1A)로 지지하여 메모리 블록 적층 구조(MB)의 지지 구조를 보강할 수 있다. 또한, 본 발명의 실시 예는 패드 영역의 상부 및 하부에 배치된 물질막들을 제2 그룹의 제1 슬릿 절연막들(SD1B)로 지지함으로써 메모리 블록 적층 구조(MB)의 지지 구조를 보강할 수 있다.
제1 그룹의 제2 슬릿 절연막들(SD2A)은 제1 내지 제5 그룹의 제1 슬릿 절연막들(SD1A 내지 SD1E)로부터 이격되어 배치될 수 있다.
제2 그룹의 제2 슬릿 절연막들(SD2B)은 셀 영역(CA) 상에 배치되고, 각각이 소스 사이드 채널막(S_CH)과 드레인 사이드 채널막(D_CH) 사이에 배치된다. 제2 그룹의 제2 슬릿 절연막들(SD2B)은 제1 방향(I)을 따라 연장되고, 제4 그룹의 제1 슬릿 절연막들(SD1D)에 교차되는 양단을 포함한다. 제2 그룹의 제2 슬릿 절연막들(SD2B)과 제4 그룹의 제1 슬릿 절연막들(SD1D)은 서로 연결되어 소스 사이드 적층체(STS)와 드레인 사이드 적층체(STD)의 경계를 구획한다.
상기에서 제3 그룹의 제1 슬릿 절연막들(SD1C) 사이에 제1 그룹의 제1 슬릿 절연막들(SD1A), 제1 그룹의 제2 슬릿 절연막들(SD2A), 및 제2 그룹의 제1 슬릿 절연막들(SD1B)이 서로 이격되어 배치된다. 특히, 제1 그룹의 제1 슬릿 절연막들(SD1A) 및 제2 그룹의 제1 슬릿 절연막들(SD1B) 각각은 콘택 플러그들(CT)이 배치되는 패드 영역 각각을 지지하기 위해 패드 영역 주위를 감싸며 서로 이격되어 배치된다. 이를 위해, 제1 그룹의 제1 슬릿 절연막들(SD1A) 및 제2 그룹의 제1 슬릿 절연막들(SD1B) 각각은 제1 및 제2 방향(I 및 Ⅱ)을 따라 연장된 수평면상에서 제1 그룹의 제2 슬릿 절연막들(SD2A) 각각보다 짧게 형성될 수 있다.
도 4b 내지 도 4d를 참조하면, 소스 사이드 적층체(STS) 및 드레인 사이드 적층체(STD)를 포함하는 메모리 블록 적층체(MB)는 기판(SUB) 상에 배치된 파이프 게이트(PG), 및 파이프 게이트(PG) 상에 교대로 배치된 도전 패턴들(CP) 및 층간 절연막들(ILD)을 포함할 수 있다.
파이프 게이트(PG)와 기판(SUB) 사이에 게이트 절연막(GI)이 더 배치될 수 있다. 파이프 게이트(PG)는 파이프 게이트 분리막(PI)에 의해 관통되어 메모리 블록 적층체(MB) 단위로 분리될 수 있다. 파이프 게이트(PG)는 제1 파이프 게이트(PG1) 및 제2 파이프 게이트(PG2)의 적층 구조로 형성될 수 있다. 제1 파이프 게이트(PG1)는 파이프 채널막(P_CH)이 배치될 공간을 제공하는 파이프 트렌치(PT)를 포함할 수 있다. 제2 파이프 게이트(PG2)는 제1 파이프 게이트(PG1) 상에 배치되고, 파이프 트렌치(PT)에 연결되는 수직홀들(VH)에 의해 관통될 수 있다.
수직홀들(VH)은 도전 패턴들(CP) 및 층간 절연막들(ILD)을 관통하도록 연장될 수 있다. 수직홀들(VH)은 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)이 배치될 공간을 제공한다. 파이프 트렌치(PT) 및 이에 연결된 수직홀들(VH)의 내벽 형상을 따라 튜브형 스트링 채널막(CH)이 형성될 수 있다. 튜브형 스트링 채널막(CH)의 중심 영역은 코어 절연막(CO)으로 채워질 수 있다. 코어 절연막(CO)은 수직홀들(VH)보다 낮은 높이로 형성될 수 있다. 코어 절연막(CO) 상부에 수직홀들(VH) 각각의 상단 중심 영역을 채우며 튜브형 스트링 채널막(CH)에 접촉된 캡핑막(CAP)이 더 형성될 수 있다. 튜브형 스트링 채널막(CH)은 폴리 실리콘 등의 반도체막으로 형성될 수 있다. 캡핑막(CAP)은 도프트 폴리 실리콘등의 도프트 반도체막으로 형성될 수 있다.
상술한 튜브형 스트링 채널막(CH)의 외벽은 터널 절연막(TI)으로 둘러싸일 수 있다. 터널 절연막(TI)은 실리콘 산화막으로 형성될 수 있다. 터널 절연막(TI)의 외벽은 데이터 저장막(DS)으로 둘러싸일 수 있다. 데이터 저장막(DS)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 데이터 저장막(DS)의 외벽과 층간 절연막들(ILD) 사이에 제1 블로킹 절연막들(BI1)이 배치될 수 있다. 제1 블로킹 절연막들(BI1)은 실리콘 산화막으로 형성될 수 있다. 제1 블로킹 절연막들(BI1) 중 최하층 제1 블로킹 절연막은 파이프 게이트(PG)와 데이터 저장막(DS) 사이까지 연장될 수 있다.
도전 패턴들(CP) 및 층간 절연막들(ILD)은 선 C-C'를 절취한 단면에 도시된 바와 같이 메모리 블록 적층 구조의 계단형 단부를 정의하도록 계단 구조로 적층된다. 계단 구조를 통해 도전 패턴들(CP)의 각층에 콘택 플러그(CT)가 접촉될 수 있다. 콘택 플러그(CT)는 도전 패턴들(CP) 중 어느 하나에 연결되어 도전 패턴들(CP)의 적층 방향을 따라 연장된다. 계단 구조는 평탄화 절연막(PD)으로 덮일 수 있으며, 콘택 플러그(CT)는 평탄화 절연막(PD) 및 층간 절연막들(ILD) 중 적어도 어느 하나를 관통할 수 있다.
도전 패턴들(CP) 각각의 표면 형상을 따라 제2 블로킹 절연막(BI2)이 더 형성될 수 있다. 제2 블로킹 절연막(BI2)은 실리콘 산화막보다 유전 상수가 높은 절연물로 형성될 수 있으며, 예를 들어, Al2O3막으로 형성될 수 있다. 제2 블로킹 절연막(BI2)은 콘택 플러그들(CT) 중 어느 하나에 의해 관통될 수 있다.
도전 패턴들(CP) 및 층간 절연막들(ILD)은 제1 슬릿들(SI1A 내지 SI1C)과 제2 슬릿들(SI2A 및 SI2B)에 의해 관통될 수 있다.
제1 슬릿들은 제1 내지 제3 그룹의 제1 슬릿들(SI1A 내지 SI1C) 및 제4 및 제5 그룹의 슬릿들(미도시)을 포함할 수 있다. 제4 및 제5 그룹의 슬릿들은 도 4a에 도시된 제4 및 제5 그룹의 제1 슬릿 절연막들(SD1D 및 SD1E)이 배치될 공간을 제공하며, 제4 및 제5 그룹의 제1 슬릿 절연막들(SD1D 및 SD1E)과 동일한 레이아웃으로 배치된다.
제1 그룹의 제1 슬릿들(SI1A) 내부는 제1 그룹의 제1 슬릿 절연막들(SD1A)로 채워진다. 제1 그룹의 제1 슬릿들(SI1A) 및 제1 그룹의 제1 슬릿 절연막들(SD1A)은 도전 패턴들(CP) 및 층간 절연막들(ILD)을 관통하고, 도 4a에서 상술한 제1 그룹의 제1 슬릿 절연막들(SD1A)과 동일한 레이아웃으로 배치된다. 특히, 제1 그룹의 제1 슬릿들(SI1A) 또는 제1 그룹의 제1 슬릿 절연막들(SD1A)은 콘택 플러그(CT)를 사이에 두고 마주하는 쌍으로 배치된다. 제조 공정의 특성상, 제1 그룹의 제1 슬릿 절연막들(SD1A)과 도전 패턴들(CP) 사이로 제2 블로킹 절연막들(BI2)이 각각 연장될 수 있다.
제2 그룹의 제1 슬릿들(SI1B) 내부는 제2 그룹의 제1 슬릿 절연막들(SD1B)로 채워진다. 제2 그룹의 제1 슬릿들(SI1B) 및 제2 그룹의 제1 슬릿 절연막들(SD1B)은 도전 패턴들(CP) 및 층간 절연막들(ILD)을 관통하고, 도 4a에서 상술한 제2 그룹의 제1 슬릿 절연막들(SD1B)과 동일한 레이아웃으로 배치된다. 특히, 제2 그룹의 제1 슬릿들(SI1B) 또는 제2 그룹의 제1 슬릿 절연막들(SD1B)은 콘택 플러그(CT)를 사이에 두고 마주하는 쌍으로 배치된다. 제조 공정의 특성상, 제2 그룹의 제1 슬릿 절연막들(SD1B)과 도전 패턴들(CP) 사이로 제2 블로킹 절연막들(BI2)이 각각 연장될 수 있다.
제3 그룹의 제1 슬릿들(SI1C) 내부는 제3 그룹의 제1 슬릿 절연막들(SD1C)로 채워진다. 제3 그룹의 제1 슬릿들(SI1C) 및 제3 그룹의 제1 슬릿 절연막들(SD1C)은 도전 패턴들(CP) 및 층간 절연막들(ILD)을 관통하여 이들을 메모리 블록 적층 구조(MB)로 분리한다. 제3 그룹의 제1 슬릿들(SI1C) 및 제3 그룹의 제1 슬릿 절연막들(SD1C)은 도 4a에서 상술한 제3 그룹의 제1 슬릿 절연막들(SD1C)과 동일한 레이아웃으로 배치된다. 제3 그룹의 제1 슬릿들(SI1C) 또는 제3 그룹의 제1 슬릿 절연막들(SD1C)은 파이프 게이트 분리막(PI) 상에 중첩될 수 있다. 제3 그룹의 제1 슬릿 절연막들(SD1C)은 파이프 게이트 분리막(PI)에 접촉되도록 연장될 수 있다. 제조 공정의 특성상, 제3 그룹의 제1 슬릿 절연막들(SD1C)과 도전 패턴들(CP) 사이로 제2 블로킹 절연막들(BI2)이 각각 연장될 수 있다.
도면에 도시되진 않았으나, 제2 블로킹 절연막들(BI2) 각각은 제조 공정의 특성상, 제4 그룹의 제1 슬릿 절연막들과 도전 패턴들(CP) 사이와, 제5 그룹의 제1 슬릿 절연막들과 도전 패턴들(CP) 사이로 연장될 수 있다.
상술한 제1 내지 제5 그룹의 제1 슬릿 절연막들(SD1A 내지 SD1E)은 동일한 물질막들을 식각하여 동시에 형성되므로 동일한 깊이로 형성될 수 있다. 제1 내지 제5 그룹의 제1 슬릿 절연막들(SD1A 내지 SD1E)은 제2 파이프 게이트(PG2)의 적어도 일부를 관통하도록 연장될 수 있다.
제2 슬릿들(SI2A 및 SI2B)은 도전 패턴들(CP)이 배치되는 도전 패턴 영역을 개구시키기 위해 희생물을 제거하는 경로로 이용되거나, 도전 패턴 영역을 도전물로 채우는 경로로 이용될 수 있다. 제2 슬릿들(SI2A 및 SI2B)은 희생물의 제거가 용이한 밀도로 배치될 수 있다. 제2 슬릿들은 제1 및 제2 콘택 영역 상에 배치된 제1 그룹의 제2 슬릿들(SI2A)과 셀 영역(CA) 상에 배치된 제2 그룹의 제2 슬릿들(SI2B)을 포함할 수 있다.
제1 그룹의 제2 슬릿들(SI2A) 내부는 제1 그룹의 제2 슬릿 절연막들(SD2A)로 채워진다. 제1 그룹의 제2 슬릿들(SI2A) 및 제1 그룹의 제2 슬릿 절연막들(SD2A)은 도전 패턴들(CP) 및 층간 절연막들(ILD)을 관통하고, 도 4a에서 상술한 제1 그룹의 제2 슬릿 절연막들(SD2A)과 동일한 레이아웃으로 배치된다. 특히, 제1 그룹의 제2 슬릿들(SI2A) 또는 제1 그룹의 제2 슬릿 절연막들(SD2A)은 콘택 플러그(CT)를 사이에 두고 샌드위치 구조로 형성된 적어도 한쌍의 제1 그룹의 제1 슬릿 절연막들(SD1B)을 사이에 두고 마주하도록 배치될 수 있다.
제2 그룹의 제2 슬릿들(SI2B) 내부는 제2 그룹의 제2 슬릿 절연막들(SD2B)로 채워진다. 제2 그룹의 제2 슬릿들(SI2B) 또는 제2 그룹의 제2 슬릿 절연막들(SD2B) 각각은 수직홀들(VH) 사이에 배치될 수 있다. 다시 말해, 제2 그룹의 제2 슬릿들(SI2B) 또는 제2 그룹의 제2 슬릿 절연막들(SD2B) 각각은 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH) 사이에 배치될 수 있다.
상술한 제1 및 제2 그룹의 제2 슬릿 절연막들(SD2A 및 SD2B)은 동일한 물질막들을 식각하여 동시에 형성되므로 동일한 깊이로 형성될 수 있다. 제1 및 제2 그룹의 제2 슬릿 절연막들(SD2A 및 SD2B)은 제1 내지 제5 그룹의 제1 슬릿 절연막들(SD1A 내지 SD1E)을 형성하기 위한 공정과 별도로 진행된 공정에 의해 형성되므로 제1 내지 제5 그룹의 제1 슬릿 절연막들(SD1A 내지 SD1E)과 다른 깊이로 형성될 수 있다. 예를 들어, 제1 및 제2 그룹의 제2 슬릿 절연막들(SD2A 및 SD2B)은 제2 파이프 게이트(PG2)의 상면과 동일한 위치까지 연장되거나, 제2 파이프 게이트(PG2)의 상면보다 높은 위치로 연장될 수 있다.
제조 공정의 특성상, 제2 블로킹 절연막들(BI2)은 제1 및 제2 그룹의 제2 슬릿 절연막들(SD2A 및 SD2B)을 향하는 도전 패턴들(CP)의 측벽들을 개구하는 형상으로 형성될 수 있다. 이로써, 제1 및 제2 그룹의 제2 슬릿 절연막들(SD2A 및 SD2B)은 도전 패턴들(CP)의 측벽들에 접촉될 수 있다.
도 5a 내지 도 11c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5a 및 도 5b는 내부에 희생물이 매립된 파이프 게이트 형성방법을 설명하기 위한 평면도 및 단면도이다. 도 5b는 도 5a에 도시된 선 A-A'를 따라 절취한 단면도이다.
도 5a 및 도 5b를 참조하면, 셀 영역(CA), 제1 및 제2 콘택 영역들(CTA1 및 CTA2)을 포함하는 기판(101) 상에 파이프 게이트(PG)를 형성한다. 제1 및 제2 콘택 영역들(CTA1 및 CTA2)은 셀 영역(CA)을 사이에 두고 마주하고, 각각 제1 방향(I)을 따라 연장될 수 있다.
파이프 게이트(PG)는 기판(101) 상에 배치된 게이트 절연막(103) 상에 형성될 수 있다.
파이프 게이트(PG)는 제1 및 제2 파이프 게이트들(105A 및 105B)의 적층 구조로 형성될 수 있다. 제1 및 제2 파이프 게이트들(105A 및 105B)은 도전물로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 파이프 게이트(PG)는 파이프 게이트 분리 절연막(PI)에 의해 메모리 블록 단위로 분리될 수 있다.
제1 파이프 게이트(105A) 내부에 희생물(107)로 채워진 파이프 트렌치(PT)가 형성되고, 희생물(107)을 포함하는 제1 파이프 게이트(105A)는 제2 파이프 게이트(105B)로 덮힌다.
파이프 게이트 분리 절연막(PI)은 제1 및 제2 파이프 게이트들(105A 및 105B)을 관통하여 게이트 절연막(103)에 접촉될 수 있다. 희생물(107)은 TiN을 포함할 수 있다.
상술한 구조 형성을 위해, 먼저, 기판(101) 상에 게이트 절연막(103)을 형성한다. 이 후, 게이트 절연막(103) 상에 제1 파이프 게이트(105A)를 형성한 후, 제1 파이프 게이트(105A)를 식각하여 파이프 트렌치(PT)를 형성한다. 파이프 트렌치(PT)는 셀 영역(CA) 상에 배치되고, 매트릭스 형태로 배열될 수 있다. 이 후, 파이프 트렌치(PT) 내부를 희생물(107)로 채운다. 연이어, 희생물(107)을 포함하는 제1 파이프 게이트(105A) 상에 제2 파이프 게이트(105B)를 형성한다.
이어서, 제1 및 제2 파이프 게이트들(105A 및 105B)을 식각하여 이들을 관통하고, 제1 및 제2 파이프 게이트들(105A 및 105B)을 메모리 블록 단위의 파이프 게이트(PG)로 분리하는 파이프 게이트 슬릿을 형성한다. 이어서, 파이프 게이트 슬릿 내부를 파이프 게이트 분리 절연막(PI)으로 채운다.
도 6a 내지 도 6d는 스트링 채널막에 의해 관통되는 계단 구조의 형성 공정을 설명하기 위한 평면도 및 단면도들이다. 보다 구체적으로, 도 6a는 스트링 채널막에 의해 관통되는 계단 구조의 평면도이고, 도 6b 내지 도 6d는 도 6a에 도시된 선 A-A', 선 B-B', 선 C-C'를 따라 절취한 각각의 단면도들이다.
도 6a 내지 도 6d를 참조하면, 희생물이 내부에 매립되고, 파이프 게이트 분리 절연막(PI)에 의해 분리된 파이프 게이트(PG) 상에 제1 물질막들(111) 및 제2 물질막들(113)을 교대로 적층한다. 제1 물질막들(111)은 층간 절연막들이 배치될 영역에 형성되고, 제2 물질막들(113)은 도전 패턴들이 배치될 영역에 형성될 수 있다.
제2 물질막들(113)은 제1 물질막들(111)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(111)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 희생물로서 이용되며 제1 물질막들(111)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 실리콘 산화막으로 형성되고, 제2 물질막들(113)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(111, 113)이 모두 절연물로 형성되는 경우, 수직홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
또는 제1 물질막들(111)은 희생물로서 이용되며 제2 물질막들(113)에 대한 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(113)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(113)은 도프트 폴리 실리콘막으로 형성될 수 있다. 제1 및 제2 물질막들(111, 113)이 모두 폴리 실리콘막으로 형성되는 경우, 수직홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
이하에서, 제1 물질막들(111)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)이 희생용 절연물로 형성되는 경우를 예로 들어 설명하였으나, 본 발명은 이에 제한되지 않는다.
이어서, 제1 물질막들(111)과 제2 물질막들(113)을 식각하여, 수직홀들(VH)을 형성한다. 수직홀들(VH)은 제2 파이프 게이트(105B)를 더 관통하여 파이프 트렌치(PT)에 연결된다. 파이프 트렌치(PT)에 적어도 한 쌍의 수직홀들(VH)이 연결될 수 있다. 수직홀들(VH)을 통해 파이프 트렌치(PT) 내부의 희생물을 제거하여, 파이프 트렌치(PT)를 개구시킨다.
이 후, 파이프 트렌치(PT) 및 수직홀들(VH)의 내벽 상에 제1 블로킹 절연막(115), 데이터 저장막(117), 터널 절연막(119), 및 스트링 채널막(CH)을 순차로 형성한다. 제1 블로킹 절연막(115), 데이터 저장막(117), 터널 절연막(119), 및 스트링 채널막(CH) 각각은 파이프 트렌치(PT) 및 수직홀들(VH)의 중심 영역을 개구시키는 튜브형으로 형성될 수 있다. 터널 절연막(115)은 실리콘 산화막으로 형성될 수 있고, 데이터 저장막(117)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있고, 제1 블로킹 절연막(119)은 실리콘 산화막으로 형성될 수 있다. 스트링 채널막(CH)은 파이프 채널막(P_CH), 드레인 사이드 채널막(D_CH) 및 소스 사이드 채널막(S_CH)을 포함할 수 있다. 파이프 채널막(P_CH)은 파이프 트렌치(PT) 내부에 배치되고, 드레인 사이드 채널막(D_CH)은 수직홀들(VH) 중 드레인 사이드홀 내부에 배치되고, 소스 사이드 채널막(S_CH)은 수직홀들(WH) 중 소스 사이드홀 내부에 배치된다.
스트링 채널막(CH)의 중심 영역은 코어 절연막(CO)으로 채워질 수 있다. 수직홀들(VH)의 내부에 배치된 코어 절연막(CO)의 양단은 일부 식각될 수 있다. 이 경우, 코어 절연막(CO)의 양단은 스트링 채널막(CH)의 양단보다 낮은 높이로 형성될 수 있다. 높이가 낮아진 코어 절연막(CO)에 의해 수직홀들(VH) 각각의 상단이 개구될 수 있다. 높이가 낮아진 코어 절연막(CO)에 의해 개구된 수직홀들(VH) 각각의 상단은 캡핑막(CAP)으로 채워질 수 있다. 캡핑막(CAP)은 스트링 채널막(CH)에 접촉되고, 도프트 실리콘막으로 형성될 수 있다. 캡핑막(CAP)은 접합 영역들(junction regions)로 이용될 수 있다.
이어서, 제1 물질막들(111) 및 제2 물질막들(113)이 제1 및 제2 콘택 영역들(CTA1 및 CTA2) 상에서 계단 구조(SS)를 이루도록, 제1 물질막들(111) 및 제2 물질막들(113)을 식각한다. 이로써, 스트링 채널막(CH)에 의해 관통되는 제1 물질막들(111) 및 제2 물질막들(113)이 계단 구조(SS)로 패터닝된다.
계단 구조(SS)는 제1 및 제2 콘택 영역들(CTA1 및 CTA2) 상에 배치되고, 기판(101)에 가까워질수록 제1 및 제2 콘택 영역들(CTA1 및 CTA2)을 향해 돌출되게 패터닝된 제1 물질막들(111) 또는 제2 물질막들(113)에 의해 정의된다.
이 후, 계단 구조(SS)를 덮는 평탄화 절연막(PD)을 형성한다.
도 7a 내지 도 7d는 제1 슬릿들 및 제1 슬릿 절연막들의 형성 공정을 설명하기 위한 평면도 및 단면도이다. 보다 구체적으로, 도 7a는 제1 슬릿들 및 제1 슬릿 절연막들의 레이아웃을 나타내는 평면도이고, 도 7b 내지 도 7d는 도 7a에 도시된 선 A-A', 선 B-B', 선 C-C'를 따라 절취한 각각의 단면도들이다.
도 7a 내지 도 7d를 참조하면, 평탄화 절연막(PD), 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 제1 슬릿들(SI1A 내지 SI1E)을 형성한다. 제1 슬릿들(SI1A 내지 SI1E)은 제2 파이프 게이트(105B)를 더 관통할 수 있다. 이 후, 제1 슬릿들(SI1A 내지 SI1E) 내부를 절연물로 채워서 제1 슬릿 절연막들(SD1A 내지 SD1E)을 형성한다.
제1 슬릿들(SI1A 내지 SI1E) 및 제1 슬릿 절연막들(SD1A 내지 SD1E)은 제1 내지 제5 그룹으로 구분될 수 있다.
제1 그룹의 제1 슬릿들(SI1A) 및 그 내부를 채우는 제1 그룹의 제1 슬릿 절연막들(SD1A)은 제1 및 제2 콘택 영역들(CTA1 및 CTA2) 상에 배치된다. 제1 그룹의 제1 슬릿들(SI1A) 또는 제1 그룹의 제1 슬릿 절연막들(SD1A)은 계단 구조(SS)의 단들(steps) 각각에 정의된 패드 영역들(PA) 중 어느 하나를 사이에 두고 제2 방향(Ⅱ)으로 마주하여 배치된다. 제1 그룹의 제1 슬릿들(SI1A) 또는 제1 그룹의 제1 슬릿 절연막들(SD1A)은 서로 이격되어 배치된다.
제2 그룹의 제1 슬릿들(SI1B) 및 그 내부를 채우는 제2 그룹의 제1 슬릿 절연막들(SD1B)은 제1 및 제2 콘택 영역들(CTA1 및 CTA2) 상에 배치된다. 제2 그룹의 제1 슬릿들(SI1B) 또는 제2 그룹의 제1 슬릿 절연막들(SD1B)은 계단 구조(SS)의 단들 각각에 정의된 패드 영역들(PA) 중 어느 하나를 사이에 두고 제1 방향(I)으로 마주하여 배치된다. 제2 그룹의 제1 슬릿들(SI1B) 또는 제2 그룹의 제1 슬릿 절연막들(SD1B)은 서로 이격되어 배치된다. 제2 그룹의 제1 슬릿들(SI1B) 및 제2 그룹의 제1 슬릿 절연막들(SD1B)은 제1 그룹의 제1 슬릿들(SI1A) 및 제1 그룹의 제1 슬릿 절연막들(SD1A)로부터 이격되어 배치된다.
제3 그룹의 제1 슬릿들(SI1C) 및 그 내부를 채우는 제3 그룹의 제1 슬릿 절연막들(SD1C)은 제1 물질막들(111) 및 제2 물질막들(113)을 메모리 블록 단위로 분리한다. 제3 그룹의 제1 슬릿들(SI1C) 및 제3 그룹의 제1 슬릿 절연막들(SD1C)은 파이프 게이트 분리 절연막(PI) 상에 연결될 수 있다.
제4 그룹의 제1 슬릿들(SI1D) 또는 그 내부를 채우는 제4 그룹의 제1 슬릿 절연막들(SD1D)은 셀 영역(CA) 및 제1 콘택 영역(CTA1)의 경계와 셀 영역(CA) 및 제2 콘택 영역(CTA2)의 경계 상에 배치되고, 서로 이격되어 배치된다. 제4 그룹의 제1 슬릿들(SI1D) 또는 제4 그룹의 제1 슬릿 절연막들(SD1D)은 제1 콘택 영역측 패턴들과 제2 콘택 영역측 패턴들을 포함할 수 있다. 제1 콘택 영역측 패턴들은 제2 방향(Ⅱ)을 따라 일렬로 배열되고, 그의 에지 패턴들이 제3 그룹의 제1 슬릿들(SI1C) 및 제3 그룹의 제1 슬릿 절연막들(SD1C)에 연결될 수 있다. 제2 콘택 영역측 패턴들은 제2 방향(Ⅱ)을 따라 일렬로 배열되고, 그의 에지 패턴들이 제3 그룹의 제1 슬릿들(SI1C) 및 제3 그룹의 제1 슬릿 절연막들(SD1C)로부터 이격되어 배치될 수 있다. 제1 콘택 영역측 패턴들은 제2 콘택 영역측 패턴들과 지그재그로 배치될 수 있다.
제5 그룹의 제1 슬릿들(SI1E) 또는 그 내부를 채우는 제5 그룹의 제1 슬릿 절연막들(SD1E)은 제1 및 제2 콘택 영역들(CTA1 및 CTA2)에 인접한 셀 영역(CA)의 가장자리에 배치되고, 서로 이격되어 배치된다.
상술한 제1 슬릿 절연막들(SD1A 내지 SD1E)은 후속 공정에서 지지대 역할을 할 수 있다.
도 8a 내지 도 8c는 제2 슬릿들의 형성 공정을 설명하기 위한 평면도 및 단면도이다. 보다 구체적으로, 도 8a는 제2 슬릿들의 레이아웃을 나타내는 평면도이고, 도 8b 및 도 8c는 도 8a에 도시된 선 A-A', 선 B-B'를 따라 절취한 각각의 단면도들이다.
도 8a 내지 도 8c를 참조하면, 평탄화 절연막(도 7d의 PD), 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 제2 슬릿들(SI2A 및 SI2B)을 형성한다. 제2 슬릿들(SI2A 및 SI2B)은 제3 그룹의 제1 슬릿 절연막들(SD1C)의 연장 방향인 제1 방향(I)을 따라 연장된다. 제2 슬릿들(SI2A 및 SI2B)은 제1 물질막들(111) 또는 제2 물질막들(113)을 선택적으로 제거하는 과정에서 식각 물질의 유입 경로로 이용될 수 있다. 이에 따라 제2 슬릿들(SI2A 및 SI2B)은 제1 물질막들(111) 또는 제2 물질막들(113)을 원활하게 제거할 수 있는 밀도로 배치될 수 있다. 제2 슬릿들(SI2A 및 SI2B)은 제1 슬릿 절연막들(SD1A 내지 SD1E)과 다른 깊이로 형성될 수 있다. 제2 슬릿들(SI2A 및 SI2B)은 제1 및 제2 그룹으로 구분될 수 있다.
제1 그룹의 제2 슬릿들(SI2A)은 제1 및 제2 콘택 영역들(CTA1 및 CTA2) 각각의 상부에 서로 이격되어 배치된다. 제1 그룹의 제2 슬릿들(SI2A)은 제1 및 제2 콘택 영역들(CTA1 및 CTA2) 각각의 상부에서 제2 방향(Ⅱ)으로 이격되어 배치된다. 제1 그룹의 제2 슬릿들(SI2A)은 제4 그룹의 제1 슬릿 절연막(SD1D)으로부터 이격된다. 이로써, 제1 물질막들(111) 및 제2 물질막들(113)이 셀 영역(CA) 상부에 배치되는 패턴과 제1 및 제2 콘택 영역들(CTA1 및 CTA2) 상부에 배치되는 패턴들로 분리되지 않는다. 다시 말해, 제1 물질막들(111) 및 제2 물질막들(113)은 셀 영역(CA)으로부터 제1 콘택 영역(CTA1)으로 연장되는 패턴으로 잔류하거나, 셀 영역(CA)으로부터 제2 콘택 영역(CTA2)으로 연장되는 패턴으로 잔류할 수 있다.
패드 영역들(PA)을 견고하게 지지하기 위해, 서로 이웃하는 제1 그룹의 제2 슬릿들(SI2A) 사이에 1열의 패드 영역들(PA), 1열의 패드 영역들(PA)을 사이에 두고 마주하는 2열의 제1 그룹의 제1 슬릿 절연막들(SD1A)이 배치되도록 제1 그룹의 제2 슬릿들(SI2A)의 레이아웃을 설계한다. 이에 따라, 패드 영역들(PA) 각각과 이에 인접한 제1 그룹의 제2 슬릿(SI2A) 사이에 적어도 하나의 제1 그룹의 제1 슬릿 절연막(SD1A)이 배치될 수 있다. 이로써, 제1 그룹의 제2 슬릿들(SI2A)을 통해 제2 물질막들(113)을 제거하는 과정에서 제1 물질막들(111) 사이에서 개구되는 패드 영역들(PA)이 제1 그룹의 제1 슬릿 절연막들(SD1A)에 의해 견고하게 지지될 수 있다. 또한, 패드 영역들(PA)의 각각의 주위로 4면이 제1 그룹의 제1 슬릿 절연막들(SD1A) 한쌍과 제2 그룹의 제1 슬릿 절연막들(SD1B) 한쌍에 의해 지지되므로 패드 영역들(PA)이 견고하게 지지될 수 있다.
제2 그룹의 제2 슬릿들(SI2B) 각각은 셀 영역(CA) 상에 서로 이격되어 배치된다. 제2 그룹의 제2 슬릿들(SI2B) 각각은 서로 이웃한 드레인 사이드 채널막(D_CH) 및 소스 사이드 채널막(S_CH) 사이에 배치될 수 있다. 제2 그룹의 제2 슬릿들(SI2B) 각각의 일단은 제1 콘택 영역측 제4 그룹의 제1 슬릿 절연막들(SD1D) 중 어느 하나에 연결되고, 타단은 제2 콘택 영역측 제4 그룹의 제1 슬릿 절연막들(SD1D) 중 어느 하나에 연결될 수 있다. 이로써, 제1 물질막들(111) 및 제2 물질막들(113)은 소스 사이드 채널막(S_CH)을 감싸는 소스 사이드 패턴과 드레인 사이드 채널막(D_CH)을 감싸는 드레인 사이드 패턴으로 분리될 수 있다.
이 후, 제2 슬릿들(SI2A 및 SI2B)을 통해 노출된 제2 물질막들(113)을 선택적으로 제거한다. 이로써, 제1 물질막들(111) 사이에 개구부들(OP)이 형성된다. 개구부들(OP)을 통해 제1 블로킹 절연막(115)을 더 식각하여 데이터 저장막(117)을 노출시킬 수 있다. 제1 블로킹 절연막은 개구부들(OP)에 의해 다수의 제1 블로킹 절연 패턴들(119P)로 분리될 수 있다. 또한, 개구부들(OP)에 의해 제1 슬릿 절연막들(SD1A 내지 SD1E)의 측벽들이 노출될 수 있다.
상술한 개구부들(OP)을 형성하는 과정에서, 제1 슬릿 절연막들(SD1A 내지 SD1E)이 제1 물질막들(111) 사이의 간격(즉, 개구부들(OP) 각각의 높이)이 유지될 수 있도록 제1 물질막들(111)을 지지할 수 있다. 특히, 본 발명의 실시 예는 후속에서 콘택 플러그들이 배치될 패드 영역(PA)을 제1 그룹의 제1 슬릿 절연막들(SD1A) 및 제2 그룹의 제1 슬릿 절연막들(SD1B)을 통해 4면에서 지지하므로 패드 영역(PA) 주위의 제1 물질막들(111)을 견고하게 지지할 수 있다.
도 9a 내지 도 9c는 제3 물질막들 및 제2 슬릿 절연막들의 형성 공정을 설명하기 위한 단면도들이다. 도 9a 내지 도 9c에 도시된 단면도들의 절취방향은 도 4a에 도시된 선 A-A', 선 B-B', 선 C-C'와 동일하다.
도 9a 내지 도 9c를 참조하면, 개구부들(OP) 각각의 표면을 따라 제2 블로킹 절연막(121)을 형성할 수 있다. 제2 블로킹 절연막(121)은 제1 블로킹 절연 패턴들(115P)에 비해 유전상수가 높은 물질막으로 형성될 수 있으며, 예를 들어 Al2O3막으로 형성될 수 있다.
이어서, 제2 블로킹 절연막(121) 상에 개구부들(OP)을 채우는 제3 물질막들(123)을 형성한다. 제3 물질막들(123)은 도전 패턴들로 이용되는 도전물일 수 있다. 제3 물질막들(123)은 제2 슬릿들(SI2A, SI2B)에 의해 분리될 수 있다.
이 후, 제2 슬릿들(SI2A, SI2B) 내부를 제2 슬릿 절연막들(SD2A, SD2B)로 채운다. 제2 슬릿 절연막들(SD2A, SD2B)은 제2 슬릿들(SI2A, SI2B)과 동일하게 제1 그룹 및 제2 그룹으로 분리될 수 있다. 제2 슬릿 절연막들(SD2A, SD2B)은 제3 물질막들(123)의 측벽과 접촉되도록 형성될 수 있다.
도 10a 내지 도 10d는 제1 그룹의 도전 플러그들 형성 공정을 설명하기 위한 평면도 및 단면도들이다. 보다 구체적으로, 도 10a는 제1 그룹의 도전 플러그들의 레이아웃을 나타낸 평면도이고, 도 10b 내지 도 10d는 도 10a에 도시된 선 A-A', 선 B-B', 선 C-C'를 따라 절취한 각각의 단면도들이다.
도 10a 내지 도 10d를 참조하면, 제1 슬릿 절연막들(SD1A 내지 SD1E) 및 제2 슬릿 절연막들(SD2A, SD2B)에 의해 관통되고, 서로 상에 교대로 적층된 제1 물질막들(111) 및 제3 물질막들(123) 상에 제1 상부 절연막(131)을 형성할 수 있다. 제1 상부 절연막(131)은 평탄화 절연막(PD) 상부로 연장될 수 있다.
이어서, 평탄화 절연막(PD), 제1 상부 절연막(131), 제1 물질막들(111) 중 적어도 어느 하나를 식각하여 드레인 사이드 채널막(D_CH) 및 소스 사이드 채널막(S_CH)으로 둘러싸인 캡핑막들(CAP)과, 제1 및 제2 콘택 영역들(CTA1 및 CTA2)에서 계단 구조를 이루는 제3 물질막들(123)을 노출시키는 제1 그룹의 콘택홀들을 형성한다.
이 후, 제1 그룹의 콘택홀들을 도전물로 채워서 제1 그룹의 도전 플러그들(DCT1, SCT, CT)을 형성한다. 제1 그룹의 도전 플러그들(DCT1, SCT, CT)은 제1 드레인 콘택 플러그(DCT1), 소스 콘택 플러그(SCT), 및 셀 콘택 플러그들(CT)을 포함할 수 있다. 제1 드레인 콘택 플러그(DCT1)는 드레인 사이드 채널막(D_CH)으로 둘러싸인 캡핑막(CAP)에 접촉되고, 소스 콘택 플러그(SCT)는 소스 사이드 채널막(S_CH)으로 둘러싸인 캡핑막(CAP)에 접촉된다. 셀 콘택 플러그들(CT)은 제1 및 제2 콘택 영역들(CTA1 및 CTA2) 상에서 계단 구조를 이루는 제3 물질막들(123)에 각각 접촉된다.
상기에서 셀 콘택 플러그들(CT)은 제3 물질막들(123)의 표면을 따라 형성된 제2 블로킹 절연막들(121)을 더 관통할 수 있다. 셀 콘택 플러그들(CT) 각각은 서로 이웃하여 배치된 제1 그룹의 제1 슬릿 절연막들(SD1A) 사이에 배치된다. 셀 콘택 플러그들(CT) 각각은 서로 이웃하여 배치된 제2 그룹의 제1 슬릿 절연막들(SD1B) 사이에 배치된다. 다시 말해, 셀 콘택 플러그들(CT) 각각은 서로 마주하는 제1 그룹의 제1 슬릿 절연막들(SD1A) 한쌍과 서로 마주하는 제2 그룹의 제1 슬릿 절연막들(SD1B)에 의해 둘러싸일 수 있다.
도 11a 내지 도 11c는 도전 배선들 및 제2 내지 제3 그룹의 도전 플러그들 형성 공정을 설명하기 위한 단면도들이다. 도 11a 내지 도 11c에 도시된 단면도들의 절취방향은 도 10a에 도시된 선 A-A', 선 B-B', 선 C-C'와 동일하다.
도 11a 내지 도 11c를 참조하면, 제1 그룹의 도전 플러그들(DCT1, SCT, CT)을 포함하는 제1 상부 절연막(131) 상에 제2 상부 절연막(133)을 형성할 수 있다. 이어서, 제2 상부 절연막(133)을 식각하여 제2 상부 절연막(133)을 관통하는 트렌치 및 제2 그룹의 콘택홀들을 형성할 수 있다. 트렌치는 소스 콘택 플러그(SCT)를 노출시키고, 제2 그룹의 콘택홀들은 셀 콘택 플러그들(CT)을 노출시킬 수 있다.
이어서, 트렌치 및 제2 그룹의 콘택홀들을 도전물로 채워서 공통 소스 라인(CSL) 및 제2 그룹의 도전 플러그들(VP1)을 형성한다. 공통 소스 라인(CSL)은 소스 콘택 플러그(SCT)에 접촉될 수 있고, 제2 그룹의 도전 플러그들(VP1)은 셀 콘택 플러그들(CT)에 접촉될 수 있다.
이 후, 공통 소스 라인(CSL) 및 제2 그룹의 도전 플러그들(VP1)을 포함하는 제2 상부 절연막(133) 상에 제3 상부 절연막(135)을 형성할 수 있다. 이어서, 제3 상부 절연막(135)을 식각하여 제3 상부 절연막(135) 및 제2 상부 절연막(133) 중 적어도 어느 하나를 관통하는 제3 그룹의 콘택홀들을 형성할 수 있다. 제3 그룹의 콘택홀들은 제1 드레인 콘택 플러그(DCT1)와 제2 그룹의 도전 플러그들(VP1)을 노출시킬 수 있다.
이어서, 제3 그룹의 콘택홀들을 도전물로 채워서 제3 그룹의 도전 플러그들(DCT2, VP2)을 형성할 수 있다. 제3 그룹의 도전 플러그들은 제2 드레인 콘택 플러그(DCT2) 및 비아 플러그들(VP2)을 포함할 수 있다.
제2 드레인 콘택 플러그(DCT2)은 제1 드레인 콘택 플러그(DCT1) 상에 접촉될 수 있다. 비아 플러그들(VP2)은 제2 그룹의 도전 플러그들(VP1) 상에 접촉될 수 있다.
이 후, 도전막 증착 공정 및 식각 공정을 이용하여, 비아 플러그들(VP2) 상에 연결된 금속 배선들(ML)과 제2 드레인 콘택 플러그(DCT2) 상에 연결된 비트 라인(BL)을 형성할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 콘택 영역 상부에 배치되는 구조물을 설명하기 위한 평면도이다.
도 12에 도시된 콘택 영역(CTA) 상부에 배치된 구조물은 도 4a에 도시된 제1 또는 제2 콘택 영역 (CTA1 또는 CTA2) 상부에 배치되는 구조물의 변형 예이다. 도 12를 참조하면, 콘택 영역(CTA) 상부에 메모리 블록 적층 구조(MB)의 계단형 단부가 배치된다.
메모리 블록 적층 구조(MB)의 계단형 단부 상에 콘택 플러그들(CT)이 배치된다. 콘택 플러그들(CT)은 외부로부터의 신호를 메모리 블록 적층 구조(MB)를 구성하는 도전 패턴들에 전송할 수 있다. 콘택 플러그들(CT)은 메모리 블록 적층 구조(MB)의 계단형 단부를 통해 노출된 도전 패턴들에 접속된다. 콘택 플러그들(CT)과 도전 패턴들의 접속관계는 도 4c 및 도 4d에서 상술한 바와 동일하다. 콘택 플러그들(CT)은 메모리 블록 적층 구조(MB)의 계단형 단부 상에 매트릭스 형태로 배열될 수 있다.
메모리 블록 적층 구조(MB)의 계단형 단부는 제1 슬릿들 및 제2 슬릿들에 의해 관통될 수 있다. 제1 슬릿들은 제1 슬릿 절연막들(SD1A 내지 SD1C)로 각각 채워지고, 제2 슬릿들은 제2 슬릿 절연막들(SD2A)로 채워진다.
제1 슬릿 절연막들(SD1A 내지 SD1C)은 메모리 블록 적층 구조(MB)의 지지대 역할을 하며, 동시에 형성될 수 있다. 콘택 영역(CTA) 상에 배치된 제1 슬릿 절연막들은 제1 내지 제3 그룹의 제1 슬릿 절연막들(SD1A 내지 SD1C)로 구분될 수 있다.
제1 그룹의 제1 슬릿 절연막들(SD1A) 및 제3 그룹의 제1 슬릿 절연막들(SD1C)은 도 4a에서 상술한 바와 동일한 레이아웃으로 형성될 수 있다. 제2 그룹의 제1 슬릿 절연막들(SD1B)은 제1 방향(I)을 따라 콘택 플러그들(CT)과 교대로 배치될 수 있다. 제1 방향(I)으로 서로 이웃한 콘택 플러그들(CT) 사이에 제2 그룹의 제1 슬릿 절연막들(SD1B) 중 하나가 배치되므로, 제1 방향(I)으로 배열된 콘택 플러그들(CT)간 간격을 줄일 수 있다. 이에 따라, 콘택 영역(CTA)이 차지하는 면적을 줄일 수 있다.
제2 슬릿 절연막들(SD2A)은 도 4a에서 상술한 바와 동일한 레이아웃으로 형성될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 스트링 구조를 설명하기 위한 사시도이다. 설명의 편의를 위해, 터널 절연막, 데이터 저장막, 블로킹 절연막과, 층간 절연막들을 포함하는 다수의 절연막들은 도 13에 도시하지 않았다.
도 13을 참조하면, 메모리 셀 어레이의 메모리 블록들 각각은 스트레이트 타입의 메모리 스트링(SCST)을 포함할 수 있다. 스트레이트 타입의 메모리 스트링(SCST)은 일 방향을 따라 연장된 스트링 채널막(CH)과, 스트링 채널막(CH)을 감싸며 이격되어 적층된 도전 패턴들(CP)을 포함할 수 있다.
스트링 채널막(CH)은 소스막(SL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 스트링 채널막(CH)은 도전 패턴들(CP)을 관통하는 수직홀 내부에 형성된다. 스트링 채널막(CH)은 수직홀의 중심영역에 배치된 코어 절연막을 감싸는 튜브형으로 형성되거나, 홀의 중심영역을 완전히 채우는 매립형으로 형성될 수 있다. 도면에 도시되지 않았으나, 스트링 채널막(CH)과 도전 패턴들(CP) 사이에 터널 절연막, 데이터 저장막, 및 블로킹 절연막이 배치될 수 있다.
비트 라인(BL)은 스트링 채널막(CH)의 상단에 전기적으로 연결되고, 제2 방향(Ⅱ)을 따라 연장될 수 있다. 소스막(SL)은 스트링 채널막(CH)의 하단에 직접 연결될 수 있다. 소스막(SL)은 불순물이 주입된 반도체 기판의 일부이거나, 반도체 기판 상에 형성된 도프트 실리콘막일 수 있다.
도전 패턴들(CP)은 슬릿(SI)에 의해 분리될 수 있다. 도전 패턴들(CP)은 스트링 채널막(CH)을 따라 순차로 적층된 하부 셀렉트 라인(LSL), 워드 라인들(WL), 및 상부 셀렉트 라인(USL)을 포함할 수 있다. 하부 셀렉트 라인(LSL)은 워드 라인들(WL)과 소스막(SL) 사이에 배치될 수 있다. 워드 라인들(WL)과 소스막(SL) 사이에 적층된 하부 셀렉트 라인(LSL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 상부 셀렉트 라인(USL)은 워드 라인들(WL)과 비트 라인(BL) 사이에 배치될 수 있다. 워드 라인들(WL)과 비트 라인(BL) 사이에 적층된 상부 셀렉트 라인(USL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 하부 셀렉트 라인(LSL) 및 상부 셀렉트 라인(LSL, USL) 중 어느 하나는 워드 라인들(WL)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 워드 라인들(WL) 각각은 2열 이상의 스트링 채널막(CH)을 감싸도록 형성될 수 있고, 상부 셀렉트 라인(USL)은 1열의 스트링 채널막(CH)을 감싸도록 형성될 수 있다. 이 경우, 상부 셀렉트 라인(USL)은 슬릿(SI) 뿐 아니라, 상부 슬릿(USI)에 의해서도 분리되어 워드 라인들(WL)보다 좁게 형성될 수 있다.
도전 패턴들(CP)은 도 1에서 상술한 콘택 영역들(CTA1, CTA2) 상부를 향해 연장되고, 콘택 영역들(CTA1, CTA2) 상에서 계단 구조를 이루는 양단을 포함할 수 있다. 도전 패턴들(CP)의 계단 구조는 도 3에서 상술한 바를 참조한다.
상술한 구조에 따르면, 메모리 셀들은 스트링 채널막(CH)과 워드 라인들(WL)의 교차부들에 형성되고, 하부 셀렉트 트랜지스터는 스트링 채널막(CH)과 하부 셀렉트 라인(LSL)의 교차부에 형성되고, 상부 셀렉트 트랜지스터는 스트링 채널막(CH)과 상부 셀렉트 라인(USL)의 교차부에 형성된다. 하나의 스트링 채널막(CH)을 따라 일렬로 배열된 하부 셀렉트 트랜지스터, 메모리 셀들, 및 상부 셀렉트 트랜지스터는 스트링 채널막(CH)을 통해 직렬로 연결되어 스트레이트 타입의 메모리 스트링(SCST)을 구성한다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 하부 셀렉트 라인(LSL)은 하부 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 상부 셀렉트 라인(USL)은 상부 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.
도 13에 도시된 도전 패턴들은 도 4a 또는 도 12에 도시된 레이아웃과 동일한 레이아웃으로 배치된 제1 슬릿들 및 제1 슬릿 절연막들과 제2 슬릿들 및 제2 슬릿 절연막들에 의해 관통될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 14를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 셀 영역 및 상기 셀 영역으로부터 제1 방향을 따라 연장된 콘택 영역을 포함하는 기판; 상기 콘택 영역 상에서 계단 구조를 이루도록 상기 기판 상에 서로 이격되어 적층된 도전 패턴들; 상기 계단 구조를 통해 노출된 상기 도전 패턴들에 각각 접촉되어 상기 도전 패턴들의 적층 방향을 따라 연장된 콘택 플러그들; 상기 콘택 플러그들 중 어느 하나를 사이에 두고 상기 제1 방향에 교차하는 제2 방향에서 마주하도록 배치되고, 상기 도전 패턴들을 관통하는 제1 그룹의 제1 슬릿 절연막들; 및 상기 콘택 영역 상에서 상기 제1 방향을 따라 연장되어 상기 도전 패턴들을 관통하고, 상기 제1 그룹의 제1 슬릿 절연막들 및 상기 콘택 플러그들을 사이에 두고 상기 제2 방향에서 마주하도록 배치된 제1 그룹의 제2 슬릿 절연막들을 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 14를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
CA: 셀 영역 CTA1, CTA2: 콘택 영역
SUB, 101: 기판 CP: 도전 패턴
SS: 계단 구조 SD1A: 제1 그룹의 제1 슬릿 절연막
SD1B: 제2 그룹의 제1 슬릿 절연막
SD1C: 제3 그룹의 제1 슬릿 절연막
SI2A: 제1 그룹의 제2 슬릿 SD2A: 제1 그룹의 제2 슬릿 절연막
SI2B: 제2 그룹의 제2 슬릿 SD2B: 제2 그룹의 제2 슬릿 절연막
CT: 콘택 플러그 MB: 메모리 블록 적층 구조
CH, S_CH, D_CH, P_CH: 채널막
BI1, BI2, 115, 115P, 121: 블로킹 절연막
111: 제1 물질막 113: 제2 물질막
PD: 평탄화 절연막 PA: 패드 영역
OP: 개구부 123: 제3 물질막

Claims (19)

  1. 셀 영역 및 상기 셀 영역으로부터 제1 방향을 따라 연장된 콘택 영역을 포함하는 기판;
    상기 콘택 영역 상에서 계단 구조를 이루도록 상기 기판 상에 서로 이격되어 적층된 도전 패턴들;
    상기 계단 구조를 통해 노출된 상기 도전 패턴들에 각각 접촉되어 상기 도전 패턴들의 적층 방향을 따라 연장된 콘택 플러그들;
    상기 콘택 플러그들 중 어느 하나를 사이에 두고 상기 제1 방향에 교차하는 제2 방향에서 마주하도록 배치되고, 상기 도전 패턴들을 관통하는 제1 그룹의 제1 슬릿 절연막들; 및
    상기 콘택 영역 상에서 상기 제1 방향을 따라 연장되어 상기 도전 패턴들을 관통하고, 상기 제1 그룹의 제1 슬릿 절연막들 및 상기 콘택 플러그들을 사이에 두고 상기 제2 방향에서 마주하도록 배치된 제1 그룹의 제2 슬릿 절연막들을 포함하고,
    상기 제1 그룹의 제1 슬릿 절연막들 각각은 상기 제1 그룹의 제2 슬릿 절연막들과 상기 콘택 플러그들 중 상기 제2 방향으로 이웃한 한 쌍의 제1 그룹의 제2 슬릿 절연막과 콘택 플러그 사이에 배치된 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 콘택 플러그들 중 어느 하나를 사이에 두고 상기 제1 방향에서 마주하도록 배치되고, 상기 제1 그룹의 제2 슬릿 절연막들 사이에 배치되어 상기 도전 패턴들을 관통하는 제2 그룹의 제1 슬릿 절연막들을 더 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제2 그룹의 제1 슬릿 절연막들과 상기 콘택 플러그들은 상기 제1 방향을 따라 교대로 배치된 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 방향을 따라 연장되고, 상기 제2 방향으로 마주하여 배치되고, 상기 도전 패턴들을 메모리 블록 적층 구조로 분리하는 제3 그룹의 제1 슬릿 절연막들을 더 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제3 그룹의 제1 슬릿 절연막들 사이에 상기 제1 그룹의 제1 슬릿 절연막들, 상기 제1 그룹의 제2 슬릿 절연막들, 및 상기 제2 그룹의 제1 슬릿 절연막들이 서로 이격되어 배치된 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 셀 영역 상에서 상기 도전 패턴들을 관통하는 채널막들; 및
    상기 채널막들 사이에서 상기 도전 패턴들을 관통하고, 상기 제1 방향을 따라 연장된 제2 그룹의 제2 슬릿 절연막을 더 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 그룹의 제1 슬릿 절연막은 상기 제1 그룹의 제2 슬릿 절연막과 다른 깊이로 형성된 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 도전 패턴들과 상기 제1 그룹의 제1 슬릿 절연막들 사이마다 배치되고, 상기 도전 패턴들의 표면 형상을 따라 연장된 블로킹 절연막들을 더 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 블로킹 절연막들은 상기 제1 그룹의 제2 슬릿 절연막들을 향하는 상기 도전 패턴들의 측벽들을 개구하는 형상으로 형성된 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 그룹의 제2 슬릿 절연막들은 상기 도전 패턴들의 측벽들에 접촉된 반도체 장치.
  11. 셀 영역 및 상기 셀 영역으로부터 제1 방향을 따라 연장된 콘택 영역을 포함하는 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 콘택 영역 상에 계단 구조를 형성하는 단계;
    상기 계단 구조를 덮는 평탄화 절연막을 형성하는 단계;
    상기 평탄화 절연막, 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 방향에 교차하는 제2 방향에서 마주하도록 배치되는 제1 그룹의 제1 슬릿 절연막들을 상기 콘택 영역 상에 형성하는 단계; 및
    상기 제1 방향을 따라 연장되어 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제2 방향에서 마주하도록 배치된 제1 그룹의 제2 슬릿들을 형성하는 단계를 포함하고,
    상기 제1 그룹의 제1 슬릿 절연막들은 상기 제1 그룹의 제2 슬릿들 사이에서 상기 제2 방향으로 서로 이웃한 2열에 배치되는 반도체 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제2 방향으로 서로 이웃한 상기 제1 그룹의 제1 슬릿 절연막들 사이에 정의된 패드 영역을 사이에 두고 상기 제1 방향에서 마주하도록 배치되고, 상기 제1 그룹의 제1 슬릿 절연막들로부터 이격된 제2 그룹의 제1 슬릿 절연막들을 상기 제1 그룹의 제1 슬릿 절연막들과 동시에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 메모리 블록 단위로 분리하는 제3 그룹의 제1 슬릿 절연막들을 상기 제1 그룹의 제1 슬릿 절연막들과 동시에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 그룹의 제2 슬릿들을 형성하는 단계 이전, 상기 셀 영역 상에서 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널막들을 형성하는 단계; 및
    상기 채널막들 사이에서 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 방향을 따라 연장된 제2 그룹의 제2 슬릿을 상기 제1 그룹의 제2 슬릿들과 동시에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  15. 셀 영역 및 상기 셀 영역으로부터 제1 방향을 따라 연장된 콘택 영역을 포함하는 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 콘택 영역 상에 계단 구조를 형성하는 단계;
    상기 계단 구조를 덮는 평탄화 절연막을 형성하는 단계;
    상기 평탄화 절연막, 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 방향에 교차하는 제2 방향에서 마주하도록 배치되는 제1 그룹의 제1 슬릿 절연막들을 상기 콘택 영역 상에 형성하는 단계;
    상기 셀 영역 상에서 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널막들을 형성하는 단계;
    상기 제1 방향을 따라 연장되어 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제2 방향으로 서로 이웃한 상기 제1 그룹의 제1 슬릿 절연막들을 사이에 두고 상기 제2 방향에서 마주하도록 배치된 제1 그룹의 제2 슬릿들을 형성하는 단계;
    상기 채널막들 사이에서 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 방향을 따라 연장된 제2 그룹의 제2 슬릿을 상기 제1 그룹의 제2 슬릿들과 동시에 형성하는 단계;
    상기 제1 및 제2 그룹의 제2 슬릿들을 통해 노출된 상기 제2 물질막들을 선택적으로 제거하여 개구부들을 형성하는 단계;
    상기 개구부들의 표면을 따라 블로킹 절연막을 형성하는 단계; 및
    상기 블로킹 절연막 상에 상기 개구부들을 각각 채우는 제3 물질막들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 개구부들은 상기 제1 그룹의 제1 슬릿 절연막들의 측벽을 노출시키도록 형성되는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제2 방향으로 서로 이웃한 상기 제1 그룹의 제1 슬릿 절연막들 사이에 배치되고, 상기 제3 물질막들 중 어느 하나에 접촉되도록 상기 평탄화 절연막 및 상기 제1 물질막들 중 적어도 어느 하나를 관통하는 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 콘택 플러그는 상기 블로킹 절연막을 관통하는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 그룹의 제2 슬릿은 상기 제1 그룹의 제1 슬릿 절연막들과 다른 깊이로 형성되는 반도체 장치의 제조방법.
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