JP2021118252A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】配線に関する製造工程数の増加を抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の表面に垂直な第１方向に延びる第１および第２半導体層とを備える。さらに、前記装置は、前記第１および第２半導体層上にそれぞれ設けられた第１および第２プラグと、前記第１および第２プラグの上面と同じ高さにある上面と、前記第１および第２プラグの下面と同じ高さにある下面とを有する接続配線とを備える。さらに、前記装置は、前記第１プラグおよび前記接続配線上に設けられた第１配線と、前記第２プラグおよび前記接続配線上に設けられた第２配線とを備える。【選択図】図５

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
基板上に配線を配置する場合に、基板上の他の構造物を迂回するように配線を配置する場合がある。この場合、この迂回により半導体装置の製造工程数が増加し、半導体装置の製造費用が増加する可能性がある。
特開２０１８−２６５１８号公報 米国特許出願公開ＵＳ２０１９／００８１０１７号公報 米国特許ＵＳ９５６４４５１号公報
配線に関する製造工程数の増加を抑制することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板の表面に垂直な第１方向に延びる第１および第２半導体層とを備える。さらに、前記装置は、前記第１および第２半導体層上にそれぞれ設けられた第１および第２プラグと、前記第１および第２プラグの上面と同じ高さにある上面と、前記第１および第２プラグの下面と同じ高さにある下面とを有する接続配線とを備える。さらに、前記装置は、前記第１プラグおよび前記接続配線上に設けられた第１配線と、前記第２プラグおよび前記接続配線上に設けられた第２配線とを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す別の断面図である。 第１実施形態の半導体装置の構造を示す別の断面図である。 第１実施形態の半導体装置の構造を示す平面図である。 図４に示すＢ−Ｂ’線に沿った断面図である。 第１実施形態の比較例の半導体装置の構造を示す平面図である。 図６に示すＢ−Ｂ’線に沿った断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/3)である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１０において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、３次元メモリを備えている。
図１の半導体装置は、基板１と、層間絶縁膜２と、電極層３と、層間絶縁膜４と、複数の電極層５と、複数の絶縁層６と、層間絶縁膜７と、複数の柱状部８とを備えている。各柱状部８は、ブロック絶縁膜１１と、電荷蓄積層１２と、トンネル絶縁膜１３と、チャネル半導体層１４と、コア絶縁膜１５とを備えている。図１の半導体装置はさらに、複数のコンタクトプラグ２１と、複数のビアプラグ２２と、複数の配線２３とを備えている。
基板１は例えば、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は第１方向の例であり、Ｘ方向は第２方向の例である。
層間絶縁膜２は、基板１上に形成されている。層間絶縁膜２は例えば、シリコン酸化膜である。層間絶縁膜２は、その他の絶縁膜でもよいし、シリコン酸化膜とその他の絶縁膜とを含む積層膜でもよい。
電極層３は、層間絶縁膜２上に形成されている。電極層３は例えば、金属層またはポリシリコン層であり、３次元メモリのソース線として機能する。電極層３は、金属層とポリシリコン層とを含む積層膜でもよい。本実施形態の半導体装置は、基板１と電極層３との間に１層以上の配線層を備えていてもよい。
層間絶縁膜４は、層間絶縁膜２上に電極層３を介して形成されている。層間絶縁膜４は例えば、シリコン酸化膜である。層間絶縁膜４は、その他の絶縁膜でもよいし、シリコン酸化膜とその他の絶縁膜とを含む積層膜でもよい。
複数の電極層５と複数の絶縁層６は、層間絶縁膜４上に交互に積層されている。各電極層５は例えば、チタン窒化膜（ＴｉＮ）などのバリアメタル層と、タングステン（Ｗ）層などの電極材層とを含み、３次元メモリのワード線として機能する。電極層５の層数は、例えば６４層であるが、図１では図示の便宜上４層となっている。各絶縁層６は例えば、シリコン酸化膜である。絶縁層６の層数は、例えば６４層であるが、図１では図示の便宜上４層となっている。
層間絶縁膜７は、層間絶縁膜４上にこれらの電極層５および絶縁層６を介して形成されている。層間絶縁膜７は例えば、シリコン酸化膜である。層間絶縁膜７は、その他の絶縁膜でもよいし、シリコン酸化膜とその他の絶縁膜とを含む積層膜でもよい。
複数の柱状部８は、上述の電極層５および絶縁層６内に形成され、Ｚ方向に延びる柱状の形状を有している。ブロック絶縁膜１１、電荷蓄積層１２、トンネル絶縁膜１３、チャネル半導体層１４、およびコア絶縁膜１５は、上述の電極層５および絶縁層６内に順に形成されている。ブロック絶縁膜１１は例えば、シリコン酸化膜である。電荷蓄積層１２は例えば、シリコン窒化膜である。電荷蓄積層１２は、ポリシリコン層でもよい。トンネル絶縁膜１３は例えば、シリコン酸化膜である。チャネル半導体層１４は例えば、ポリシリコン層である。本実施形態のチャネル半導体層１４は、電極層３に電気的に接続されている。コア絶縁膜１５は例えば、シリコン酸化膜である。チャネル半導体層１４は、第１および第２半導体層の例であり、電荷蓄積層１２は、第１および第２半導体層に対応する第１および第２電荷蓄積層の例である。
各コンタクトプラグ２１は、層間絶縁膜７内に形成され、対応する柱状部８のチャネル半導体層１４上に配置されてる。各コンタクトプラグ２１は例えば、チタン窒化膜などのバリアメタル層と、タングステン層などのプラグ材層とを含んでいる。図１および図２に示すように、各コンタクトプラグ２１は、Ｚ方向に延びる柱状の形状を有している。図２は、第１実施形態の半導体装置の構造を示す別の断面図である。図１と図２はそれぞれ、本実施形態の半導体装置のＸＺ断面およびＹＺ断面を示している。コンタクトプラグ２１は、第１および第２プラグの例である。
各ビアプラグ２２は、層間絶縁膜７内に形成され、対応するコンタクトプラグ２１上に形成されている。各ビアプラグ２２は例えば、チタン窒化膜などのバリアメタル層と、タングステン層などのプラグ材層とを含んでいる。図１および図２に示すように、各ビアプラグ２２は、Ｚ方向に延びる柱状の形状を有している。ビアプラグ２２は、第３から第６プラグの例である。
各配線２３は、層間絶縁膜７内に形成され、図１および図２に示すように、対応する複数のビアプラグ２２上に配置されている。本実施形態の複数の配線２３は、Ｘ方向に互いに隣接しており、Ｙ方向に延びており、３次元メモリのビット線として機能する。各配線２３は例えば、チタン（Ｔｉ）層、チタン窒化膜（ＴｉＮ）、タンタル（Ｔａ）層、タンタル窒化膜（ＴａＮ）などのバリアメタル層と、タングステン（Ｗ）層、アルミニウム（Ａｌ）層、銅（Ｃｕ）層などの配線材層とを含んでいる。配線２３は、第１および第２配線の例である。
なお、本実施形態のコンタクトプラグ２１、ビアプラグ２２、および配線２３のさらなる詳細については、後述する。
図３は、第１実施形態の半導体装置の構造を示す別の断面図である。図３は、図２と同様に本実施形態の半導体装置のＹＺ断面を示しているが、図２よりも広域なＹＺ断面を示している。
図３は、複数の柱状部８が配置された左側の領域と、複数の柱状部８が配置された右側の領域と、左側の領域と右側の領域との間の中央の領域とを示している。図３は、左側の領域に含まれる複数の柱状部８のうちの１つと、右側の領域に含まれる複数の柱状部８のうちの１つとを示している。図１および図２は、左側の領域か右側の領域かのいずれかを示している。
これら３つの領域は、コンタクトプラグ２１と、コンタクトプラグ２１上に形成されたビアプラグ２２と、ビアプラグ２２上に形成された配線２３と、配線２３上に形成されたビアプラグ２４と、ビアプラグ２４上に形成された配線２５とを含んでいる。これら３つの領域はさらに、基板１上に形成されたコンタクトプラグ２６と、コンタクトプラグ２６上に形成された配線２７とを示している。配線２７を含む配線層は、基板１と電極層３との間に配置されている。なお、本実施形態の半導体装置は、基板１と電極層３との間にさらに１層以上の配線層を備えていてもよい。
本実施形態の半導体装置は、上述のように、層間絶縁膜４上に交互に形成された複数の電極層５および複数の絶縁層６を備えている。これらの電極層５および絶縁層６は、例えば次のように形成される。まず、層間絶縁膜４上に複数の絶縁層９および複数の絶縁層６を交互に形成する。絶縁層９は例えば、シリコン窒化膜である。次に、これらの絶縁層９および絶縁層６内に複数の柱状部８を形成する。次に、これらの絶縁層９および絶縁層６を貫通する複数のスリットを形成し、これらのスリットから絶縁層９を除去する。次に、絶縁層９が除去されて形成された複数の空洞内に複数の電極層５を形成する。このようにして、層間絶縁膜４上に交互に形成された複数の電極層５および複数の絶縁層６が形成される。
なお、スリットから絶縁層９を除去する際に、スリットから離れた場所では絶縁層９が除去されずに残存する。図３の中央の領域の絶縁層９は、このようにして残存した絶縁層９を示している。
本実施形態の半導体装置はさらに、中央の領域内にビアプラグ２８を備えている。ビアプラグ２８は、上述の絶縁層９および絶縁層６内に形成され、Ｚ方向に延びる柱状の形状を有している。ビアプラグ２８は例えば、チタン窒化膜などのバリアメタル層と、タングステン層などのプラグ材層とを含んでいる。本実施形態では、配線２７上にビアプラグ２８が形成され、ビアプラグ２８上にコンタクトプラグ２１が形成されている。本実施形態のビアプラグ２８は、上述の電極層５、絶縁層６、および絶縁層９よりも低い位置に形成された配線等と、上述の電極層５、絶縁層６、および絶縁層９よりも高い位置に形成された配線等とを、電気的に接続するために設けられている。例えば、本実施形態のビアプラグ２８は、配線２７およびコンタクトプラグ２１と電気的に接続されている。ビアプラグ２８は、第７プラグの例である。さらに、電極層５は第１電極層の例であり、絶縁層９は第１絶縁層の例であり、絶縁層６は第２絶縁層の例である。さらに、電極層３は第２電極層の例であり、配線２７は第３配線の例である。
図４は、第１実施形態の半導体装置の構造を示す平面図である。図４は、図３の３つの領域の平面構造を示している。一方、図３は、図４のＡ−Ａ’線に沿ったＹＺ断面を示している。
図４は、上述の柱状部８、コンタクトプラグ２１、ビアプラグ２２、配線２３、およびビアプラグ２８を示している。各コンタクトプラグ２１は、対応する柱状部８またはビアプラグ２８上に配置されている。各ビアプラグ２２は、対応するコンタクトプラグ２１上に配置されている。
図４は、配線２３の例として、Ｙ方向に延びており、線状の形状を有する１０本の配線２３と、ビアプラグ２８の上方に配置されており、矩形の板状の形状を有する１本の配線２３とを示している。図４はさらに、４本の接続配線３１を示している。
上述の１０本の配線２３は、長い２本の配線２３と、短い８本の配線２３とを含んでいる。前者の配線２３は、２本のビット線として機能する。一方、後者の配線２３は、左側の４本の配線２３と右側の４本の配線２３とを含んでおり、左側の各配線２３は、１本の接続配線３１を介して、対応する右側の配線２３と電気的に接続されている。その結果、これらの８本の配線２３は、４本のビット線として機能する。このように、図４は、６本のビット線を示している。
なお、本実施形態では、左側の配線２３に対応する右側の配線２３が、左側の配線２３の＋Ｙ方向に位置している。すなわち、互いに対応する左側の配線２３と右側の配線２３は、同じ直線上に位置している。
ここで、図４のＢ−Ｂ’線上に設けられた左側の配線２３、右側の配線２３、および接続配線３１について説明する。左側の配線２３は、柱状部８上にコンタクトプラグ２１およびビアプラグ２２を介して配置されており、かつ、接続配線３１上にビアプラグ２２を介して配置されている。同様に、右側の配線２３は、柱状部８上にコンタクトプラグ２１およびビアプラグ２２を介して配置されており、かつ、接続配線３１上にビアプラグ２２を介して配置されている。その結果、左側の配線２３と右側の配線２３は、接続配線３１を介して電気的に接続されている。この接続配線３１は、左側の配線２３付近で−Ｘ方向に延び、さらに＋Ｙ方向に延び、さらに右側の配線２３付近で＋Ｘ方向に延びている。
本実施形態でこのような配置を採用する理由は、ビアプラグ２８上の構造物（コンタクトプラグ２１、ビアプラグ２２、および配線２３）が、左側の配線２３と右側の配線２３との間に配置されているからである。仮に左側の配線２３と右側の配線２３とを上述の長い配線２３のような１本の配線に一体化すると、この一体化配線は、上記構造物と接触するか接近し過ぎてしまう。また、仮に接続配線３１を＋Ｙ方向のみに延ばすと、接続配線３１は、上記構造物と接触するか接近し過ぎてしまう。
そこで、本実施形態では、１本のビット線を左側の配線２３と右側の配線２３とに分断し、左側の配線２３と右側の配線２３とを接続配線３１により電気的に接続し、上記構造物を迂回するように接続配線３１を配置している。これにより、ビット線が上記構造物と接触したり接近し過ぎたりすることを回避することが可能となる。これは、Ｂ−Ｂ’線上以外に設けられた左側の配線２３、右側の配線２３、および接続配線３１について同様である。
ここで、各柱状部８上のコンタクトプラグ２１、ビアプラグ２２、および配線２３の形状について補足する。本実施形態では、コンタクトプラグ２１は円形の平面形状を有し、ビアプラグ２２は楕円形の平面形状を有している。加えて、ビアプラグ２２のＹ方向の直径は、コンタクトプラグ２１の直径とほぼ同じに設定されており、ビアプラグ２２のＸ方向の直径は、コンタクトプラグ２１の直径よりも短く設定されている。ここでは、ビアプラグ２２のＸ方向の直径は、コンタクトプラグ２１の直径の約半分に設定されている。また、本実施形態の配線２３のＸ方向の幅は、ビアプラグ２２のＸ方向の直径とほぼ同じに設定されている。なお、本実施形態のビアプラグ２２は、コンタクトプラグ２１の上面の−Ｘ方向の端部に配置されているが、コンタクトプラグ２１の上面の＋Ｘ方向の端部に配置されていてもよいし、コンタクトプラグ２１の上面の中央に配置されていてもよい。また、コンタクトプラグ２１、ビアプラグ２２、および配線２３は、その他の形状を有していてもよい。
図５は、図４に示すＢ−Ｂ’線に沿った断面図である。
図５は、コンタクトプラグ２１、ビアプラグ２２、および配線２３の例として、左側の柱状部８のチャネル半導体層１４上に形成されたコンタクトプラグ２１ａ、ビアプラグ２２ａ、および配線２３ａと、右側の柱状部８のチャネル半導体層１４上に形成されたコンタクトプラグ２１ｂ、ビアプラグ２２ｂ、および配線２３ｂとを示している。コンタクトプラグ２１ａ、ビアプラグ２２ａ、および配線２３ａはそれぞれ、第１プラグ、第３プラグ、および第１配線の例である。コンタクトプラグ２１ｂ、ビアプラグ２２ｂ、および配線２３ｂはそれぞれ、第２プラグ、第５プラグ、および第２配線の例である。
図５はさらに、ビアプラグ２２の例として、接続配線３１上に形成されたビアプラグ２２ｃ、２２ｄを示している。配線２３ａは、ビアプラグ２２ａ上とビアプラグ２２ｃ上とに形成されている。配線２３ｂは、ビアプラグ２２ｂ上とビアプラグ２２ｄ上とに形成されている。ビアプラグ２２ｃは第４プラグの例であり、ビアプラグ２２ｄは第６プラグの例である。本実施形態の接続配線３１は、ビアプラグ３２上に形成されており、このビアプラグ３２を介して、上述の電極層５、絶縁層６、および絶縁層９よりも低い位置に形成された配線等と電気的に接続されている。
本実施形態の接続配線３１は、図５に示すように、コンタクトプラグ２１の上面と同じ高さにある上面と、コンタクトプラグ２１の下面と同じ高さにある下面とを有している。本実施形態では、コンタクトプラグ２１と接続配線３１とを形成するための配線層を形成し、この配線層を個々のコンタクトプラグ２１と接続配線３１とに分断することで、このような上面および下面を有する接続配線３１が形成される。すなわち、本実施形態のコンタクトプラグ２１と接続配線３１は、同じ配線層を分断して同時に形成される。
よって、本実施形態のコンタクトプラグ２１と接続配線３１は、同じ材料で形成されている。例えば、コンタクトプラグ２１は、バリアメタル層であるチタン窒化膜と、プラグ材層であるタングステン層とを含んでいる。同様に、接続配線３１は、バリアメタル層であるチタン窒化膜と、配線材層であるタングステン層とを含んでいる。
よって、本実施形態によれば、接続配線３１を形成するために半導体装置の製造工程数を増加させずに、接続配線３１を形成することができる。理由は、コンタクトプラグ２１を形成する工程で、コンタクトプラグ２１と共に接続配線３１を形成するからである。これにより、半導体装置の製造工程数の増加を抑制し、半導体装置の製造費用の増加を抑制することが可能となる。
図６は、第１実施形態の比較例の半導体装置の構造を示す平面図である。本比較例の半導体装置（図６）は、本実施形態の半導体装置（図４）と同様の構造を有している。ただし、本比較例では、接続配線３１が接続配線３３に置き換えられている。
図７は、図６に示すＢ−Ｂ’線に沿った断面図である。
本比較例の接続配線３３が配置された位置は、本実施形態の接続配線３１が配置された位置と類似している。ただし、本比較例の接続配線３３は、図７に示すように、コンタクトプラグ２１の上面と同じ高さに上面を有しているが、コンタクトプラグ２１の下面よりも高い位置に下面を有している。そのため、本比較例の接続配線３３は、ビアプラグ３２上に別のビアプラグ３４を介して形成されている。
本比較例の接続配線３３用の配線溝は、コンタクトプラグ２１用のコンタクトホールを形成する工程とは別の工程で形成される。具体的には、当該配線溝を形成するためのリソグラフィおよびエッチングが、当該コンタクトホールを形成するためのエッチングと別個に行われる。そのため、接続配線３３を形成すると、半導体装置の製造工程数が増加し、半導体装置の製造費用が増加してしまう。一方、本実施形態によれば、コンタクトプラグ２１用のコンタクトホールを形成する工程で接続配線３１用の配線溝を形成することで、このような問題を抑制することが可能となる。
図８から図１０は、第１実施形態の半導体装置の製造方法を示す断面図である。図８は図３に対応する断面を示し、図９(ａ)から図１０(ｃ)は図５に対応する断面を示している。
まず、基板１上に層間絶縁膜２、電極層３、層間絶縁膜４、電極層５、絶縁層６、層間絶縁膜７ａ（層間絶縁膜７の一部）、柱状部８、絶縁層９、コンタクトプラグ２６、配線２７、およびビアプラグ２８を形成する（図８）。
電極層５および絶縁層６は、例えば次のように形成される。まず、層間絶縁膜４上に複数の絶縁層９および複数の絶縁層６を交互に形成する。次に、これらの絶縁層９および絶縁層６内に複数の柱状部８を形成する。次に、これらの絶縁層９および絶縁層６を貫通する複数のスリットを形成し、これらのスリットから絶縁層９を除去する。次に、絶縁層９が除去されて形成された複数の空洞内に複数の電極層５を形成する。このようにして、層間絶縁膜４上に交互に形成された複数の電極層５および複数の絶縁層６が形成される。
なお、スリットから絶縁層９を除去する際に、スリットから離れた場所では絶縁層９が除去されずに残存する。図８の中央の領域の絶縁層９は、このようにして残存した絶縁層９を示している。
また、各柱状部８は例えば、例えば次のように形成される。まず、層間絶縁膜４、絶縁層９、および絶縁層６内にメモリホールを形成する。次に、メモリホール内にブロック絶縁膜１１、電荷蓄積層１２、およびトンネル絶縁膜１３を順に形成する。次に、メモリホールの底部からブロック絶縁膜１１、電荷蓄積層１２、およびトンネル絶縁膜１３を除去して、メモリホール内に電極層３を露出させる。次に、メモリホール内にチャネル半導体層１４およびコア絶縁膜１５を順に形成する。これにより、チャネル半導体層１４が電極層３に電気的に接続される。このようにして、層間絶縁膜４、絶縁層９、および絶縁層６内に各柱状部８が形成される。なお、この方法では、メモリホール内にブロック絶縁膜１１、電荷蓄積層１２、トンネル絶縁膜１３、およびチャネル半導体層１４の一部を順に形成し、メモリホールの底部からこれらを除去し、その後にメモリホール内にチャネル半導体層１４の残部およびコア絶縁膜１５を順に形成してもよい。
また、ビアプラグ２８は例えば、層間絶縁膜２、層間絶縁膜４、絶縁層９、および絶縁層６内にビアホールを形成し、ビアホール内にビアプラグ２８の材料を埋め込むことで形成される。ビアプラグ２８は、絶縁層９を除去する工程の前に行ってもよいし、絶縁層９を除去する工程の後に行ってもよい。
次に、層間絶縁膜７ａに、ＲＩＥ（Reactive Ion Etching）により、コンタクトホール４１と配線溝４２とを同時に形成する（図９(ａ)）。本実施形態では、コンタクトホール４１および配線溝４２を形成するためのレジスト膜を層間絶縁膜７ａ上に形成し、このレジスト膜をリソグラフィによりパターニングし、パターニングされたレジスト膜を用いたＲＩＥによりコンタクトホール４１と配線溝４２とを同時に形成する。次に、基板１の全面に、配線層４３を形成する（図９(ｂ)）。その結果、コンタクトホール４１および配線溝４２内に配線層４３が形成される。配線層４３は例えば、チタン窒化膜などのバリアメタル層と、タングステン層などの配線材層（プラグ材層）とを含んでいる。なお、ビアプラグ３２は、本実施形態では図９(ａ)の工程の前に形成されるが、例えば図９(ａ)の工程と図９(ｂ)の工程との間に形成されてもよい。
次に、配線層４３の表面を、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する（図９(ｃ)）。その結果、コンタクトホール４１および配線溝４２外の配線層４３が除去され、配線層４３が、コンタクトホール４１内の配線層４３と、配線溝４２内の配線層４３とに分断される。これにより、コンタクトホール４１内にコンタクトプラグ２１が埋め込まれ、配線溝４２内に接続配線３１が埋め込まれる。
このように、本実施形態のコンタクトプラグ２１と接続配線３１は、同じ配線層４３を分断して同時に形成される。よって、本実施形態の接続配線３１は、コンタクトプラグ２１の上面と同じ高さにある上面と、コンタクトプラグ２１の下面と同じ高さにある下面とを有するように形成される。
次に、層間絶縁膜７ａ上に層間絶縁膜７ｂ（層間絶縁膜７の一部）を形成し、層間絶縁膜７ｂ内にビアプラグ２２を形成する（図１０(ａ))）。ビアプラグ２２は、例えば次のように形成される。まず、層間絶縁膜７ｂにビアホールを形成し、ビアホール内にコンタクトプラグ２１や接続配線３１を露出させる。次に、ビアホール内にビアプラグ２２の材料を埋め込むことでビアプラグ２２を形成する。
次に、基板１の全面に配線層４４を形成し（図１０(ｂ)）、配線層４４をＲＩＥにより加工する（図１０(ｃ)）。その結果、配線層４４から複数の配線２３が形成される。図１０(ｃ)は、ビアプラグ２２ａ、２２ｃ上に形成された配線２３ａと、ビアプラグ２２ｂ、２２ｄ上に形成された配線２３ｂとを示している。これらの配線２３ａ、２３ｂは、接続配線３１を介して電気的に接続されている。なお、これらの配線２３は、ダマシン法により形成してもよい。この場合、ビアプラグ２２と配線２３は、デュアルダマシン法により同時に形成してもよい。
その後、基板１上に層間絶縁膜７の残部や、ビアプラグ２４や、配線２５等が形成される。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態の接続配線３１は、コンタクトプラグ２１の上面と同じ高さにある上面と、コンタクトプラグ２１の下面と同じ高さにある下面とを有するように形成される。よって、本実施形態によれば、接続配線３１等の配線を形成することに伴う半導体装置の製造工程数の増加を抑制することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：層間絶縁膜、３：電極層、４：層間絶縁膜、５：電極層、
６：絶縁層、７、７ａ、７ｂ：層間絶縁膜、８：柱状部、９：絶縁層、
１１：ブロック絶縁膜、１２：電荷蓄積層、１３：トンネル絶縁膜、
１４：チャネル半導体層、１５：コア絶縁膜、
２１、２１ａ、２１ｂ：コンタクトプラグ、
２２、２２ａ、２２ｂ、２２ｃ、２２ｄ：ビアプラグ、
２３、２３ａ、２３ｂ：配線、２４：ビアプラグ、２５：配線、
２６：コンタクトプラグ、２７：配線、２８：ビアプラグ、
３１：接続配線、３２：ビアプラグ、３３：接続配線、３４：ビアプラグ、
４１：コンタクトホール、４２：配線溝、４３：配線層、４４：配線層

Claims (14)

  1. 基板と、
    前記基板の表面に垂直な第１方向に延びる第１および第２半導体層と、
    前記第１および第２半導体層上にそれぞれ設けられた第１および第２プラグと、
    前記第１および第２プラグの上面と同じ高さにある上面と、前記第１および第２プラグの下面と同じ高さにある下面とを有する接続配線と、
    前記第１プラグおよび前記接続配線上に設けられた第１配線と、
    前記第２プラグおよび前記接続配線上に設けられた第２配線と、
    を備える半導体装置。
  2. 前記第１配線は、前記第１プラグ上に第３プラグを介して設けられ、前記接続配線上に第４プラグを介して設けられており、
    前記第２配線は、前記第２プラグ上に第５プラグを介して設けられ、前記接続配線上に第６プラグを介して設けられている、
    請求項１に記載の半導体装置。
  3. 前記第１プラグ、前記第２プラグ、および前記接続配線は、同じ材料で形成されている、請求項１または２に記載の半導体装置。
  4. 前記第１および第２配線は、前記基板の表面に平行な第２方向に延びており、
    前記第２配線は、前記第１配線の前記第２方向に設けられている、
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記基板の上方に交互に設けられた複数の電極層と複数の絶縁層とをさらに備え、
    前記第１および第２半導体層は、前記複数の電極層および前記複数の絶縁層内に設けられている、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１および第２半導体層の間に設けられた第７プラグをさらに備える、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記基板の上方に交互に設けられた複数の第１絶縁層と複数の第２絶縁層とをさらに備え、
    前記第７プラグは、前記複数の第１絶縁層および前記複数の第２絶縁層内に設けられている、請求項６に記載の半導体装置。
  8. 前記接続配線は、前記第７プラグ上の構造物を迂回するように前記第１配線と前記第２配線とを電気的に接続している、請求項６または７に記載の半導体装置。
  9. 前記基板の上方に設けられた複数の第１電極層と、
    前記基板の上方に設けられた複数の第１絶縁層と、
    前記基板の上方に前記複数の電極層と交互に設けられ、かつ前記基板の上方に前記複数の第１絶縁層と交互に設けられた複数の第２絶縁層と、
    前記基板と前記複数の第１電極層との間に設けられた第２電極層と、
    前記基板と前記複数の第１絶縁層との間に設けられた第３配線と、
    前記第１および第２半導体層の間に設けられた第７プラグとをさらに備え、
    前記第１および第２半導体層は、前記複数の第１電極層および前記複数の第２絶縁層内にそれぞれ第１および第２電荷蓄積層を介して設けられ、かつ前記第２電極層に電気的に接続されており、
    前記第７プラグは、前記複数の第１絶縁層および前記複数の第２絶縁層内に設けられ、かつ前記第３配線に電気的に接続されている、
    請求項１から４のいずれか１項に記載の半導体装置。
  10. 前記第１配線、前記第２配線、および前記接続配線は、ビット線として機能する、請求項１から９のいずれか１項に記載の半導体装置。
  11. 基板の表面に垂直な第１方向に延びる第１および第２半導体層を形成し、
    前記第１および第２半導体層上にそれぞれ第１および第２プラグを形成し、
    前記第１および第２プラグの上面と同じ高さにある上面と、前記第１および第２プラグの下面と同じ高さにある下面とを有する接続配線を形成し、
    前記第１プラグおよび前記接続配線上に第１配線を形成し、
    前記第２プラグおよび前記接続配線上に第２配線を形成する、
    ことを含む半導体装置の製造方法。
  12. 前記第１プラグが埋め込まれるホール、前記第２プラグが埋め込まれるホール、および前記接続配線が埋め込まれる溝は、同時に形成される、請求項１１に記載の半導体装置の製造方法。
  13. 前記第１プラグ、前記第２プラグ、および前記接続配線は、同じ配線層を分断して形成される、請求項１１または１２に記載の半導体装置の製造方法。
  14. 基板の表面に垂直な第１方向に延びる第１および第２半導体層を形成し、
    前記第１および第２半導体層上に配線層を形成し、
    前記配線層を分断して、前記第１半導体層上の第１プラグ、前記第２半導体層上の第２プラグ、および接続配線を形成し、
    前記第１プラグおよび前記接続配線上に第１配線を形成し、
    前記第２プラグおよび前記接続配線上に第２配線を形成する、
    ことを含む半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970375A (en) * 1997-05-03 1999-10-19 Advanced Micro Devices, Inc. Semiconductor fabrication employing a local interconnect
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
US9082769B2 (en) * 2011-02-07 2015-07-14 Rohm Co., Ltd. Semiconductor device and fabrication method thereof
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
JP2015028989A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
JP2016018899A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置およびその製造方法
US9613976B2 (en) * 2014-09-05 2017-04-04 Kabushiki Kaisha Toshiba Three-dimensional semiconductor memory device
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
JP6448424B2 (ja) * 2015-03-17 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102487526B1 (ko) 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
JP6832817B2 (ja) 2017-09-08 2021-02-24 キオクシア株式会社 記憶装置
JP2019057623A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 積層配線構造体及び積層配線構造体の製造方法
CN107887395B (zh) * 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法

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