TWI651787B - 半導體結構與其製造方法 - Google Patents

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Abstract

一種半導體結構，包括一基板、多數個第一堆疊結構以及兩個第二堆疊結構。第一堆疊結構設置於基板上，且每個第一堆疊結構包括多數個交互堆疊的金屬層與氧化層。第二堆疊結構設置於基板上，且每個第二堆疊結構包括多數個交互堆疊的氮化矽層與氧化層。第一堆疊結構設置於兩個第二堆疊結構之間。

Description

半導體結構與其製造方法
本發明是有關於一種半導體結構與其製造方法，且特別是有關於一種具有閘極取代(gate replacement)之半導體結構與其製造方法。
半導體結構係使用於許多產品，例如MP3播放器、數位相機、電腦檔案等儲存元件中。隨著半導體製造技術的進步，對於半導體結構的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的半導體結構。
設計者開發一種提高半導體結構密度的方法係使用三維堆疊記憶裝置，以達到更高的記憶容量，同時降低每一位元之成本。然而，在三維堆疊記憶裝置，尤其是氧化物/多晶矽(oxide/polysilicon,OP)堆疊記憶裝置中，字元線電阻(word line resistance)係為一關鍵因素，這是由於字元線電阻會影響操作速度。因此，製造一種可有效降低字元線電阻的記憶體係為一重要的課題。
本發明係有關於一種具有閘極取代之半導體結構與其製造方法。在本發明某些實施例中，半導體結構之金屬層可降低字元線電阻且節省單閘極垂直通道(single gate vertical channel,SGVC)裝置結構的字元線金屬佈線(metal routing)。
根據本發明，提出一種半導體結構，包括一基板、多數個第一堆疊結構以及兩個第二堆疊結構。第一堆疊結構設置於基板上，且每個第一堆疊結構包括多數個交互堆疊的金屬層與氧化層。第二堆疊結構設置於基板上，且每個第二堆疊結構包括多數個交互堆疊的氮化矽層與氧化層。第一堆疊結構設置於兩個第二堆疊結構之間。
根據本發明，提出一種半導體結構的製造方法，包括以下步驟。提供一基板。交互堆疊多數個氮化矽層與氧化層。蝕刻氮化矽層與氧化層，以形成多數個預堆疊結構。形成一第一電荷捕捉層於預堆疊結構上。形成一第一通道層於電荷捕捉層上。蝕刻預堆疊結構之部分，以形成多數貫孔。將預堆疊結構之部分中的氮化矽層取代為多數金屬層，以形成多數第一堆疊結構。預堆疊結構之其他部分形成兩個第二堆疊結構，且第一堆疊結構設置於兩個第二結構之間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧半導體結構
1‧‧‧基板
11‧‧‧第一堆疊結構
12‧‧‧第二堆疊結構
21‧‧‧氮化矽層
22‧‧‧金屬層
23‧‧‧字元線金屬佈線
31‧‧‧貫孔
32、33‧‧‧空間
41、42、43‧‧‧氧化層
411‧‧‧氧化層之側表面
44‧‧‧絕緣層
60、61、62‧‧‧電荷捕捉層
601‧‧‧電荷捕捉層之部分頂表面
611‧‧‧凸出部
80、81、82‧‧‧通道層
83‧‧‧導電插塞
第1A圖繪示本發明一實施例之半導體結構的俯視圖。
第1B圖繪示第1A圖之半導體結構沿著A-A’線所切的剖面圖。
第2A至10圖繪示本發明一實施例之半導體結構的一製造實施例。
以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。
第1A圖繪示本發明一實施例之半導體結構100的俯視圖。第1B圖繪示第1A圖之半導體結構100沿著A-A’線所切的剖面圖。需注意的是，為了更清楚繪示本發明實施例之半導體結構100，各圖式中可能省略部分元件。
在本發明實施例中，半導體結構100可包括一基板1、多數第一堆疊結構11與兩個第二堆疊結構12。第一堆疊結構11與第二堆疊結構12設置於基板1上。如第1A圖所示，半導體 結構100可進一步包括多數字元線金屬佈線(word line metal routing)23，字元線金屬佈線23設置於半導體結構100的邊界(boundary)。如第1B圖所示，每個第一堆疊結構11可包括交互堆疊的金屬層22與氧化層41，而每個第二堆疊結構12可包括交互堆疊的氮化矽層21與氧化層41。
在本實施例中，第一堆疊結構11設置於兩個第二堆疊結構12之間。此外，第一堆疊結構的數量可為2N個，其中N為正整數。在此，金屬層可包括鎢(W)。
如第1B圖所示，半導體結構100可更包括一電荷捕捉層60及一通道層80，電荷捕捉層60設置於第一堆疊結構11上，而通道層80設置於電荷捕捉層60上。在一實施例中，電荷捕捉層60可為一氧氮氧(ONO)結構、一氧氮氧氮氧(ONONO)結構或一氧氮氧氮氧氮氧(ONONONO)結構，而通道層80可包括多晶矽。
如第1B圖所示，電荷捕捉層60可包括一凸出部611，凸出部611使電荷捕捉層60之頂表面為不平的(非平面)。
此外，半導體結構100也可包括多個導電插塞(conductive plug)83與絕緣層44。導電插塞83電性連接於通道層80。絕緣層44可設置於第一堆疊結構11之間。在本實施例中，絕緣層44也可設置於第一堆疊結構11與第二堆疊結構12之間。
在此，絕緣層44可包括氧化物。在一實施例中，每 個位於導電插塞83之間的部分絕緣層44與電荷捕捉層60之部分頂表面601可被裸露。也就是說，導電插塞83之間可形成空間33，使每個位於導電插塞83之間的部分絕緣層44與電荷捕捉層60之部分頂表面601被裸露。
第2A至10圖繪示本發明一實施例之半導體結構100的一製造實施例。首先，提供一基板1。接著，交互堆疊多數個氮化矽層21與氧化層41於基板1上。在本實施例中，可蝕刻氮化矽層21與氧化層41，以形成多數個預堆疊結構10。
也就是說，每個預堆疊結構10可如第2A、2B圖所示包括交互堆疊的氮化矽層21與氧化層41。在此，第2A圖繪示半導體結構在此階段的剖面圖，而第2B圖繪示半導體結構在此階段的立體示意圖。
如3圖所示，形成一第一電荷捕捉層61於預堆疊結構10上，接著形成一第一通道層81於第一電荷捕捉層61上。在本實施例中，第一電荷捕捉層61可為一氧氮氧(ONO)結構、一氧氮氧氮氧(ONONO)結構或一氧氮氧氮氧氮氧(ONONONO)結構，而第一通道層81可包括多晶矽。但本發明並未限定於此。
如第4圖所示，形成一氧化層42於第一通道層81上。在本實施例中，預堆疊結構10之間的剩餘空間可被氧化層42所填滿。
如第5圖所示，蝕刻部分預堆疊結構10，以形成多數貫孔(through hole)31。在此，貫孔31可裸露基板1之部分 頂表面。
如第6圖所示，移除位於被蝕刻之部分預堆疊結構10中的氮化矽層21，以在被蝕刻之部分預堆疊結構10中的氧化層41之間形成多數空間32。在一實施例中，可透過熱磷酸(phosphoric acid,H3PO4)移除氮化矽層21。
如第7圖所示，形成多數金屬層22於多數空間32中以及氧化層42上。在此實施例中，金屬層22可包括鎢(W)。接著，移除(蝕刻)部分金屬層22，以裸露被蝕刻之部分預堆疊結構10中的氧化層41之側表面411。也就是說，如第8圖所示，被蝕刻之部分預堆疊結構10中的氮化矽層21可被多數金屬層22取代，以形成多數第一堆疊結構11，而未被蝕刻之其他部分預堆疊結構10可形成兩個第二堆疊結構12。
如第9圖所示，形成一第二電荷捕捉層62於貫孔31內以及氧化層42上，且形成一第二通道層82於第二電荷捕捉層62上。接著，形成一氧化層43於第二通道層82上。在此，氧化層43可如第9圖所示填滿貫孔31。
類似地，第二電荷捕捉層62可為一氧氮氧(ONO)結構、一氧氮氧氮氧(ONONO)結構或一氧氮氧氮氧氮氧(ONONONO)結構，而第二通道層82可包括多晶矽。但本發明並未限定於此。
如第10圖所示，可移除部分氧化層43、部分第二電荷捕捉層62、部分第二通道層82及部分氧化層42，使第一通 道層81之頂表面810裸露。在某些實施例中，可藉由化學機械平坦化(chemical-mechanical planarization,CMP)製程或乾式蝕刻(dry etching)製程移除部分氧化層43、部分第二電荷捕捉層62、部分第二通道層82及部分氧化層42。
在本實施例中，剩餘之氧化層的頂表面可能低於第一通道層81之頂表面810。但本發明並未限定於此。
接著，形成多數導電插塞83於第一堆疊結構11上，即可形成如第1B圖所示之半導體結構100。在此，導電插塞83電性連接於第一通道層81與第二通道層82。
在一實施例中，形成導電插塞83的方法可包括以下步驟。首先，沉積一多晶矽層於第一堆疊結構11上。接著，蝕刻多晶矽層以裸露部分第一電荷捕捉層61。
需注意的是，第10圖中的第一電荷捕捉層61與第二電荷捕捉層62可視為第1B圖中的電荷捕捉層60；第10圖中的第一通道層81與第二通道層82可視為第1B圖中的通道層80；第10圖中剩餘的氧化層可視為第1B圖中的絕緣層44。
也就是說，絕緣層44可形成於第一堆疊結構11之間，而位於導電插塞83之間的部分絕緣層44可被裸露。
根據本發明實施例，透過半導體結構製造過程中之閘極取代步驟形成金屬層，可有效降低字元線電阻，因此，程式化邏輯陣列(PLA)襯墊只需要形成於半導體結構100之整個區塊的右側與左側，可節省單閘極垂直通道(SGVC)裝置結構的 字元線金屬佈線(metal routing)。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種半導體結構，包括：一基板；複數個第一堆疊結構，設置於該基板上，每一該些第一堆疊結構包括複數個交互堆疊的金屬層與氧化層；兩個第二堆疊結構，設置於該基板上，每一該些第二堆疊結構包括複數個交互堆疊的氮化矽層與氧化層；以及一電荷捕捉層，包括一第一電荷捕捉層及一第二電荷捕捉層，該第二電荷捕捉層設置於該些第一堆疊結構上，且部分的該第一電荷捕捉層設置於該兩個第二堆疊結構上；其中該些第一堆疊結構設置於該兩個第二堆疊結構之間。
  2. 如申請專利範圍第1項所述之半導體結構，更包括：一通道層，設置於該電荷捕捉層上。
  3. 如申請專利範圍第2項所述之半導體結構，其中該電荷捕捉層具有一凸出部，使該電荷捕捉層之頂表面為不平的。
  4. 如申請專利範圍第2項所述之半導體結構，更包括： 複數個導電插塞，電性連接於該通道層。
  5. 如申請專利範圍第4項所述之半導體結構，更包括：一絕緣層，設置於該些第一堆疊結構之間；其中位於該些導電插塞之間的部分該絕緣層被裸露。
  6. 一種半導體結構的製造方法，包括：提供一基板；交互堆疊複數個氮化矽層與氧化層；蝕刻該些氮化矽層與氧化層，以形成複數個預堆疊結構；形成一第一電荷捕捉層於該些預堆疊結構上；形成一第一通道層於該第一電荷捕捉層上；蝕刻該些預堆疊結構之一部分，以形成複數貫孔；以及將該些預堆疊結構之該部分中的該些氮化矽層取代為複數金屬層，以形成複數第一堆疊結構；其中該些預堆疊結構之其他部分形成兩個第二堆疊結構，且該些第一堆疊結構設置於該兩個第二結構之間。
  7. 如申請專利範圍第6項所述之製造方法，更包括：形成一第二電荷捕捉層於該些貫孔內；及形成一第二通道層於該第二電荷捕捉層上。
  8. 如申請專利範圍第7項所述之製造方法，更包括：形成複數個導電插塞，該些導電插塞電性連接於該第一通道層與該第二通道層。
  9. 如申請專利範圍第8項所述之製造方法，其中形成該些導電插塞的步驟包括：沉積一多晶矽層於該第一堆疊結構上；及蝕刻該多晶矽層以曝露部分該第一電荷捕捉層。
  10. 如申請專利範圍第6項所述之製造方法，其中該些預堆疊結構之該部分中的該些氮化矽層藉由磷酸取代為該些金屬層。
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