TWI666761B - 三維記憶體裝置的溝槽結構 - Google Patents

三維記憶體裝置的溝槽結構 Download PDF

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Abstract

本發明是關於一種三維記憶體裝置的結構及其形成方法。該記憶體裝置包含基底以及複數個在該基底上且延伸於第一方向上的複數個字元線，其中，該第一方向係延伸於x方向上。該些字元線形成在第一區域的一階梯結構。複數個通道係形成在第二區域上並通過該些字元線。該第二區域在一區域邊界上緊鄰該第一區域。該記憶體裝置還還包含形成在該第一區域與該第二區域且延伸於該第一方向上的一絕緣狹縫。該第一區域中以一第二方向測量該絕緣狹縫的一第一寬度大於該第二區域中以該第二方向測量該絕緣狹縫的一第二寬度。

Description

三維記憶體裝置的溝槽結構
本發明係關於一種記憶體裝置及其形成方法，特別是一種三維(3D)NAND記憶體裝置及其形成方法。
快閃記憶體裝置(flash memory device)的發展快速。快閃記憶體裝置能在切斷電源後長時間保存記憶體內的儲存資料，並具有高積極度、快速存取以及方便重複讀取與寫入資料等特性。快閃記憶體裝置已廣泛地應用於自動化和控制等領域。為能有效提升快閃記憶體裝置的位元密度(bit density)並降低成本，進而發展一種三維(3D)儲存型快閃記憶體裝置(NAND flash memory device)。
三維NAND快閃記憶體裝置一般包含位於一基底上的一閘極堆疊，複數個半導體通道通過且相交於多條字元線，並深入該基底。底置閘極是作為一底選擇閘極。頂置閘極是作為一頂選擇閘極。位於該底置閘極與該頂置閘極之間的該些字元線/閘極則做為字元線。該些半導體通道與該些字元線之間交錯的關係構成一記憶體單元(memory cell)。該頂選擇閘極電連接至該些字元線，以作為列之選擇，而該些 底選擇閘極則電連接至數條位元線，做為行之選擇。
本案實施例公開了三維記憶體裝置的結構及其製造方法。
根據本案的一些實施例，一狹縫結構的布局包括一狹縫開口，該狹縫開口包括一字元線階梯狹縫開口以及一陣列狹縫開口。該狹縫結構的布局還包括位於鄰近的狹縫開口之間的數個通道開口。該字元線階梯狹縫開口緊鄰該陣列狹縫開口。該些狹縫開口的長度沿著一側向方向延伸且其寬度係測量於垂直於該側向方向的一方向上。該字元線階梯狹縫開口的寬度大於該陣列狹縫開口的寬度。
根據本案的一些實施例，該字元線階梯狹縫開口的該寬度大於該陣列狹縫開口的該寬度約10奈米至50奈米(包含在內的)。該字元線階梯狹縫開口的該寬度可為均勻。
根據本案的一些實施例，遠離該陣列狹縫開口的該字元線階梯狹縫開口的尾端結構具有一彎曲的末端結構。該彎曲的末端結構可包括具有面向該陣列狹縫開口的一圓弧面的一圓弧結構。
根據本案的一些實施例，該字元線階梯狹縫開口的寬度向著更遠離該陣列狹縫開口的該尾端結構增加。
根據本案的一些實施例，一狹縫結構的布局還包含形成在於 該字元線階梯狹縫開口附近的數個接觸結構，且各該接觸結構的各部位與最遠離該陣列狹縫開口的該字元線階梯狹縫開口的該尾端結構最多相互分隔約0.5微米(μm)至2微米，包含在內的。
根據本案的一些實施例，一半導體裝置可包含任一個如前所述的該狹縫結構的布局，且該半導體裝置可包括一基底，與形成在該基底上的一狹縫結構。該狹縫結構包含數個字元線階梯狹縫與數個陣列狹縫。數個通道可為在相鄰狹縫結構之間。該字元線階梯狹縫緊鄰該陣列狹縫。該字元線階梯狹縫開口的寬度大於該陣列狹縫開口的寬度，且該些寬度係沿著垂直該些狹縫延伸方向的一方向測量。在本案的一些實施例中，該半導體裝置是一種三維記憶體裝置。
根據本案的一些實施例，本揭露提供一種形成半導體裝置的方法，該方法包括提供具有一字元線階梯區以及一陣列區的一基底。於該基底上形成一遮罩圖案，該遮罩圖案對應前述的該狹縫結構的布局。依據該遮罩圖案蝕刻該基底，以形成該字元線階梯狹縫以及該陣列狹縫。
如前所述，本揭露提供一種狹縫結構的布局，半導體結構，以及形成半導體結構的方法。該字元線階梯狹縫的該寬度大於該陣列狹縫的該寬度。該些狹縫開口的該些寬度係沿著垂直該狹縫長度的一方向測量。由於該字元線階梯狹縫開口的寬度增加，該字元線階梯狹縫開口的底寬度也增加了。由此，在寬度增加的該字元線階梯狹縫內的金屬材料可以達到更均勻的金屬處理並避免金屬材料聚集，進而可 至少達到分離不同層級的字元線結構並避免該些字元線結構間的短路或漏電流等效果。
1、2、3‧‧‧指狀結構
100‧‧‧快閃記憶體裝置
101‧‧‧基底
103‧‧‧絕緣層
104‧‧‧底選擇閘極
107、107-1、107-2、107-3‧‧‧控制閘極
108-1、108-2‧‧‧閘線隔槽
109‧‧‧頂選擇閘極
111‧‧‧位元線
113‧‧‧記憶體層
114‧‧‧半導體通道
115‧‧‧核心填充層
117‧‧‧金屬接觸通孔
119‧‧‧金屬內連線
120‧‧‧摻雜源極線區
200、300、400、500、600、700、800‧‧‧結構
201、301、401、501、601、701、801‧‧‧俯視面
202、302、402、502、403、404‧‧‧橫截面
210‧‧‧基礎基底
220‧‧‧半導體通道
211、211-1、211-2、211-3、211-4‧‧‧絕緣層
212、212-1、212-2、212-3‧‧‧犧牲層
221、221A、221B、222、222A、222B‧‧‧垂直溝槽
240‧‧‧材料層
240’‧‧‧堆疊
413‧‧‧絕緣材料
532-1、532-2、532-3‧‧‧字元線
540‧‧‧虛圓圈
602、702、802‧‧‧區域邊界
620、720、820‧‧‧半導體通道
621A、721A、821A‧‧‧閘線隔槽
621B、721B、821B‧‧‧閘線隔槽
622A、722A、822A‧‧‧閘線隔槽
622B、722B、822B‧‧‧閘線隔槽
624、724、824‧‧‧金屬接觸通孔
900‧‧‧流程圖
902‧‧‧操作流程
904‧‧‧操作流程
906‧‧‧操作流程
A、B‧‧‧區域
A、b‧‧‧寬度
c‧‧‧水平距離
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。
第1圖係繪示一例示性的三維記憶體裝置。
第2A圖及第2B圖係依據本案的一些實施例所繪示的三維記憶體結構的俯視示意圖與橫截面示意圖。
第3A圖及第3B圖係依據本案的一些實施例所繪示的三維記憶體結構的俯視示意圖與橫截面示意圖。
第4A圖係依據本案的一些實施例所繪示的三維記憶體結構的俯視示意圖。
第4B圖、第4C圖及第4D圖係依據本案的一些實施例所繪示的三維記憶體結構的橫截面示意圖。
第5A圖及第5B圖係依據本案的一些實施例所繪示的三維記憶體結構的橫截面示意圖。
第6圖至第8圖係依據本案的一些實施例所繪示的三維記憶體結構的俯視示意圖。
第9圖係依據本案的一些實施例所繪示的一例示性三維記憶體結構的製程。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及佈置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」，「一實施例」，「示範性實施例」，「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵，結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」，「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。此外，術語「基於」可以被理解為不一定旨在傳達排他性的一組因素，並且可以相反地允許存在未必明確描述的附加因素，並且至少部分取決於上、下文。
應該容易理解的是，本文中的「在...上面」，「在...之上」及「在...上方」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層(即，直接在某物上)的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面」，「在...之下」，「較低」，「在...之上」，「較高」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的裝置的不同方位或方向。該裝置可以其他方式定向(例如以旋轉90度或以其它方向來定向)，並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所用，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽，鍺，砷化鎵，磷化銦等。或者，基底可以由非導電材料製成，例如玻璃，塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範 圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層(其中形成有接點，互連線及/或通孔)以及一個或多個介電層。
本文所使用的術語「名義上」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化(例如，該數值的±10%，±20%或±30%)。
如本文所使用的術語「三維記憶體裝置」是指在橫向取向的基底上具有垂直取向的記憶體單元電晶體串(在本文中稱為「記憶體串」，諸如NAND串)的半導體裝置，使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語「垂直」意指名義上垂直於基底的橫向表面。
三維NAND記憶體產業的發展趨勢包括縮小裝置尺寸與製 程的簡化。在三維NAND記憶體裝置中，用於儲存資料的數個記憶體單元是埋設於一字元線(控制閘極)堆疊中，且該些半導體通道通過該堆疊。各字元線分別電連接至一金屬接觸通孔，並透過該金屬接觸通孔進一步電連接至一金屬內連線或一外部電路(例如是控制電路)。如此可允許自一外部電路控制該記憶體單元內資料的寫入和抹除。因此，該些金屬接觸通孔的數量往往等同於該些字元線的數量。隨著儲存容量增加的需求，由增量的數個字元線與數個半導體通道所構成的數個記憶體單元需能相應地形成在一個NAND記憶體裝置中。
相鄰的字元線/控制閘極堆疊是利用數個閘線隔槽而彼此分隔，該些閘線隔槽係垂直通過該些堆疊的數個深溝槽並填入絕緣材料。該些閘線隔槽可延伸通過一陣列區與一字元線階梯區。藉此，當字元線的數量需增加時，該些字元線的堆疊高度即對應增加，使得該些閘線隔槽具有較高的高縱寬比(溝槽的高度相對於溝槽的寬度)。然而，具有高縱寬比的溝槽較難以於其內進行均勻地沉積及/或蝕刻製程，因此使得裝置的製程備受考驗。舉例來說，陣列區與字元線階梯區一般是由不同的材料形成。當閘線隔槽延伸通過該二區域時，因不同材料上有不同的蝕刻特性而可能會造成不同的蝕刻輪廓。該溝槽的高縱寬比可能加劇該蝕刻輪廓的不同，使得在回蝕刻所沉積的金屬以分隔該些閘極後，仍有額外的金屬殘留於該溝槽的底部。該些金屬的殘留易使相鄰閘極間發生短路或漏電流等問題，故影響裝置的效能。
本揭露說明一種三維記憶體裝置，與該陣列狹縫的寬度相比，閘線隔槽在該字元線階梯區的寬度是增加的。本案所揭露的方法 與結構不需要額外增加其他的步驟或遮罩即可應用於三維NAND記憶體裝置的設計與製造。增加該字元線階梯區頂面的閘線隔槽寬度可導致該閘線隔槽底部的寬度。因此，增加該字元線階梯區的該閘線隔槽寬度有助於均勻金屬處理並且避免該閘線隔槽底部的金屬聚集。該閘線隔槽內的均勻金屬處理從而提供均勻閘極材料回蝕刻且避免相鄰閘極之間的漏電流或短路。
在本揭露中，為了便於描述，「層級(tier)」係用於描述在垂直方向上基本等高的數個元件。舉例來說，一個字元線與其下方設置的閘極介電層即可視為一「同一層級」，一個犧牲層與其下方的絕緣層可一同視為一「同一層級」，一個字元線與其下方的絕緣層亦可一同視為一「同一層級」，高度基本相同的數個字元線亦可視為「同一層級的字元線」，諸如此類，不再贅述。
第1圖繪示三維NAND快閃記憶體裝置的一區塊100。該三維NAND快閃記憶體裝置包括一基底101，基底101上的一絕緣層103，絕緣層103上的同一層級的底選擇閘極104，以及堆疊在底選擇閘極104頂部的複數個同一層級的控制閘極107(例如是107-1、107-2與107-3)。快閃記憶體裝置100還包括控制閘極107堆疊上的同一層級的頂選擇閘極109，位於部分基底101內且介於數個相鄰底選擇閘極104之間的數個摻雜源極線區120，以及通過頂選擇閘極109，控制閘極107，底選擇閘極104與絕緣層103的數個半導體通道114。半導體通道114(以虛線表示)包含在半導體通道114內表面上的一記憶體層113，以及被半導體通道114上的記憶體層113環繞的一核心填充層115。快閃記憶體裝置 100還包括設置在半導體通道114以及與頂選擇閘極109上的數個位元線111，位元線111與半導體通道114相互電連接。複數個金屬內連線119透過複數個金屬接觸通孔117而電連接至該些閘極(例如是104、107與109)。第1圖雖未繪示出相鄰層級的閘極之間的數個絕緣層，但其應為記憶體領域中具慣常技術者所能理解。該些閘極同樣可視為數條字元線，其包括頂選擇閘極109，控制閘極107與底選擇閘極104。
在第1圖中，為能清楚說明，三個同一層級的數個控制閘極107-1、107-2、107-3是與同一層級的頂選擇閘極109與同一層級的底選擇閘極104一併繪示。其中，各個層級的該些閘極在基底101上具有基本相同的高度。各個層級內的該些閘極被數個通過該閘極堆疊的閘線隔槽108-1、108-2相互分隔。同一層級內的各該閘極係透過一金屬接觸通孔117而電連接至一金屬內連線119。因此，形成在該些閘極上的金屬接觸通孔的數量係等於該些閘極的數量(例如是：所有頂選擇閘極109，控制閘極107與底選擇閘極104的總數)。此外，形成同等數量的金屬內連線以連接至各金屬接觸通孔117。
為能清楚說明，三維NAND記憶體裝置中任何相同或類似部分均以相同之標號進行標示。然而，元件標號僅用於區分本案說明中的相關部分，而並不表示其功能、組合或位置上有任何相似性或差異。第2A圖、第2B圖、第3A圖、第3B圖、第4A圖、第4B圖、第4C圖、第5A圖、第5B圖、第6圖、第7圖與第8圖所繪示的結構200、300、400、500、600、700、800為三維NAND記憶體裝置中的各部分，其餘部分則在能容易描述的前提下選擇性的省略。本發明雖是以三維NAND記 憶體裝置作為範例，在其他應用及設計下，本案所揭露的結構亦可應用於其他相同或不同的半島體裝置，例如是減少相鄰字元線之間的漏電流。本發明所揭露結構的具體應用並不限於前述實施例所公開的態樣。為了方便描述，字元線與閘極可互換使用。在其他實施例中，膜層的數量、膜層的形成方法與膜層的具體形成順序均可依據實際產品設計的需求而做出相應的調整，並不限於前述實施例所揭露的態樣。需注意的是，本案圖式中所會釋出的「x」與「y」方向，僅為清楚描述之用，而不限於此。第2A圖、第2B圖、第3A圖、第3B圖、第4A圖、第4B圖、第4C圖、第4D圖、第5A圖、第5B圖、第6圖、第7圖與第8圖所繪示的例示結構可為三維記憶體裝置的一部份，且該三維記憶體裝置可包括延伸於任何合適方向上數個字元線階梯區，例如是正y方向，負y方向，正x方向，負x方向及/或任何合適方向。
第2A圖與第2B圖係依據本案的一些實施例所繪示用於形成該三維記憶體結構的例示性基底200。第2A圖為基底200的俯視面201，第2B圖為基底200沿2-2’方向的橫截面202。在一些實施例中，基底200包括一基礎基底210以及在基礎基底210上的一材料層240。基礎基底210係提供後續結構形成的一平台。材料層240可包含有交替排列的第一材料/元件(或稱絕緣層211)與第二材料/元件(或稱犧牲層212)的一交替堆疊(例如是介電層組/堆疊)。材料層240可用來後續形成在基礎基底210上的字元線。為了便於說明，本揭露係說明四個層級/組的第一材料/第二材料。在不同的設計與應用中，視該三維記憶體裝置的設計，材料層240可包括任何合適數量的層級/組的第一材料/第二材料共同堆疊。舉例來說，材料層240可以包括64個層級/組的第一材料/第 二材料共同堆疊，後續在三維記憶體裝置內形成64個層級的位元線。
在一些實施例中，基礎基底210係包含任何合適形成三維記憶體裝置的材料。舉例來說，基礎基底210可以包含矽，鍺化矽，碳化矽，矽覆絕緣(SOI)，鍺覆絕緣(GOI)，玻璃，氮化鎵，砷化鎵及/或其他合適的III-V族元素。
在一些實施例中，材料層240包括在基礎基底210上垂直排列(沿著z軸)的絕緣層211(意即第一元件或第一材料)與犧牲層212(意即第二元件或第二材料)的交替堆疊。為了方便說明，絕緣層211與下方對應的犧牲層212被視為同一層級的一元件組或材料組。在本案的一些實施例中，後續會移除犧牲層212以在犧牲層212所在位置設置金屬閘極材料從而形成字元線。在本案的一些實施例中，犧牲層212可以包含任何不同於絕緣層211的合適材料。舉例來說，犧牲層212可以包含多晶矽，氮化矽，多晶鍺及/或多晶矽鍺。在本案的一些實施例中，犧牲層212可包含氮化矽。絕緣層211可以包含任何合適的絕緣材料，例如氧化矽。材料層240可以係在基礎基底210上交替沉積絕緣層211以及犧牲層212來形成。舉例來說，可以在基礎基底210上設置一絕緣層211，然後在絕緣層211上設置一犧牲材料層212，然後反覆進行。絕緣層211與犧牲層212的處理可以包括任何合適的方法，例如化學氣相沉積法(CVD)，物理氣相沉積法(PVD)，電漿輔助化學氣相沉積法(PECVD)，濺鍍，有機金屬化學氣相沉積法(MOCVD)及/或原子層沉積法(ALD)。在本案的一些實施例中，絕緣層211與犧牲層212是以化學氣相沉積法形成。
為能清楚說明，基底200被區分為兩個區域，例如是區域A與區域B。在該三維記憶體裝置的後續製程中，數個字元線(閘極)係沿著平行於基底200頂面的一水平方向(例如是x軸)通過區域A與區域B而形成。並且，在下文所述的後續製程之後，數個字元線階梯結構形成於區域A，數個半導體通道形成在區域B。需注意的是，區域A與區域B僅為了方便說明而區分，並非表示基底200的物理性分割或是基底200的尺寸。
第3A圖與第3B圖係依據本案的一些實施例所繪示用於形成該三維記憶體裝置的例示性結構300。第3A圖為結構300的俯視面301，第3B圖為結構300在方向3-3’的橫截面302。第3A圖與第3B圖所繪示出的結構可視為一「階梯結構」或是一「階梯腔體結構」。術語「階梯結構」，「階梯腔體結構」或其他類似名稱是指具有階梯狀表面的一結構。在本揭露中，「階梯狀表面」是指包括至少兩個(例如第一和第二)水平表面(例如，沿著x-y平面)和至少兩個垂直表面(例如，沿著z軸方向)的一組表面，各個第一水平表面和第二水平表面皆鄰接從該第一水平表面的第一邊緣向上延伸的該第一垂直表面，第二水平表面也鄰接該第二垂直表面，並從該第二水平表面的第二邊緣向下延伸。所謂「階梯」是指具有垂直高度落差的一組相鄰表面。
該階梯結構可以具有不同的階梯狀表面，如第3A圖與第3B圖所示，使該階梯結構的水平橫斷面形狀依據基底300頂面(意即基底300的頂面)垂直距離的變化而逐步改變。在本案的一 些實施例中，結構300例如是沿著垂直方向(意即z軸方向)利用一遮罩反覆地蝕刻材料層240的絕緣層211與犧牲層212而成。為了方便說明，蝕刻材料層240所形成的該結構係為在基礎基底210上的堆疊240’。由此，如第3A圖與第3B圖所示，結構300可包括數個絕緣層(例如是211-1、211-2、211-3、211-4)以及數個犧牲層(例如是212-1、212-2、212-3)。除了底絕緣層211-4外，各絕緣層211可與其相鄰、在下方且在y軸上具基本相同的長度/外型的一犧牲層共同形成同一組或同一層級。舉例來說，絕緣層211-1與犧牲層212-1形成一第一層級，絕緣層211-2與犧牲層212-2形成一第二層級，依此類推。各層級的絕緣層與犧牲層的蝕刻可經由同一或是不同的蝕刻製程進行。該蝕刻製程可以是一電漿製程，例如是使用氧電漿的反應式離子蝕刻(RIE)製程。在本案的一些實施例中，該反應式離子蝕刻製程可以包含蝕刻氣體，如四氟甲烷(CF4)，六氟化硫(SF6)，氯仿(CHF3)及/或其他合適的氣體。許多其他蝕刻方法也同樣適用。在形成該階梯狀表面之後，完全移除該遮罩，例如是透過拋光或是使用去光阻劑。在本案的一些實施例中，也可以利用多層的光阻層及/或多次的蝕刻製程來形成該階梯狀表面。如第3A圖所示，結構300內各層級的絕緣層(意即211-1、211-2、211-3與211-4)在z方向被暴露出。
第4A圖與第4B圖係依據本案的一些實施例所繪示用於形成該三維記憶體裝置的例示性結構400。其中，第4A圖為結構400的俯視面401，第4B圖為結構400沿4a-4a’方向的橫截面402。第4C圖為結構400沿4b-4b’方向的橫截面403。第4D圖為結構400沿4c-4c’方向的橫截面404。在本案的一些實施例中，結構400包含形成在區域B的複數個半 導體通道220。半導體通道220可沿著y軸排列成數個陣列，且各陣列之間被一合適的距離分隔，該距離可視該三維記憶體裝置的設計/佈局而為任何合理的距離。各陣列的半導體通道220可具有相同數量或不同數量的半導體通道220。為了便於說明，如第4A圖所示，在本揭露中，各陣列包括五個半導體通道220，形成3x2的陣列排列。半導體通道220沿著z軸通過堆疊240’並深入基礎基底210，用於該三維記憶體裝置的源極及/或汲極的後續製程。半導體通道220與後續形成的字元線可形成數個記憶體單元，例如是用於該三維記憶體裝置的資料存儲。
各半導體通道220可大體上具有沿著z軸延伸的柱狀結構且可以包括複數個依序圍繞的層(未繪示於圖中)。舉例來說，半導體通道220可以包含有沿著z軸延伸且位於半導體通道220中央的一介電核心。該介電核心可以被一半導體通道層所圍繞。該半導體通道層可以被一記憶體層所圍繞。介電核心，半導體通道層以及記憶體層可以各自包含一層或多層，並且一起填入一通道孔內而形成半導體通道220。在本案的一些實施例中，該通道孔的形成方法可以係利用一遮罩來圖案化堆疊240’並進行一合適的蝕刻步驟，例如乾蝕刻及/或濕蝕刻，蝕刻自該遮罩暴露出的部分堆疊240’。以將未被具有圖案之遮罩覆蓋的堆疊結構部分地移除。該通道孔可以通過堆疊240’並且大體上延伸至基礎基底210中。在該通道孔形成後可以移除該遮罩。
舉例來說，記憶體層可以形成在通道孔上並接觸通道孔的側壁。在本案的一些實施例中，記憶體層可以包含位於該通道孔側壁上一層或多層的區塊介電層，以將該通道孔內的其他層與環繞該通道孔 的堆疊240’絕緣。該記憶體層還可以包括在上面且被該區塊介電層圍繞的一儲存單元層(記憶層)，以儲存電荷並在z軸方向上形成複數個電荷儲存區域。該記憶體層可以包括在上面且被該記憶體層圍繞的一穿隧層(例如穿隧介電)。穿隧效應可以透過施加合適的穿隧壓差而在該穿隧層中展現。在本案的一些實施例中，根據不同三維記憶體裝置的操作，穿隧效應可以利用熱載子注入或以FN穿隧促使電荷移轉的機制進行。
一層或多層區塊介電層可以包括一第一區塊層，該第一區塊層包含高介電常數的一介電金屬氧化層。術語「金屬氧化」係包含一金屬元素以及一非金屬元素，例如氧，氮或其他合適的元素。舉例來說，該介電金屬氧化層可以包含氧化鋁，氧化鉿，氧化鑭，氧化釔，氧化鉭，矽酸鹽，氮摻雜化合物，合金等等。該第一區塊層可以利用如低壓化學氣相沉積，原子層沉積，化學氣相沉積及/或其他合適的方法形成。
一層或多層的區塊介電層可以包括位於該介電金屬氧化層上且包含另一介電材料的一第二區塊層。該另一介電層可以不同於該介電金屬氧化層。該另一介電層可以包含氧化矽，組成不同於該第一區塊層的一介電金屬氧化物，氧氮化矽，氮化矽及/或其他合適的介電材料。該第二區塊層可以利用如低壓化學氣相沉積法，原子層沉積法，化學氣相沉積法及/或其他任何合適的方法形成。於一些實施例中，該些一個或多個的區塊介電層包含氧化矽，並以化學氣相沉積法形成。在本案的一些實施例中，該層或多層的區塊介電層包含氧化矽，由化 學氣相沉積法形成。
儲存單元層可以依序地形成在該層或多層的區塊介電層上。該儲存單元層可以包含有一電荷捕捉材料，例如是一介電電荷捕捉材料(例如氮化矽)及/或一導電材料(例如摻雜多晶矽)。在本案的一些實施例中，該介電電荷捕捉材料層包含氮化矽，可以用化學氣相沉積，原子層沉積，物理氣相沉積，及/或其他合適的方法形成。
該穿隧層可以依序形成在該記憶體層上。該穿隧層可以包含氧化矽，氧化氮，氮氧化矽，介電金屬氧化物，介電金屬氮氧化物，介電金屬矽酸鹽，合金及/或其他合適的材料。該穿隧層可以用化學氣相沉積法，原子層沉積法，物理氣相沉積法，及/或其他合適的方法形成。在本案的一些實施例中，該穿隧層包含氧化矽，由化學氣相沉積法形成。
該半導體通道層可以依序形成在該穿隧層上。該半導體通道層可以包含一層或多層合適的半導體材料，例如矽，矽鍺，鍺，III-V族化合物材料，II-VI族化合物材料，有機半導體材料，及/或其他合適的半導體材料。該半導體通道層可以用合適的方法形成，例如是金屬有機化學氣相沉積法，低壓化學氣相沉積法，化學氣相沉積法，及/或其他合適的方法。在本案的一些實施例中，該半導體通道層是先以化學氣相沉積法沉積一非晶矽層，接著進行一退火製程將該非晶矽層轉變為單晶矽層。在本案的一些實施例中，其他非晶材料也可以用被退火將其結晶化以形成該半導體通道層。
該介電核心可形成在該半導體通道層上並填滿該通道孔中央的空間。該介電核心可以包含合適的介電材料，例如氧化矽及/或有機矽酸鹽玻璃。該介電核心可以用合適的共形方法形成(例如低壓化學氣相沉積法)及/或自研磨方法(例如旋轉塗布)。在本案的一些實施例中，該介電核心包含氧化矽且以低壓化學氣相沉積法形成。
絕緣材料413可以形成半導體結構400。舉例來說，絕緣材料413可以形成在區域A上並且使得絕緣材料413的頂面可與絕緣層211-1共平面。在本案的一些實施例中，絕緣材料413還可以形成在絕緣層211-1上，且半導體通道220還穿透絕緣材料413。絕緣材料413可包含任何合適的絕緣材料，例如是氧化矽。絕緣材料413的處理可包括任何合適的方法，如化學氣相沉積法，物理氣相沉積法，電漿輔助化學氣相沉積法，濺鍍，有機金屬化學氣相沉積法，及/或原子層沉積法。在本案的一些實施例中，絕緣材料413是利用化學氣相沉積法形成。並且，可利用一平坦化製程，如化學機械研磨(CMP)等，平坦化絕緣材料413的頂面。
結構400更包括複數個絕緣溝槽或垂直溝槽，各該絕緣溝槽或垂直溝槽大體上沿著x軸形成在兩半導體通道220陣列之間，以將堆疊240’分隔為複數個指狀結構，各該指狀結構大體上沿著x軸延伸。在本揭露中，術語「垂直地」是指「沿著x軸」，「大體上垂直於x-y平面」，諸如此類。字元線可大體上形成在各指狀結構中。一垂直溝槽可以包括一個或多個沿x軸的開口。在本案的一些實施例中，該些垂直溝槽可 用於將犧牲層212置換為金屬閘極材料。舉例來說，將金屬閘極材料設置在相鄰的犧牲層212之間以形成字元線結構之後，接著可用一回蝕刻製程移除該溝槽內過多的金屬閘極材料，使得不同層級的字元線可彼此電性絕緣。該些溝槽可依序填入一合適的絕緣材料而形成數個閘線隔槽，也可以視為絕緣側壁子或絕緣狹縫。藉此，後續在相鄰指狀結構之間所形成的字元線可在填入該絕緣材料處達到電性絕緣的效果。
為了便於說明，兩相鄰垂直溝槽221、222如本揭露中第4A圖、第4B圖、第4C圖與第4D圖所示。垂直溝槽221包括分別形成在區域A、B的垂直溝槽221A與垂直溝槽221B。同樣地，垂直溝槽222包括分別形成在區域A、B的垂直溝槽222A與垂直溝槽222B。兩相鄰垂直溝槽221、222將結構400分隔為指狀結構1、2、3，各指狀結構1、2、3包括一陣列的半導體通道220。垂直溝槽221A、222A是用於將後續所形成的該些字元線分隔為不同指狀結構，而形成在區域B的垂直溝槽221B、222B是用於將不同陣列的半導體通道220分隔為沿x軸的不同指狀結構。該些半導體通道220陣列可分別形成數個包含後續形成在指狀結構1、2、3內的字元線的半導體單元。
該些垂直溝槽(例如是221、222)的形成方法可係，利用在該堆疊240’上先形成一遮罩層並圖案化該遮罩，例如是用微影蝕刻，以在該遮罩層內形成對應於該些垂直溝槽的數個開口。然後，進行一合適的蝕刻製程，如乾蝕刻及/或濕蝕刻，以移除自該些開口暴露出的部分堆疊240’直到該些垂直溝槽內暴露出基礎基底210。該蝕刻製程可以是電漿製程，例如是以含氧電漿進行的反應式離子蝕刻製程。在本 案的一些實施例中，該反應式離子蝕刻製程包括蝕刻氣體，例如是使用四氟甲烷，六氟化硫，氯仿，及/或其他合適的氣體。許多其他蝕刻方法也同樣適用。在形成該些垂直溝槽之後可以移除該遮罩層。在本案的一些實施例中，該些垂直溝槽通過堆疊240’的各層級而將堆疊240’分隔為複數個沿著x軸的指狀結構。一個垂直溝槽可包括一個或多個沿著x軸的前述開口，使得各層級中相鄰指狀結構的犧牲層/絕緣層可透過其間設置的該垂直溝槽的開口而相互連接。
第4C圖及第4D圖係分別為沿著切線4b-4b’與4c-4c’所繪示的橫截面示意圖，其分別表現區域A、B的橫截面。如第4C圖所示，垂直溝槽221B、222B形成在半導體通道220所形成的區域B，因而通過絕緣層211-1、211-2、211-3、211-4與犧牲層212-1、212-2、212-3的交替介電堆疊。而前述的該蝕刻製程可繼續進行直到垂直溝槽可達到基礎基底210。由於區域A、B組成材料的差異，該蝕刻製程在這些區域中係造成不同的蝕刻輪廓。舉例來說，位於區域A的垂直溝槽221A、222A大體上是通過絕緣材料與一個或多個的階梯結構，而位於區域B的垂直溝槽221B、222B大體上是通過該交替堆疊。承前所述，在本案的一些實施例中，絕緣層211與絕緣材料413可包括氧化矽。在本案的一些實施例中，犧牲層包括氮化矽。該蝕刻製程可以是濕蝕刻製程，其可在氮化矽材料上造成較多非等向性的蝕刻輪廓。濕蝕刻氮化矽的蝕刻劑可以與氮化矽反應，並在蝕刻時在該側壁上產生一高分子材料層來保護該側壁免於被橫向蝕刻。相比之下，在濕蝕刻氧化矽的過程中形成的高分子材料較少並可觀察到較多的橫向蝕刻，以致於在氧化矽材料上形成較少非等向性的蝕刻輪廓。由此，區域A的垂直溝槽形成包 括一傾斜側壁的蝕刻輪廓，導致該垂直溝槽頂部的溝槽寬度大於該垂直溝槽底部的溝槽寬度。相比之下，區域B所形成的蝕刻輪廓呈現大體上垂直的側壁，表示該頂部的溝槽寬度基本上等同於該底部的溝槽寬度。
第5A圖與第5B圖係依據本案的一些實施例所繪示用於形成該三維記憶體裝置的例示性結構500。第5A圖與第5B圖繪示第4A圖與第4B圖所示結構的犧牲材料被金屬閘極材料取代，並進行一回蝕刻製程以隔離各層的金屬閘極材以形成字元線532-1、532-2、532-3。在本案的一些實施例中，該些犧牲層可透過任何合適的蝕刻製程，如乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程，及/或其組合而移除。在移除該些犧牲層之後，在該些絕緣層之間形成數個水平溝槽並且在該些水平溝槽內設置閘極材料。舉例來說，結構500的各層級包括位於各絕緣層211上的一金屬閘極材料。在本案的一些實施例中，結構500可透過填入一合適的閘極金屬材料來替代犧牲層212，而形成自第5A圖與第5B圖所示的結構500。該金屬閘極材料可沿著x-y平面填入各水平溝槽內並覆蓋各絕緣層211。在該回蝕刻製程之後，該金屬閘極材料可後續形成字元線(即閘極)532-1、523-1、523-3。在本案的一些實施例中，金屬閘極材料可透過一合適的導電材料填入垂直溝槽與水平溝槽內而形成。舉例來說，可利用一合適的處理方法，如原子層沉積法。在本案的一些實施例中，也可利用化學氣相沉積法，物理氣相沉積法，電漿輔助化學氣相沉積法，其他合適的方法，及/或其組合來形成該金屬閘極材料。
在將該金屬閘極材料設置在該些垂直溝槽與該些水平溝槽內之後，接著進行一回蝕刻製程以自該些垂直溝槽移除過多的金屬閘極材料，使得不同層級的該些字元線可彼此電性絕緣。該些垂直溝槽在區域B的各蝕刻輪廓呈現大體上垂直的側壁，可以促進均勻金屬處理並且使得提供整個溝槽高度上金屬閘極材料的均勻回蝕刻。舉例來說，如第5A圖所示，因過多的金屬閘極材料已自垂直溝槽221B、222B的側壁移除，在該回蝕刻製程後所形成的字元線532-1、532-2、532-3的各層係互相電絕緣。相比之下，該些垂直溝槽在區域A所形成的蝕刻輪廓包括一傾斜側壁，使得該些垂直溝槽頂部的溝槽寬度大於該垂直溝槽底部的溝槽寬度。該傾斜輪廓導致垂直溝槽221A、222A內不均勻的金屬閘極材料處理。舉例來說，金屬閘極材料易聚集在垂直溝槽221A、222A底部，並且可能無法利用該回蝕刻製程自該些垂直溝槽底部的側壁上完全移除過多的金屬閘極材料。殘留溝槽側壁上的閘極材料(如虛圓圈540所示)可能導致數層級的字元線結構之間的短路或漏電流。舉例來說，如第5B圖所示，由於過多的金屬閘極材料在該回蝕刻製程後仍殘留在該側壁上而使字元線532-2電連接到字元線532-3。
此外，還可在例式性結構上形成了進一步的結構以完成該三維NAND記憶體裝置，同時為了方便說明而在本揭露中省略了其他結構的製程細節。舉例來說，金屬接觸通孔可以形成在各層級上以將各層級的字元線連接到一外部電路。在本案的一些實施例中，該些金屬接觸通孔的形成是透過圖案化該交替堆疊來形成數個接觸開口暴露出各層級上的接觸區域，再於該些接觸開口內填入一合適的導電材料而形成該些金屬接觸通孔。該圖案化製程可包括在該介電堆疊上形成一 遮罩，進行一微影蝕刻製程以在該遮罩內定義出該些接觸開口，並且移除該些接觸開口內的材料直至暴露出字元線階梯區所需的接觸區域。各層級的接觸區域可以在一個或多個字元線上。此外，該些接觸開口可填入一合適的導電材料，例如鎢，鋁，及/或銅。
第6圖至第8圖係依據該三維NAND記憶體裝置的俯視示意圖，與該陣列區的寬度相比，閘線隔槽在該字元線階梯區的寬度是增加的。增加該字元線階梯區頂面的閘線隔槽寬度可導致該閘線隔槽底部的寬度增加。由此，增加該字元線階梯區的該閘線隔槽寬度所帶來的優勢在於促進均勻金屬處理並避免金屬聚集在該閘線隔槽的底部。而該閘線隔槽內均勻金屬處理則更可提供均勻金屬閘極材料回蝕刻，同時避免該些相鄰閘極之間的短路或漏電流。在其他不同的設計或應用之下，該閘線隔槽的設置與定位不應侷限於本次揭露的實施例，而可依據不同的設置規則而變化。
第6圖係依據本案揭露的一些實施例所繪示用於形成該三維記憶體裝置的例示性結構600。第6圖為例示性結構600的俯視面601，其包括字元線階梯區A與陣列區B。區域A、B在以虛線標示的一區域邊界602上彼此緊鄰。一陣列的半導體通道620形成在區域B且一陣列的金屬接觸通孔624形成在區域A。該些半導體通道與該些金屬接觸通孔形成在一對閘線隔槽621、622之間。閘線隔槽621包括形成在區域A的閘線隔槽621A與形成在區域B的閘線隔槽621B。同樣地，閘線隔槽622包括分別形成在區域A、B的閘線隔槽622A、622B。由俯視面601所示，各閘線隔槽621A、621B、622A、622B可具有一矩形。例示性 結構600還可包括在清楚及簡化考量下而未繪示於第6圖的結構及/或功能。
為了減少金屬閘極材料聚集在該些垂直溝槽的底部，閘線隔槽在該字元線階梯區的寬度可以大於在該陣列區的寬度。舉例來說，閘線隔槽621B、622B具有一寬度a且閘線隔槽621A、622A具有可大於寬度a的一寬度b。閘線隔槽在該字元線階梯區的增加寬度，可使所提供的化學反應物或濕/乾蝕刻製程的反應離子更容易進入該些垂直溝槽底部，而能改善該些垂直溝槽底部的蝕刻速率。因此，越寬的開口可使該些垂直溝槽底部的開口越寬，從而促使均勻金屬閘極材料處理而避免溝槽底部的金屬聚集。而在後續的回蝕刻製程中，該些字元線階梯結構上均勻的金屬閘極材料處理可在該些垂直溝槽側壁上造成均勻的回蝕刻速率並電性絕緣不同層級的字元線。
第6圖所示例示性結構600的俯視示意圖說明閘線隔槽621A、622A具有一矩形開口。閘線隔槽621A、622A在y方向上所測得的寬度「b」可彼此不同。舉例來說，由於各種因素決定的名義上數值使得寬度「b」可大於寬度「a」。舉例來說，寬度最小幅度的增加可能會使該溝槽底部的寬度亦最小幅度的增加，從而提供有限的優勢。另一方面，由於閘線隔槽係形成在該些半導體通道與該些金屬接觸通孔附近，寬度的增加亦減少該些閘線隔槽與相鄰結構之間的分離程度，而該分離程度導致蝕刻風險的增加並造成閘線隔槽與該相鄰結構之間不良的電性接觸。此外，增加閘線隔槽寬度也佔用更多的設備空間，因此對裝置密度有影響。該閘線隔槽的寬度設計應至少考慮並權衡如 上所述之因素以為特定裝置提供標準設計。在本案的一些實施例中，寬度b可以大於寬度，約大於10奈米(nm)到50奈米之間。例如，寬度b可以大於寬度a約20奈米。在本案的一些實施例中，閘線隔槽621A、622A可具有基本相同的寬度。在本案的一些實施例中，可依據裝置需求與設計而使閘線隔槽621A、622A具不同的寬度。在本案的一些實施例中，依據該交替堆疊的材料組成，亦可使寬度「a」大於寬度「b」以減少金屬聚集。
第7圖係依據本案揭露的一些實施例所繪示的用於形成該三維記憶體裝置例示性結構700。第7圖為例示性結構700的俯視面701，其包括字元線階梯區A與陣列區B。區域A、B在以虛線標示的一區域邊界702上彼此緊鄰。相似於第6圖所示的例示性結構600，一陣列的半導體通道720形成在區域B且一陣列的金屬接觸通孔724形成在區域A。該些半導體通道與該些金屬接觸通孔形成在一對閘線隔槽721、722之間。閘線隔槽721包括形成在區域A的閘線隔槽721A與形成在區域B的閘線隔槽721B。同樣地，閘線隔槽722包括分別形成在區域A、B的閘線隔槽722A、722B。例示性結構700還可包括在清楚及簡化考量下而未繪示於第7圖的結構及/或功能。
第7圖所示之例示性結構700的俯視示意圖說明閘線隔槽721A、722A具有數個矩形開口，且該矩形開口具有延伸於x方向的一彎曲的末端。而設置在矩形狹縫角落處(即垂直側壁的交接處)的閘極材料對於均勻處理與回蝕刻的實現則更具挑戰性。由於設置在該兩側壁上的閘極材料基本上會堆積在相同的區域上並造成金屬團聚，金 屬聚集可發生在較為緊密的空間(例如是由相互呈90°設置的兩側壁之間的角落所構成的空間)。彎曲的末端可減少團聚並且更可進一步改善均勻處理和回蝕刻，從而達到有效地分隔相鄰該字元線結構的優點。在本案的一些實施例中，閘線隔槽721A、722A各自的彎曲的末端731、732可以是以寬度b作為直徑連接閘線隔槽兩側(如第7圖所示的頂側與底側)所形成的半圈。在本案的一些實施例中，該些彎曲的末端可以是具有合適於特定裝置需求與設計目標之曲率設計或彎曲度的任何結構。舉例來說，該彎曲的末端可包括一圓弧結構，且其圓弧半徑可以是任何合適的數值。在本案的一些實施例中，彎曲的末端731、732可具有基本相同的曲率設計。在本案的一些實施例中，該些彎曲的末端可具有不同的曲率設計。如同第6圖所示的實施例，在本案的一些實施例中，依據該交替堆疊的材料組成也可以使寬度「a」大於寬度「b」以減少金屬團聚。
第8圖係依據本案揭露的一些實施例所繪示用於形成該三維記憶體裝置的例示性結構800。第8圖為例示性結構800的俯視面801，其包括字元線階梯區A與陣列區B。區域A、B在以虛線標示的一區域邊界802上彼此緊鄰。如同第6圖與第7圖分別所示的例示性結構600、700，一陣列的半導體通道820形成在區域B且一陣列的金屬接觸通孔824形成在區域A。該些半導體通道與該些金屬接觸通孔形成在一對閘線隔槽821、822之間。閘線隔槽821包括形成在區域A的閘線隔槽821A與形成在區域B的閘線隔槽821B。同樣地，閘線隔槽822包括分別形成在區域A、B的閘線隔槽822A、822B。例示性結構800還可包括在清楚及簡化考量下而未繪示於第8圖的結構及/或功能。
第8圖所示之例示性結構800的俯視示意圖說明閘線隔槽821A、822A具有逐漸增大的開口，且該開口具有一彎曲的末端。該些閘線隔槽的寬度沿著x方向延伸而逐漸增加。如第8圖所示，閘線隔槽821A、822A在區域A、B的該區域邊界上分別緊鄰閘線隔槽821B、822B，並且靠近半導體通道820。因此，閘線隔槽821A、822A的寬度821A、822A逐漸增加而非保持均勻，可以透過減少不欲發生的短路或減少影響半導體通道820形狀的可能性來降低其對造成半導體通道820的風險。如第4A圖、第4B圖、第4C圖、第4D圖所示，當區域A自區域A、B間的該區域邊界延伸於該正x方向時，其下方字元線階梯結構的數量則逐漸減少而絕緣材料413的深度則逐漸增加。如第8圖所示的例示性結構800可以是三維記憶體裝置的一部分，且該三維記憶體裝置可包括延伸於其他方向的字元線階梯區，例如是負y方向、正x及/或負x方向，及/或任何合適的方向。逐漸增加的閘線隔槽開口可根據絕緣材料413逐漸增加的深度而設計，以在沿著x方向的該垂直溝槽內達到均勻處理與回蝕刻，進而避免金屬聚集。如同前述第7圖所示的彎曲的末端，該彎曲的末端可減少聚集問題並且可以進一步改善均勻處理和回蝕刻，從而達到有效地分隔相鄰該字元線結構的優點。在本案的一些實施例中，閘線隔槽821A、822A各自的彎曲的末端831、832可如同第7圖所示的彎曲的末端731、732。在本案的一些實施例中，彎曲的末端831、832可具有基本相同的曲率設計，該些彎曲的末端可包括一圓弧結構，且其圓弧半徑可以是任何合適的數值。在本案的一些實施例中，該些彎曲的末端可具有不同的曲率設計。在本案的一些實施例中，閘線隔槽821A、822A的末端(即，該些閘線隔槽在x方向最遠離該邊界 的部分)與最末位的該金屬接觸通孔(在x方向上最遠離該邊界的金屬接觸通孔)之間的一水平距離「c」(在x方向上測量)約為0.5微米(μm)至2微米。在本案的一些實施例中，該水平距離可以是約為1.5微米。如同第6圖所示的實施例，在本案的一些實施例中，依據該交替堆疊的材料組成也可以使寬度「a」大於寬度「b」以減少金屬團聚。
第9圖係依據本案揭露的一些實施例所繪示用於形成該三維記憶體裝置的例示性流程圖900。為了便於說明，流程圖900中所示的操作係根據第2A圖、第2B圖、第3A圖、第3B圖、第4A圖、第4B圖、第4C圖、第4D圖、第5A圖、第5B圖、第6圖、第7圖、第8圖與第9圖的內容描述。在本次揭露的各種實施例中，流程圖900的操作可以由不同的順序進行及/或改變。
在操作流程902中，可以提供一基底。第2A圖及第2B圖繪示本操作流程中的一例示性基底。該基底可以包括一基礎基底與在該基礎基底上的一材料層。該基礎基底可以包含任何合適形成三維記憶體裝置的材料。舉例來說，該基礎基底可以包含矽，鍺化矽，碳化矽，矽覆絕緣，鍺覆絕緣，玻璃，氮化鎵，砷化鎵，及/或其他合適的III-V族元素。在本案的一些實施例中，該材料層可包括沿著該基礎基底上的垂直方向排列的數絕緣層和數犧牲層的一交替堆疊。
在操作流程904中，可自操作流程902所提供的基底形成具有一階梯結構的一交替介電材料堆疊。參照第2A圖及第2B圖所示，一些交替堆疊的絕緣層/犧牲層對可以形成在該堆疊內。參照第3A圖及第 3B圖所示，可在該交替介電材料堆疊上形成一階梯結構。此外，參照第4A圖及第4B圖所示，複數個半導體通道可通過該堆疊結構而形成並大體上伸入該基底內。各該半導體通道可包括至少一介電核心，一半導體通道層，與一記憶層。該些半導體通道可以透過依序沉積該記憶層，該半導體通道層與該介電核心而形成。
在操作流程906中，可形成通過該堆疊的數個閘線隔槽，然後透過形成數溝槽並移除該些犧牲層，接著沉積並回蝕刻該金屬閘極材料。此外，參照第4A圖及第4B圖所示，通過該堆疊的數閘線隔槽可形成自數個沿著該水平方向延伸的垂直溝槽，以將該堆疊分隔為複數個指狀結構。至少一閘線隔槽包括一個或多個沿著該水平方向延伸的開口，以連接同一層級的相鄰指狀結構內的犧牲層/絕緣層對。該些垂直溝槽可以透過圖案化該堆疊上的一遮罩並蝕刻自該遮罩暴露出的部分堆疊而形成。在形成該介電材料後，可利用一凹陷蝕刻及/或化學機械研磨製程來平坦化該堆疊的頂面。數個金屬接觸通孔可以形成在該些字元線上。一個或多個金屬接觸通孔可以形成在相互連接的字元線上，以將該些相互連接的字元線電連接至一外部電路。
此外，參照第6圖及第8圖所示，操作於該交替堆疊的蝕刻製程可形成在x方向上具不同寬度的數閘線隔槽。在本案的一些實施例中，閘線隔槽在該字元線階梯區的寬度大於閘線隔槽在該陣列區的寬度。閘線隔槽在該字元線階梯區的增加寬度可由該交替堆疊的材料組成而決定，其可使所提供的化學反應物或濕/乾蝕刻製程的反應離子更容易進入該垂直溝槽底部而能改善該垂直溝槽底部的蝕刻速率。因 此，越寬的開口越能使該些垂直溝槽底部的開口越寬，從而促進均勻的閘極材料處理而避免該垂直溝槽底部的金屬聚集。而在後續的回蝕刻製程中，該些字元線階梯結構上均勻的閘極材料處理可以在該溝槽側壁上產生均勻的回蝕刻速率並電絕緣不同層級的字元線。該寬度的調整可取決於若干因素，例如是該字元線階梯區及陣列區的材料組成，增加的閘線隔槽寬度影響該些半導體通道區所帶來的風險，以及增加的閘線隔槽寬度所需空間對於裝置密度的影響。
參照第6圖所示，該字元線階梯區的該些閘線隔槽可具有數個矩形開口，且該些矩形開口於y方向上所測量的寬度可大於閘線隔槽在該陣列區的寬度。在本案的一些實施例中，該字元線階梯區的閘線隔槽寬度可以大於其在該陣列區的寬度，約大於於10奈米到50奈米之間。例如，該寬度的差距例如是約為20奈米。在本案的一些實施例中，可依據裝置需求與設計，而使閘線隔槽在該字元線階梯區具有不同的寬度。
參照第7圖所示，閘線隔槽可具有數個矩形開口，且各矩形開口具有一彎曲的末端。彎曲的末端可減少該些閘線隔槽底部的金屬聚集更可以改善均勻處理與回蝕刻，從而達到有效地分隔相鄰該字元線結構的優點。在本案的一些實施例中，該些閘線隔槽的該些彎曲的末端可以是以閘線隔槽的寬度作為直徑連接閘線隔槽兩側所形成的半圈。在本案的一些實施例中，該些彎曲的末端可以係具有符合特定裝置需求與設計的曲率設計或彎曲度的任何結構。在本案的一些實施例中，該字元線階梯區所形成的閘線隔槽的彎曲的末端可具有基本相同 的曲率設計。本案的一些實施例中，該些彎曲的末端可以具有不同的曲率設計。
參照第8圖所示，該字元線階梯區的閘線隔槽可具有逐漸增大的開口，且各該開口具有一彎曲的末端。該些閘線隔槽的寬度沿著x方向延伸而逐漸增加。閘線隔槽的漸增寬度可減少潛在短路發生或減少影響半導體通道形狀的可能性，進而降低其對該些半導體通道所造成的風險。此外，漸增的閘線隔槽開口可根據字元線階梯區的該絕緣材料逐漸增加的深度而設計，使得沿著x方向的該垂直溝槽內可達到均勻處理與回蝕刻的效果，進而避免金屬聚集。此外，位於該字元線階梯區的閘線隔槽末端的該彎曲的末端可減少金屬聚集且更可以改善均勻處理和回蝕刻，從而達到有效地分隔相鄰該字元線結構的優點。在本案的一些實施例中，位於該字元線階梯結構的閘線隔槽的該些彎曲的末端可具有基本相同的設計。在本案的一些實施例中，該些彎曲的末端可以具有不同的曲率設計。在本案的一些實施例中，閘線隔槽的該末端(即，該彎曲的末端上最遠離該區域邊界的一點)與最末位的該金屬接觸通孔(最遠離該區域邊界的金屬接觸通孔)之間的一水平距離約為0.5微米至2微米。在本案的一些實施例中，該水平距離可以是約為1.5微米。
在本揭露中係說明三維NAND記憶體裝置，與該陣列區的寬度相比閘線隔槽在字元線階梯區具有較大的寬度。增加該字元線階梯區頂面的閘線隔槽寬度可導致該閘線隔槽底部的增加寬度。因此，增加該字元線階梯區的該閘線隔槽寬度有助於均勻金屬處理並且避免該 閘線隔槽底部的金屬聚集。該閘線隔槽內均勻金屬處理從而提供均勻閘極材料回蝕刻並且避免相鄰閘極間的漏電流或短路。
在本案的一些實施例中，一記憶體裝置包括一基底以及該基底上複數個沿著一第一方向延伸的字元線。該第一個方向係沿著x方向。複數個字元線在一第一區域形成一階梯結構。複數個通道區形成在一第二區域並通過該些字元線。該第二區域在一區域邊界上緊鄰該第一區域。該記憶體裝置還包括複數個形成在該第二區域的接觸結構。各該接觸結構電連接至該些字元線中至少一個。該記憶體裝置還包括沿著該第一方向且在該第一區域與該第二區域的一絕緣溝槽，在該第二方向上所測得該絕緣狹縫在該第一區域的第一寬度大於在該第二方向上所測得該絕緣狹縫在該第二區域的第二寬度。
在本案的一些實施例中，一記憶體裝置包括沿著一第一方向的一字元線階梯區。該記憶體裝置還包括一陣列區。該記憶體裝置另包括設置在相鄰狹縫結構之間的複數個半導體通道。該記憶裝置還包括複數個狹縫結構，各狹縫結構包括分別形成在該字元線階梯區與該陣列區的一第一狹縫結構與一第二狹縫結構。該第一狹縫結構與該第二狹縫結構的寬度不同。
在本案的一些實施例中，記憶體裝置包括一基底以及形成在該基底上的一狹縫。該狹縫包括緊鄰一陣列狹縫的一字元線階梯狹縫。該字元線階梯狹縫與該陣列狹縫分別形成在字元線階梯區與陣列區。該字元線階梯狹縫的寬度大於該陣列狹縫的寬度。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。

Claims (19)

  1. 一種記憶體裝置，其包含：一基底；複數個字元線沿著一第一方向延伸於該基底上，其中該些字元線在一第一區域形成一階梯結構；複數個通道形成在一第二區域且通過該些字元線，其中該第二區域在一區域邊界上緊鄰該第一區域；以及一絕緣狹縫沿著該第一方向延伸並形成在該第一區域與該第二區域，其中該第一區域中以一第二方向測量該絕緣狹縫的一第一寬度大於該第二區域中以該第二方向測量該絕緣狹縫的一第二寬度。
  2. 如請求項1所述之記憶體裝置，其中該第一方向平行於該基底的頂表面。
  3. 如請求項1所述之記憶體裝置，其中，該第二方向垂直於該第一方向。
  4. 如請求項1所述之記憶體裝置，其中，該第一寬度是均勻的沿著該第一方向。
  5. 如請求項1所述之記憶體裝置，其中，該第一寬度大於該第二寬度約10奈米(nm)至50奈米。
  6. 如請求項1所述之記憶體裝置，其中，該第一寬度沿著遠離該區域邊界的該第一方向逐漸增加。
  7. 如請求項1所述之記憶體裝置，其中，該第一區域的該絕緣狹縫包括一矩形形狀。
  8. 如請求項1所述之記憶體裝置，其中，該第一區域的該絕緣狹縫具有一彎曲的末端結構。
  9. 如請求項8所述之記憶體裝置，其中，該彎曲的末端結構包含一圓弧結構。
  10. 如請求項8所述之記憶體裝置，更包含形成在該第一區域的複數個接觸結構，其中各該接觸結構與該些字元線的至少一個電連接，並且各該接觸結構的各部份與距離該區域邊界最遠的該彎曲的末端結構在該第一方向上相互分隔約0.5微米(μm)至2微米。
  11. 一種記憶體裝置，其包含：一字元線階梯區延伸於一第一方向上；一陣列區；以及複數個狹縫結構，其中各該狹縫結構包括分別形成於該字元線階梯區與該陣列區的一第一狹縫結構與一第二狹縫結構，且該第一狹縫結構的寬度大於該第二狹縫的寬度。
  12. 如請求項11所述之記憶體裝置，其中該些狹縫結構沿著該第一方向延伸且該寬度以與該第一方向垂直的一第二方向上測量。
  13. 如請求項11所述之記憶體裝置，該第一寬度是均勻的沿著該第一方向。
  14. 如請求項11所述之記憶體裝置，其中該第一狹縫結構的該寬度大於該第二狹縫結構的該寬度約10奈米至50奈米。
  15. 如請求項11所述之記憶體裝置，其中該第一寬度沿著該第一方向逐漸增加。
  16. 如請求項11所述之記憶體裝置，其中該些狹縫結構之一包括一矩形形狀。
  17. 如請求項11所述之記憶體裝置，其中該些狹縫結構之一具有一彎曲的末端結構。
  18. 如請求項17所述之記憶體裝置，其中該彎曲的末端結構包含一圓弧結構。
  19. 一種記憶體裝置的形成方法，包含：提供包括一字元線階梯區與一陣列區的一基底；蝕刻該基底以在該字元線階梯區形成一字元線階梯狹縫；以及蝕刻該基底以在該陣列區形成一陣列狹縫，其中該字元線階梯狹縫的寬度大於該陣列狹縫的寬度。
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