TWI758031B - 包括具有梅花形狀的通道結構的三維記憶體元件 - Google Patents

包括具有梅花形狀的通道結構的三維記憶體元件 Download PDF

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Abstract

三維(3D)記憶體元件，包括一基底和一通道結構。所述通道結構在所述基底之上垂直地延伸，並且在一平面圖中具有包括多個花瓣的一梅花形狀。所述通道結構包括分別位在所述多個花瓣中的多個半導體通道，以及位於所述多個半導體通道之上並且與所述多個半導體通道接觸的多個通道插塞。

Description

包括具有梅花形狀的通道結構的三維記憶體元件
本發明涉及半導體技術領域，特別涉及包括具有梅花形狀的通道結構的三維(3D)記憶體元件及其製作方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，當平面式記憶體單元的特徵尺寸接近下限時，製程技術變得越來越有挑戰性且造價昂貴，使得平面式記憶體單元的儲存密度受到限制。
三維(three dimensional,3D)記憶體元件架構可以解決平面式記憶體的密度限制。3D記憶體元件架構包括記憶體陣列和用於控制傳送和接收來自記憶體陣列的訊號的外圍元件。
本發明目的在於提供一種三維(3D)記憶體元件及其製作方法。
本發明一方面提供一種3D記憶體元件，包括一基底以及一通道結 構。所述通道結構在所述基底之上垂直地延伸，並且在一平面圖中具有包括多個花瓣的一梅花形狀。所述通道結構包括分別位在所述多個花瓣中的多個半導體通道，以及位於所述多個半導體通道之上並且與所述多個半導體通道接觸的多個通道插塞。
本發明另一方面提供一種3D記憶體元件，包括一阻障層、一電荷捕獲層以及一穿隧層，其中所述阻障層、所述電荷捕獲層以及所述穿隧層分別是順形於一梅花形狀的連續層，並且在一平面圖中從外到內依序排列。所述3D記憶體元件還包括在橫向上分別設置在所述梅花形狀的相應頂點處的所述穿隧層的部分的上方且彼此分離的多個半導體通道、在橫向上分別設置在所述多個半導體通道上方且彼此分離的多個花瓣封蓋層，以及在橫向上被所述多個花瓣封蓋層和所述穿隧層包圍的一核心封蓋層，其中所述多個花瓣封蓋層和所述核心封蓋層包括不同的介電質材料。
本發明又另一方面提供了一種用於形成3D記憶體元件的方法，包括以下步驟。形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。依序地形成沿所述通道孔的側壁各自順形於所述梅花形狀的阻障層、電荷捕獲層、穿隧層和半導體通道層。在所述半導體通道層上方形成保護層，以使得位於所述梅花形狀的每個頂點處的所述保護層的頂點厚度大於位於所述梅花形狀的邊緣處的所述保護層的邊緣厚度。使位於所述梅花形狀的所述邊緣處的所述保護層的部分氧化。移除所述保護層的被氧化部分以暴露位於所述梅花形狀的所述邊緣處的所述半導體通道層的部分，留下位於所述梅花形狀的每個頂點處的所述保護層的剩餘部分。移除所述半導體通道層的被暴露部分以將所述半導體通道層分離成各自位於所述梅花形狀的相應頂點處的多個半導體通道。
本發明又另一方面提供了一種用於形成3D記憶體元件的方法，包括以下步驟。形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。沿所述通道孔的側壁從外到內依序形成各自順形於所述梅花形狀的連續阻障層、連續電荷捕獲層和連續穿隧層。形成各自在橫向上被設置在位於所述梅花形狀的相應頂點處的所述連續穿隧層的部分的上方且彼此分離的多個半導體通道。形成分別被設置在相應的所述多個半導體通道之上並且彼此分離，且與所述多個半導體通道接觸的多個通道插塞。
100:3D記憶體元件
101:通道結構
102:阻障層
103:儲存堆疊結構
104:電荷捕獲層
106:穿隧層
107:儲存薄膜
108:半導體通道
110:封蓋層
112:閘極線
200:通道結構
203:儲存堆疊結構
204:阻障層
206:電荷捕獲層
207:儲存薄膜
208:穿隧層
214:核心封蓋層
202A:花瓣
202B:花瓣
202C:花瓣
202D:花瓣
210A:半導體通道
210B:半導體通道
210C:半導體通道
210D:半導體通道
212A:儲存單元
212B:儲存單元
212C:儲存單元
212D:儲存單元
216A:花瓣封蓋層
216B:花瓣封蓋層
216C:花瓣封蓋層
216D:花瓣封蓋層
218A:通道插塞
218B:通道插塞
218C:通道插塞
218D:通道插塞
ta:頂點厚度
te:邊緣厚度
302:阻障層
304:電荷捕獲層
306:穿隧層
308:半導體通道層
310:保護層
312:空隙
314:原生氧化物
316:核心封蓋層
308A:半導體通道
308B:半導體通道
308C:半導體通道
308D:半導體通道
310A:剩餘部分
310B:剩餘部分
310C:剩餘部分
310D:剩餘部分
320A:通道插塞
320B:通道插塞
320C:通道插塞
320D:通道插塞
400:方法
402:步驟
404:步驟
406:步驟
408:步驟
500:方法
504:步驟
506:步驟
508:步驟
510:步驟
512:步驟
514:步驟
516:步驟
518:步驟
x:方向
y:方向
z:方向
AA:切線
BB:切線
CC:切線
C'C:切線
EE:切線
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。
第1圖說明了具有環形通道結構的3D記憶體元件的一個橫截面的平面圖和另一個橫截面的俯視透視圖。
第2A圖和第2B圖說明了根據本發明內容的一些實施例的具有梅花形狀的一個示例性通道結構的一個橫截面的俯視透視圖和橫截面的平面圖。
第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖和第3G圖說明了根據本發明內容的一些實施例的用於形成具有梅花形狀的通道結構的一種示例性製造製程。
第4圖是根據本發明一些實施例的用於形成包括具有梅花形狀的通道結構的3D記憶體元件的一種示例性方法的流程圖。
第5A圖和第5B圖是根據本發明一些實施例的用於形成包括具有梅花形狀的通道結構的3D記憶體元件的另一種示例性方法的流程圖。
將參考附圖描述本發明內容的實施例。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是 可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在...上」、「在...之上」和「在...上方」的含義應以最寬廣的方式來解釋，使得「在...上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在...之上」或「在...上方」並不限於「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底包括「頂」表面和「底」表面。基底的頂表面通常是形成半導體元件的位置。因此，除非文中另外說明，否則半導體元件通常是形成在基底的頂側。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側則是相對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層(其中形成有接觸、互連線和/或垂直互連插塞(VIA))以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「三維記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」或「記憶體串」，例如NAND存儲串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如在本文使用的，術語「垂直的」或「垂直地」意指標稱上垂直於基底的橫向表面的取向。
在習知3D NAND快閃記憶體中，是將儲存單元設置在環形通道結構的陣列的不同平面中。舉例來說，請參考第1圖，左側說明了具有環形的通道結構101的3D記憶體元件100的於x方向和y方向定義之平面(也稱為x-y平面)中的一個橫截面的平面圖，第1圖右側為沿著AA切線切過的橫截面的俯視透視圖。通道結構101垂直地在z方向上在基底(未示出)之上延伸。應當指出，在第1圖中包括了x方向、y方向和z’方向以進一步說明3D記憶體元件100中的部件的空間關係。x方向和y方向是在x-y平面中正交的，其中x-y平面平行於晶圓表面。基底(未示出)包括橫向上在x-y平面中(也就是說，在橫向方向上)延伸的兩個橫向表面，即位於晶圓的正面上的頂面，以及位於晶圓的與正面相對的背面上的底面。z方向垂直於x方向和y方向兩者。如本文中使用的，在基底在z方向上被放置在半導體元件的最低的平面中時，半導體元件(例如，3D記憶體元件100)的一個部件(例如，層或者器件)位於另一個部件(例如，層或者器件)「上面」、「之上」還是「之下是在z方向(垂直於x-y平面的垂直方向)上相對於半導體器件的基底來決定的。上述空間關係的概念可用於理解本發明所描述的所有內容。
3D記憶體元件100還包括儲存堆疊結構103，通道結構101垂直地延伸貫穿儲存堆疊結構103。儲存堆疊結構103包括位於在z方向上與通道結構101鄰接的不同平面中的多個閘極線112以形成位於不同平面中的多個儲存單元。每個閘極線112在橫向上(例如，在x方向上)延伸以變成3D記憶體元件100的字元線。儲存堆疊結構103還包括位於相鄰的閘極線112之間的多個閘極間介電質層(未示出)。換句話說，儲存堆疊結構103包括交錯堆疊的閘極線112和閘極間介電質層。環形通道結構101在平面圖中從外到內包括形成儲存薄膜107、半導體通道108和封蓋層110的同心圓環。儲存薄膜107在平面圖中從外到內包括阻障層 102、電荷捕獲層104和穿隧層106。每個閘極線112和同一個平面中的阻障層102、電荷捕獲層104、穿隧層106和半導體通道108的相對應的部分形成相應儲存單元。
在第1圖的設計中，可以通過增加x-y平面中的通道結構101的密度和z方向上的閘極線112的數量(例如，儲存堆疊結構103的級/層的數量)增加儲存單元密度，然而同一個平面中的每個通道結構101的儲存單元的數量是固定的，也就是說，為僅一個儲存單元。然而，隨著單元層/儲存堆疊結構級的數量保持增加，例如超過96，蝕刻剖面形狀、大小均勻性和生產率之間的基本權衡控制正在變得越來越具挑戰性。舉例來說，例如形成通道孔的蝕刻控制和用於通道孔雙重圖案的互連這樣的問題隨著增加了的通道結構密度和/或儲存堆疊結構級而遭遇嚴重挑戰。
有鑑於上述問題，本發明的各種實施例提供一種包括具有梅花形狀的通道結構的3D記憶體元件，可增加儲存單元密度而不增加通道結構密度或者儲存堆疊結構級數(層數)。梅花形狀可以具有兩個以上的花瓣(例如，3、4、5個等)，其中，在這兩個以上的花瓣中分別形成分離的半導體通道，以使得在同一個平面中，可以為具有梅花形狀的每個通道結構形成兩個以上的儲存單元。由於「邊角效應」，沿具有梅花形狀的通道孔的側壁設置的薄膜的厚度可以變得在梅花形狀的每個頂點處比在邊緣處大。通過利用由邊角效應引起的薄膜厚度分佈，半導體通道拆分製程可以將連續半導體通道層分離成多個分立的且具有或者不具有蝕刻停止層的半導體通道。藉此，本發明可以增加同一個平面中的每單位面積的儲存單元密度，以解決上面描述的各種問題(例如通道孔階段性蝕刻和用於通道孔雙重圖案的互連)。
根據本發明一些實施例，半導體通道拆分製程可包括使保護層(例如，氮化矽薄膜)的部分氧化，之後跟隨對位於梅花形狀的頂點處的保護層的未氧化部分有選擇地對位於邊緣處的被氧化部分進行濕蝕刻製程。然後可以在濕蝕刻製程之後通過使用保護層的剩餘部分作為蝕刻遮罩/蝕刻停止層將半導體通道層(例如，多晶矽薄膜)拆分成分離的半導體通道。可以藉由控制氧化製程(例如，原位蒸氣產生(ISSG)氧化)和選擇性濕蝕刻製程製程，因此更好地控制作為蝕刻遮罩/蝕刻停止層的保護層的剩餘部分的厚度。根據本發明一些實施例，可在通道結構的上端中(例如，分別在分離的半導體通道之上並且與半導體通道接觸)形成分離的通道插塞以增加通道結構的上端上的用於使位元線觸點著陸的接觸面積，因此增加了用於製作位元線觸點的製程餘裕度(process window)。可以通過回蝕刻保護層的剩餘部分的頂部、之後沉積與半導體通道相同的半導體材料(例如，多晶矽)來形成通道插塞。
請參考第2A圖和第2B圖，說明了根據本發明內容的一些實施例的具有梅花形狀的一個示例性通道結構200的一個橫截面的俯視透視圖和橫截面的平面圖。其中，第2A圖和第2B圖各自的左側示出了通道結構200於x-y平面中的橫截面平面圖，第2A圖和第2B圖各自的右側示出了通道結構200沿著x-y平面圖中的BB切線的切過的俯視透視圖。需特別說明的是，第2A圖左側為沿著右側俯視透視圖之CC切線切過(切過半導體通道210D)的橫截面平面圖，第2B圖左側為沿著右側俯視透視圖之C’C’切線切過(切過通道插塞218D)的橫截面平面圖。應當理解，儘管未在第2A圖和第2B圖中示出，但可以將在上面就第1圖中的3D記憶體元件100描述的基底和具有交錯堆疊的閘極線112和閘極間介電質層的儲存堆疊結構103類似地應用於具有通道結構200的3D記憶體元件。舉例來說，第2A圖 和第2B圖之包括通道結構200的3D記憶體元件可以包括：位於基底(未示出)之上的具有交錯堆疊的閘極線(字元線)和閘極間介電質層的儲存堆疊結構203，以及如在下面詳細描述的各自垂直地延伸貫穿基底之上的儲存堆疊結構203並且具有梅花形狀的通道結構200的陣列。基底(未示出)可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣上覆矽(SOI)或者任何其它合適的材料。根據本發明一些實施例，基底是薄化基底(例如，半導體基底)，薄化基底是通過研磨、濕蝕刻製程、乾蝕刻製程、化學機械研磨(CMP)或者其任意組合從正常厚度被減薄獲得的。
根據本發明一些實施例，如在第2A圖和第2B圖中示出的，與習知的環形通道結構不同，通道結構200具有梅花形狀，梅花形狀在平面圖中具有兩個以上花瓣，例如四個，包括花瓣202A、花瓣202B、花瓣202C和花瓣202D。根據本發明一些實施例，花瓣202A、花瓣202B、花瓣202C或者花瓣202D分別可具有標稱上相同的大小和形狀。根據本發明一些實施例，相鄰的花瓣202A、花瓣202B、花瓣202C和花瓣202D互相夾有標稱上相同的角度(例如，90°)。梅花形狀可以具有分別位於相應於花瓣202A、花瓣202B、花瓣202C和花瓣202D的四個頂點。如在第2A圖和第2B圖中示出的，梅花形狀之相應於花瓣202A、花瓣202B、花瓣202C和花瓣202D的頂點可以是彎曲的。應當理解，在一些實施例中，每個頂點也可以具有任何其它合適的形狀。梅花形狀可以還包括連接頂點的邊。換句話說，根據本發明一些實施例，每個頂點是兩個邊在相交處的凸出部。
請繼續參考第2A圖和第2B圖，通道結構200可以包括順形於梅花形狀並且沿通道結構200的通道孔的側壁被形成的儲存薄膜207。根據本發明一些實施例，儲存薄膜207是在平面圖中從外到內依序包括阻障層204、電荷捕獲層 206和穿隧層208的複合介電質層。根據本發明一些實施例，阻障層204、電荷捕獲層206和穿隧層208中的各者是順形於梅花形狀的連續層。根據本發明一些實施例，阻障層204、電荷捕獲層206和穿隧層208中的各者的厚度(在x-y平面中)是在平面圖中標稱上均勻的。也就是說，阻障層204可以具有標稱上均勻的厚度，電荷捕獲層206可以具有標稱上均勻的厚度，並且穿隧層208可以具有標稱上均勻的厚度。應當理解，在不同的示例中，阻障層204、電荷捕獲層206和穿隧層208的厚度可以是標稱上相同或者不同的。
阻障層204(也被稱為阻隔氧化物)可以沿通道孔的側壁被形成，並且可以包括氧化矽、氮氧化矽、高介電常數(high-k)介電質或者其任意組合。根據本發明一些實施例，閘極介電質層(未示出)在橫向上被設置在阻障層204與閘極線(未示出)之間，或者是與阻障層204接觸的閘極線的部分。例如，閘極介電質層可以包括高介電常數介電質，其中適用的高介電常數介電質包括但不限於氧化鋁(Al2O3)、氧化給(HfO2)、氧化鋯(ZnO2)、氧化鉭(Ta2O5)等。
電荷捕獲層206(也被稱為存儲氮化物)可以在阻障層204上方被形成，例如是與阻障層204的整個內表面接觸的連續層。根據本發明一些實施例，電荷捕獲層206儲存電荷(例如，儲存來自半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D的電子或者電洞)。電荷捕獲層206中的電荷的儲存或者移除可以影響半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D的開/關狀態和/或傳導性。電荷捕獲層206可以包括氮化矽、氮氧化矽、矽或者其任意組合，但不限於此。
穿隧層208(也被稱為穿隧氧化物)可以在電荷捕獲層206的上方被 形成，例如是與電荷捕獲層206的整個內表面接觸的連續層。可以在x-y方向上將電荷捕獲層206夾在兩個連續層：阻障層204和穿隧層208之間。電荷(例如，來自半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D的電子或者電洞)可以通過穿隧層208穿隧到電荷捕獲層206。穿隧層208可以包括氧化矽、氮氧化矽或者其任意組合，但不限於此。根據本發明一些實施例，阻障層204包括氧化矽，電荷捕獲層206包括氮化矽，並且穿隧層208包括氧化矽。對於3D NAND快閃記憶體的電荷捕獲類型，儲存薄膜207因此可以被稱為ONO儲存薄膜。
根據本發明一些實施例，如在第2A圖中示出的，通道結構200進一步包括分別位於花瓣202A、花瓣202B、花瓣202C和花瓣202D中的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D。根據本發明一些實施例，半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D是彼此分離的，並且半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D可以被設置在位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相應頂點處的穿隧層208的部分的上方。也就是說，根據本發明一些實施例，半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D在梅花形狀的邊緣處是與其它相鄰的半導體通道是斷開(不連續)的。應當理解，在一些實施例中，半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D可以在橫向上從梅花形狀的頂點延伸到邊，但在梅花形狀的邊緣處仍然與其它相鄰的半導體通道間隔一定的距離，而不接觸。
值得注意的是，半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D可以分別提供通過穿隧層208穿隧到電荷捕獲層206的電荷 (例如，電子或者電洞)。半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D可以分別包括矽(例如非晶矽、多晶矽或者單晶矽)。根據本發明一些實施例，半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D包括多晶矽。根據本發明一些實施例，如在第2A圖中示出的，半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D厚度(在x-y平面中)是在平面圖中標稱上均勻的。在一些實施例中，半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D的厚度可以大約是10nm至大約15nm，例如介於10nm到15nm之間(例如是，10nm、10.5nm、11nm、11.5nm、12nm、12.5nm、13nm、13.5nm、14nm、14.5nm、15nm、任何以這些值中的任意值為下界的範圍、或者在任何由這些值中的任意兩個值定義的範圍中)。
通過在通道結構200的梅花形狀的不同頂點處(例如，分別在花瓣202A、花瓣202B、花瓣202C和花瓣202D中)將連續半導體通道(例如，第1圖中的連續的半導體通道108)分拆成彼此分離的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D，因此第2A圖和第2B圖中的通道結構200在平面圖中在同一個平面中可形成有四個分別由半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D控制的儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D，因此增加了儲存單元密度。根據本發明一些實施例，每個儲存單元212A、儲存單元212B、儲存單元212C或者儲存單元212D與花瓣202A、花瓣202B、花瓣202C和花瓣202D中的相應花瓣相對應。與花瓣202A、花瓣202B、花瓣202C和花瓣202D一樣，每個儲存單元212A、儲存單元212B、儲存單元212C或者儲存單元212D可以具有標稱上相同的大小和形狀，並且相鄰的儲存單元之間可夾有標稱上相同的角度(例如，第2A圖和第2B 圖中夾有大大約90°)。每個儲存單元212A、儲存單元212B、儲存單元212C或者儲存單元212D可以包括相應分離的半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D，並且這四個儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D共用在平面圖中從外到內依序排列的連續阻障層204、連續電荷捕獲層206和連續穿隧層208。詳細來說，儲存單元212A可以包括半導體通道210A和位於花瓣202A中的阻障層204、電荷捕獲層206和穿隧層208的部分。類似地，儲存單元212B可以包括半導體通道210B和位於花瓣202B中的阻障層204、電荷捕獲層206和穿隧層208的部分；儲存單元212C可以包括半導體通道210C和位於花瓣202C中的阻障層204、電荷捕獲層206和穿隧層208的部分；儲存單元212D可以包括半導體通道210D和位於花瓣202D中的阻障層204、電荷捕獲層206和穿隧層208的部分。可以將儲存單元212A、儲存單元212B、儲存單元212C或者儲存單元212D電連接到相應閘極線(未示出)。應當理解，在一些實施例中，可以將儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D電連接到同一個閘極線(未示出)。
根據本發明一些實施例，如在第2A圖中示出的，通道結構200還包括分別位於花瓣202A、花瓣202B、花瓣202C和花瓣202D中的花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D。根據本發明一些實施例，與半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D一樣，花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D是彼此分離的，並且可以分別被設置在位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相應頂點處的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D中的相應半導體通道的上方。也就是說，根據本發明一些實施例，花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或 者花瓣封蓋層216D在梅花形狀的邊緣處是與其它相鄰的花瓣封蓋層斷開的。根據本發明一些實施例，花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D的各者的厚度是在平面圖中非均勻的。例如，花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D的各者的的厚度可以在中部較大，並且向其邊緣處逐漸減小。花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D的各者可以包括介電質(例如氮化矽)。如在下面就製造製程描述的，花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D可以是在從連續半導體通道層中拆分出彼此分離的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D時，用作蝕刻遮罩/停止層的保護層(例如，氮化矽層)的剩餘部分(例如，未氧化的部分)。
根據本發明一些實施例，通道結構200進一步包括填充通道結構200的剩餘空間的連續的核心封蓋層214。根據本發明一些實施例，在平面圖中，核心封蓋層214位於通道結構200的中部(核心)，並且被穿隧層208和花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D包圍。核心封蓋層214可以包括介電質(例如氧化矽)。核心封蓋層214和花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D可以共同為通道結構200提供機械支撐。根據本發明一些實施例，核心封蓋層214和花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D包括不同的介電質材料，例如位於核心封蓋層214中的氧化矽和位於花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D中的氮化矽。因此，在其中移除儲存薄膜207的部分(例如，位於梅花形狀的邊緣處的)的一些情況下，核心封蓋層214可以針對蝕刻保護花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層 216D，因此為通道結構200提供更好的機械支撐。應當理解，在一些實施例中，可以用核心封蓋層214內的氣隙(未示出)替換核心封蓋層214的部分。也就是說，在一些實施例中，可以用核心封蓋層214部分地填充通道結構200的剩餘空間。
根據本發明一些實施例，如在第2B圖中示出的，通道結構200進一步包括分別位於四個花瓣中的四個通道插塞，即分別位於花瓣202A、花瓣202B、花瓣202C和花瓣202D中的通道插塞218A、通道插塞218B、通道插塞218C和通道插塞218D。根據本發明一些實施例，通道插塞218A、通道插塞218B、通道插塞218C和通道插塞218D是彼此分離的。通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D可以在橫向上分別被設置在位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相應頂點處的穿隧層208的部分的上方。也就是說，根據本發明一些實施例，每個通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D在梅花形狀的邊緣處是與相鄰的通道插塞斷開的。根據本發明一些實施例，每個通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D的厚度是在平面圖中非均勻的。例如，通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D各者的厚度可以在中部較大，並且向其邊緣處逐漸減小。
可以在橫向上將每個通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D與位於梅花形狀的相應之花瓣202A、花瓣202B、花瓣202C或者花瓣202D中相應之半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D和相應之花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D對齊。也就是說，根據本發明一些實施例，每個通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D例如通過具有相同 的大小和形狀且位於同一個花瓣202A、花瓣202B、花瓣202C或者花瓣202D下面的相應之半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D和相應之花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D的組合相匹配。根據本發明一些實施例，在每個花瓣202A、花瓣202B、花瓣202C或者花瓣202D中，通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D的橫向尺寸大於半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D的橫向尺寸。例如，位於通道結構200的頂部中的通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D的尺寸大於位於下面的半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D的尺寸，因此增大用於在通道結構200的頂面上使位元線觸點著陸的接觸面積和製程餘裕度。根據本發明一些實施例，可分別在分離的通道插塞218A、通道插塞218B、通道插塞218C和通道插塞218D之上設置四個分離的位元線觸點(未示出)，並且與對應之通道插塞接觸。根據本發明一些實施例，通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D還充當相應3D NAND存儲串的汲極的部分。儘管未示出，但應當理解，在一些實施例中，每個通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D可以在橫向上進一步向外延伸，以便也與位於梅花形狀的相應之花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的穿隧層208的部分對齊，或者以便也與位於梅花形狀的相應之花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的穿隧層208和電荷捕獲層206的部分對齊。換句話說，可以在橫向上將每個通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D設置在位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相應頂點處的電荷捕獲層206的部分的上方或者位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相應頂點處的阻障層204的部分的上方。
通道插塞218A、通道插塞218B、通道插塞218C或通道插塞218D分別可以包括半導體(例如多晶矽)。根據本發明一些實施例，各通道插塞218A、通道插塞218B、通道插塞218C或通道插塞218D和與其對應之半導體通道210A、半導體通道210B、半導體通道210C或半導體通道210D包括相同的半導體材料(例如多晶矽)。因此，位於花瓣202A、花瓣202B、花瓣202C或花瓣202D中且具有相同的材料的半導體通道210A、半導體通道210B、半導體通道210C或半導體通道210D與相應之通道插塞218A、通道插塞218B、通道插塞218C或通道插塞218D之間的邊界/界面在通道結構200中可為無法辨認的。如在本文中描述的，如在第2A圖和第2B圖的俯視透視圖中示出的，各半導體通道210A、半導體通道210B、半導體通道210C或半導體通道210D與其相應之通道插塞218A、通道插塞218B、通道插塞218C或通道插塞218D之間的邊界/界面是與相應之花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或花瓣封蓋層216D的頂面共平面的。根據本發明一些實施例，分別與花瓣202A、花瓣202B、花瓣202C和花瓣202D相應之半導體通道210A、半導體通道210B、半導體通道210C或半導體通道210D和花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或花瓣封蓋層216D因此不垂直地沿通道結構200的整個深度延伸。根據本發明一些實施例，半導體通道210A、半導體通道210B、半導體通道210C或半導體通道210D和花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或花瓣封蓋層216D是與彼此共平面的，並且每個半導體通道210A、半導體通道210B、半導體通道210C或半導體通道210D被設置在位於梅花形狀的同一個花瓣202A、花瓣202B、花瓣202C或花瓣202D中的通道插塞218A、通道插塞218B、通道插塞218C和通道插塞218D中的相應一個通道插塞之下並且與之接觸。
根據本發明一些實施例，通道結構200的上部包括位於梅花形通道的每個頂點處的從外到內依序排列的連續阻障層204、連續電荷捕獲層206、連續穿隧層208、分離的通道插塞218A、通道插塞218B、通道插塞218C和通道插塞218D和連續的核心封蓋層214。根據本發明一些實施例，在通道插塞218A、核心封蓋層218B、核心封蓋層218C和核心封蓋層218D之下，通道結構200包括位於梅花形狀的每個頂點處的從外到內依序排列的連續阻障層204、連續電荷捕獲層206、連續穿隧層208、分離的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D、分離的花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D以及核心封蓋層214。根據本發明一些實施例，通道結構200包括位於梅花形狀的邊緣處的從外到內依序排列的連續阻障層204、連續電荷捕獲層206、連續穿隧層208和連續的核心封蓋層214。
儘管未在第2A圖和第2B圖中示出，但應當理解，3D記憶體元件100還可以包括任何其它合適的部件。舉例來說，可以在3D記憶體元件中包括用於金屬繞線(也就是說，將儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D電連接到互連(例如，中段製程(MEOL)互連和後段製程(BEOL)互連))的局部觸點(例如位元線觸點、字元線觸點和源極線觸點)。例如，可以使用如上面描述的從頂面分別貫穿相應之通道插塞218A、通道插塞218B、通道插塞218C或者通道插塞218D的位元線觸點分別對各半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D進行金屬繞線。根據本發明一些實施例，3D記憶體元件可進一步包括外圍電路，例如用於儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D的操作的任何合適的數位、類比和/或混合訊號外圍電路。例如，外圍電路可以包括頁緩衝器、解碼器(例如，行解碼器和列解碼器)、感知放大器、驅動器、充電泵、電流或者電壓參考或者任 何主動或者被動的電路部件(例如，電晶體、二極體、電阻器或者電容器)中的一者或多者。
應當理解，第2A圖和第2B圖實施例中舉例的花瓣202A、花瓣202B、花瓣202C和花瓣202D的數量和半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D的數量是4，但在其他實施例中，具有梅花形狀的通道結構中的花瓣和其中的相對應的半導體通道的數量不限於是4，並且可以是任何大於2的整數(例如3、4、5等)。
請參考第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖和第3G圖，說明了根據本發明內容的一些實施例的用於形成具有梅花形狀的通道結構的一種示例性製造製程。第3F圖和第3G圖的左側說明了形成通道結構時相應中間結構於x-y平面(例如沿著EE切線切過的平面)中的橫截面的平面圖，第3E圖和第3G圖的右側為例如沿著DD切過的橫截面的俯視透視圖。第4圖是根據本發明一些實施例的用於形成包括具有梅花形狀的通道結構的3D記憶體元件的一種示例性方法400的步驟流程圖。第5A圖和第5B圖是根據本發明一些實施例的用於形成包括具有梅花形狀的通道結構的3D記憶體元件的另一種示例性方法500的步驟流程圖。第3A圖至第3G圖、第4圖、第5A圖和第5B圖中描繪的3D記憶體元件例如是包括具有第2A圖和第2B圖所描繪的通道結構200的3D記憶體元件。下文請同時參考第3A圖至第3G圖、第4圖、第5A圖和第5B圖來閱讀。應當理解，方法400和方法500並不限於圖示出的步驟，也可以在所示出的任一步驟中、任一步驟之前或者任一步驟之後進行其他未示出的步驟。進一步地，方法400和方法500的步驟可以依照第4圖、第5A圖和第5B圖所示次序進行，或者也可以以不同的次序進行。
請參考第4圖。方法400首先進行步驟402，形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。根據本發明一些實施例，梅花形狀可包括多個花瓣。根據本發明一些實施例，花瓣的數量大於2。根據本發明一些實施例，基底可以是矽基底。
如第3A圖所示，在基底(未示出)之上形成垂直地延伸並且在平面圖中具有包括四個花瓣的梅花形狀的通道孔。可以使用微影、顯影和蝕刻使與通道孔的梅花形狀相對應的蝕刻遮罩(例如，軟蝕刻遮罩和/或硬蝕刻遮罩，未示出)圖案化。然後可以使用濕蝕刻製程和/或乾蝕刻製程(例如深反應離子蝕刻(DRIE))利用蝕刻遮罩為遮罩對堆疊結構進行蝕刻，以形成貫穿堆疊結構的通道孔，其中堆疊結構可以是包括交錯堆疊的多個導體層和多個介電質層的儲存堆疊結構，或者是包括交錯堆疊的多個犧牲層和多個介電質層的介電質堆疊層。
方法400接著進到步驟404，如第4圖所示，沿通道孔的側壁從外到內依序形成各自順形於梅花形狀的連續阻障層、連續電荷捕獲層和連續穿隧層。根據本發明一些實施例，如在第5A圖中示出的，在步驟504處，依序地形成沿通道孔的側壁的各自順形於梅花形狀的阻障層、電荷捕獲層、穿隧層和半導體通道層。阻障層、電荷捕獲層、穿隧層和半導體通道層中的各者可以是連續的層。根據本發明一些實施例，為了依序地形成阻障層、電荷捕獲層、穿隧層和半導體通道層，可沿通道孔的側壁依序地沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層。沉積可以包括原子層沉積(ALD)，但不限於此。根據本發明一些實施例，阻障層、電荷捕獲層、穿隧層和半導體通道層中的各者的厚度是在平面圖 中標稱上均勻的。
如第3A圖所示，依序地形成沿通道孔的側壁並且因此在平面圖中各自順形於通道孔的梅花形狀的阻障層302、電荷捕獲層304、穿隧層306和半導體通道層308。根據本發明一些實施例，可使用例如但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或者其任意組合的一種或多種薄膜沉積製程沿通道孔的側壁依序地沉積介電質層(例如，一氧化矽層、一氮化矽層和一氧化矽層)以形成阻障層302、電荷捕獲層304和穿隧層306。然後可以使用包括但不限於PVD、CVD、ALD或者其任意組合的一種或多種薄膜沉積製程在氧化矽層(即穿隧層306)的上方沉積一半導體材料層(例如一多晶矽層)以形成半導體通道層308。根據本發明一些實施例，使用共型沉積製程(例如ALD)沉積阻障層302、電荷捕獲層304、穿隧層306和半導體通道層308中的各者，以使得阻障層302、電荷捕獲層304、穿隧層306和半導體通道層308中的各者可以具有在平面圖中(在x-y平面中)標稱上均勻的厚度。根據本發明一些實施例，可以通過例如控制ALD的沉積速率和/或時間，將半導體通道層308的厚度控制在大約10nm至大約15nm(例如介於10nm至15nm之間)。
方法400接著進行步驟406，如第4圖所示，形成各自在橫向上被設置在位於梅花形狀的相應頂點處的連續穿隧層的部分的上方的多個分離的半導體通道。根據本發明一些實施例，如第5A圖示出的，在步驟506處，在半導體通道層上方形成保護層，以使得位於梅花形狀的每個頂點處的保護層的頂點厚度大於位於梅花形狀的邊緣處的保護層的邊緣厚度。根據本發明一些實施例，為了形成保護層，可使用ALD製程以在半導體通道層上方沉積一氮化矽層作為保護層，且該氮化矽層不填滿通道孔。
如第3A圖所示，可在半導體通道層308的上方形成保護層310。根據本發明一些實施例，保護層310的厚度在梅花形狀的頂點和邊之間不同。根據本發明一些實施例，保護層310的頂點厚度ta大於邊緣厚度te。可以使用包括但不限於PVD、CVD、ALD或者其任意組合的一種或多種薄膜沉積製程在半導體通道層308的上方沉積一氮化矽層或者任何其它的與半導體通道層308的材料(例如，多晶矽)不同並且可以形成其原生氧化物之合適材料以作為保護層310。根據本發明一些實施例，ALD製程由於其精確控制沉積厚度的能力而被用於沉積保護層310。在梅花形狀的每個頂點中，「邊角效應」可以使更多的沉積材料在兩個邊在其處相交的角處累積。因此，保護層310的厚度可以變得在每個頂點處比在邊緣處大。可以例如通過控制ALD的沉積速率和/或時間來控制保護層310的厚度，以確保期望的厚度分佈(例如使ta>te)而不填充通道孔。也就是說，可以將阻障層302、電荷捕獲層304、穿隧層306、半導體通道層308和保護層310的總厚度控制為在通道孔的中部留下空隙312，以於後續製程形成半導體通道。
接著，如在第5A圖中示出的，進行步驟508，使位於梅花形狀的邊緣處的保護層的部分氧化。氧化可以包括濕式氧化或者化學氧化。
如第3B圖所示，使位於梅花形狀的邊緣處的保護層310(在第3A圖中示出)的部分氧化以在梅花形狀的邊緣處形成原生氧化物314。在保護層310包括氮化矽的一些實施例中，原生氧化物(保護層310的被氧化部分)可包括氧化矽。應當理解，取決於氧化製程(例如，根據從原生氧化物移除氮原子和離子的程度)，原生氧化物314可以全部是氧化矽、或者全部是氮氧化矽，或者是氧化矽和氮氧化矽的混合物。根據本發明一些實施例，可通過熱氧化製程使保 護層310的部分氧化。根據本發明一些實施例，使用分子氧作為氧化劑的乾氧化或者使用水蒸氣作為氧化劑的濕式氧化可以被用於在例如不大於大約850℃的溫度下形成原生氧化物。根據本發明一些實施例，熱氧化可以包括ISSG製程，其中ISSG製程可使用氧氣和氫氣來產生蒸汽形式的水。可以通過熱氧化溫度和/或時間來控制產生的原生氧化物314的厚度。根據本發明一些實施例，通過濕式化學氧化製程(例如包括臭氧)使保護層310的部分氧化。根據本發明一些實施例，濕式化學氧化劑是氫氟酸和臭氧的混合物(例如，FOM)。可以通過濕式化學氧化劑的組成、溫度和/或時間來控制產生的原生氧化物314的厚度。
由於頂點厚度ta與邊緣厚度te之間的厚度差異，位於邊緣處的保護層310的部分可以比位於頂點處的保護層310的部分更快地被氧化。因此，通過控制氧化製程的停止時間，可以從保護層310獲得位於梅花形狀的每個頂點處的保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D(例如，由於氧化而具有減小了的厚度)。如在第3B圖中示出的，保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D在梅花形狀的邊緣處被保護層310的原生氧化物314覆蓋和區隔開。
如在第5A圖中示出的，在步驟510處，移除保護層的被氧化部分以暴露位於梅花形狀的邊緣處的半導體通道層的部分，留下位於梅花形狀的每個頂點處的保護層的剩餘部分。根據本發明一些實施例，為了移除保護層的被氧化部分，對保護層的剩餘部分有選擇地對保護層的被氧化部分進行濕蝕刻。
如第3C圖所示，移除原生氧化物314(第3B圖中示出的保護層310的被氧化部分)以暴露位於梅花形狀的邊緣處的半導體通道層308的部分，並留下 分別位於梅花形狀各頂點處的保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D。可以使用任何對保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D有選擇性的合適蝕刻劑對原生氧化物314進行濕蝕刻製程(對原生氧化物具有較高蝕刻率，對剩餘部分具有較低蝕刻率，且蝕刻率之比值高於大約5)，直到位於梅花形狀的邊緣處的原生氧化物314被蝕刻掉、暴露位於梅花形狀的邊緣處的半導體通道層308的部分為止。在其中保護層310包括氮化矽的一些實施例中，貫穿空隙312地施加包括氫氟酸(HF)的濕蝕刻製程劑以有選擇地蝕刻掉包括氧化矽的原生氧化物314，留下包括氮化矽的保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D。根據本發明一些實施例，在蝕刻之後，暴露位於梅花形狀的邊緣處的半導體通道層308的部分，而位於梅花形狀的頂點處的半導體通道層308的部分仍然被保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D(作為蝕刻遮罩/停止層)覆蓋和保護。
如第5B圖所示，在步驟512處，移除位於梅花形狀的邊緣處的半導體通道的已暴露的部分以將半導體通道層分離成各自位於梅花形狀的相應頂點處的多個半導體通道。根據本發明一些實施例，為了移除半導體通道層的部分，對半導體通道層進行濕蝕刻製程直到被保護層的剩餘部分停止為止。
如第3D圖所示，移除位於梅花形狀的邊緣處的半導體通道層308(在第3C圖中示出)的已暴露的部分以將半導體通道層308分離成各自位於梅花形狀的相應頂點處的四個分離的半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D。可以對半導體通道層308進行濕蝕刻製程並且用保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D作為蝕刻 停止層。也就是說，保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D可以保護半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D免於被濕蝕刻製程蝕刻移除。在其中半導體通道層308包括多晶矽的一些實施例中，可通過空隙312施加包括氫氧化四甲銨(TMAH)的蝕刻劑以對半導體通道層308進行濕蝕刻製程。根據本發明一些實施例，與半導體通道層308一樣，半導體通道308A、半導體通道308B、半導體通道308C或者半導體通道308D各別厚度是在平面圖中標稱上均勻的，例如介於10nm到15nm之間。根據本發明一些實施例，從而可獲得各自在橫向上被設置在位於梅花形狀的相應頂點處的連續穿隧層306的部分的上方的多個分離的半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D。根據本發明一些實施例，保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D在對半導體通道層308進行的濕蝕刻製程之後，仍然分別保持在分離的半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D的上方，並且與第2A圖中示出的花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D相對應。
如第5B圖所示，在步驟514處，形成核心封蓋層以填充通道孔。如第3E圖所示，可以使用包括但不限於PVD、CVD、ALD或者其任意組合的一種或多種薄膜沉積製程在空隙312(在第3D圖中示出)中沉積一氧化矽層或者任何與保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D的材料不同的其他介電質以完全填充通道孔(沒有空隙)或者部分地填充通道孔(具有空隙)，以便形成連續的核心封蓋層316。
請回到參考第4圖。方法400接著進行步驟408，形成各自被設置在多 個分離的半導體通道中的相應半導體通道之上並且與各半導體通道接觸的多個分離的通道插塞。如第5B圖所示，在步驟516處，移除位於梅花形狀的每個頂點處的保護層的剩餘部分的頂部以形成凹槽。
如第3F圖所示，可回蝕保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D的頂部以在梅花形狀的頂點處形成凹槽318A、凹槽318B、凹槽318C和凹槽318D。根據本發明一些實施例，使用濕蝕刻製程來有選擇地蝕刻保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D。例如，可以施加包括磷酸的濕蝕刻劑以使用包括氮化矽的保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D的頂部。可以通過控制蝕刻速率和/或時間來控制蝕刻深度(即凹槽318A、凹槽318B、凹槽318C和凹槽318D的深度)。儘管未在第3F圖中示出，但應當理解，根據本發明一些實施例，電荷捕獲層304可以包括氮化矽(與保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D具有相同的材料)，因此也可以被蝕刻。在一些實施例中，由於與保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D相比在x-y平面中的電荷捕獲層304的更小的厚度，電荷捕獲層304的蝕刻深度可以小於剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D的蝕刻深度。儘管未示出，但應當理解，在一個示例中，穿隧層306的頂部或者穿隧層306和電荷捕獲層304的頂部也可以被回蝕以變成凹槽318A、凹槽318B、凹槽318C和凹槽318D的部分。
如第5B圖所示，在步驟518處，向凹槽中沉積半導體材料以於梅花形狀的每個頂點處形成通道插塞。如第3G圖所示，在梅花形狀的頂點處分別形成四個分離的通道插塞320A、通道插塞320B、通道插塞320C和通道插塞320D。根 據本發明一些實施例，每個通道插塞320A、通道插塞320B、通道插塞320C或者通道插塞320D是在相應半導體通道308A、半導體通道308B、半導體通道308C或者半導體通道308D之上並且與之接觸，也位在保護層310的相應剩餘部分310A、剩餘部分310B、剩餘部分310C或者剩餘部分310D之上並且與之接觸。可以使用包括但不限於PVD、CVD、ALD或者其任意組合的一種或多種薄膜沉積製程沉積例如是多晶矽或者任何其它的半導體材料(例如與半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D具有相同的材料)來填充凹槽318A、凹槽318B、凹槽318C和凹槽318D(在第3F圖中示出)，從而獲得通道插塞320A、通道插塞320B、通道插塞320C和通道插塞320D。根據本發明一些實施例，可進行平坦化製程(例如蝕刻和/或CMP)以移除凹槽318A、凹槽318B、凹槽318C和凹槽318D以及電荷捕獲層304的任何凹槽之外過多的半導體材料，以使通道結構的頂面平坦化。
綜合以上，本發明內容的一方面提供了一種3D記憶體元件，其包括一基底以及一通道結構。所述通道結構在所述基底之上垂直地延伸，並且在一平面圖中具有包括多個花瓣的一梅花形狀。所述通道結構包括分別位在所述多個花瓣中的多個半導體通道，以及位於所述多個半導體通道之上並且與所述多個半導體通道接觸的多個通道插塞。
根據本發明一些實施例，所述多個花瓣的數量大於2。
根據本發明一些實施例，所述多個半導體通道是彼此分離的，並且所述多個通道插塞是彼此分離的。
根據本發明一些實施例，所述多個半導體通道的各者的厚度在所述平面圖中是標稱上均勻的。
根據本發明一些實施例，在所述多個花瓣中的所述多個通道插塞的各者的一橫向尺寸大於所述多個半導體通道的各者的一橫向尺寸。
根據本發明一些實施例，所述通道結構還包括一阻障層、一電荷捕獲層和一穿隧層，所述阻障層、所述電荷捕獲層和所述穿隧層在所述平面圖中從外到內依序排列，並且所述阻障層、所述電荷捕獲層和所述穿隧層中的各者是順形於所述通道結構的所述梅花形狀的連續的層。
根據本發明一些實施例，所述通道結構還包括位於所述多個花瓣的各者中且與所述多個半導體通道共平面的多個花瓣封蓋層，並且所述多個半導體插塞在橫向上與所述多個半導體通道和所述多個花瓣封蓋層是對齊的。
根據本發明一些實施例，所述多個花瓣封蓋層中的各者的厚度是在所述平面圖中非均勻的。
根據本發明一些實施例，所述3D記憶體元件還包括填充所述通道結構之剩餘空間的一核心封蓋層，其中所述多個花瓣封蓋層和所述核心封蓋層包括不同的介電質材料。
根據本發明一些實施例，所述阻障層、所述電荷捕獲層、所述穿隧層、所述半導體通道、所述花瓣封蓋層和所述核心封蓋層分別包括氧化矽、氮 化矽、氧化矽、多晶矽、氮化矽和氧化。
根據本發明一些實施例，所述阻障層、所述電荷捕獲層和所述穿隧層各者的厚度在所述平面圖中是標稱上均勻的。
根據本發明一些實施例，所述多個半導體通道的各者在橫向上設置在位於所述花瓣中的相應花瓣的頂點處的所述穿隧層的部分的上方。
根據本發明一些實施例，所述半導體通道和所述通道插塞包括相同的半導體材料。
本發明內容的另個方面提供一種3D記憶體元件，其包括一阻障層、一電荷捕獲層以及一穿隧層，其中所述阻障層、所述電荷捕獲層以及所述穿隧層分別是順形於一梅花形狀的連續層，並且在一平面圖中從外到內依序排列。所述3D記憶體元件還包括：在橫向上分別設置在所述梅花形狀的相應頂點處的所述穿隧層的部分的上方且彼此分離的多個半導體通道，以及在橫向上分別設置在所述多個半導體通道上方且彼此分離的多個花瓣封蓋層。所述3D記憶體元件進一步包括在橫向上被所述多個花瓣封蓋層和所述穿隧層包圍的一核心封蓋層，其中所述多個花瓣封蓋層和所述核心封蓋層包括不同的介電質材料。
根據本發明一些實施例，所述阻障層、所述電荷捕獲層、所述穿隧層、所述半導體通道、所述花瓣封蓋層和所述核心封蓋層分別包括氧化矽、氮化矽、氧化矽、多晶矽、氮化矽和氧化矽。
根據本發明一些實施例，所述多個半導體通道的數量大於2。
根據本發明一些實施例，所述阻障層、所述電荷捕獲層、所述穿隧層和所述多個半導體通道之各者的厚度在所述平面圖中是標稱上均勻的。
根據本發明一些實施例，所述多個花瓣封蓋層之各者的厚度在所述平面圖中是非均勻的。
在一些實施例，所述3D記憶體元件還包括多個通道插塞，其中所述多個通道插塞分別被設置在對應的所述多個半導體通道和所述多個花瓣封蓋層之上，並且與所述多個半導體通道和所述多個花瓣封蓋層接觸。
根據本發明一些實施例，所述多個半導體通道和所述多個通道插塞包括相同的半導體材料。
根據本發明內容的又另一個方面，公開了一種用於形成3D記憶體元件的方法，包括以下步驟。形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。依序地形成沿所述通道孔的側壁各自順形於所述梅花形狀的阻障層、電荷捕獲層、穿隧層和半導體通道層。在所述半導體通道層上方形成保護層，以使得位於所述梅花形狀的每個頂點處的所述保護層的頂點厚度大於位於所述梅花形狀的邊緣處的所述保護層的邊緣厚度。使位於所述梅花形狀的所述邊緣處的所述保護層的部分氧化。移除所述保護層的被氧化部分以暴露位於所述梅花形狀的所述邊緣處的所述半導體通道層的部分，留下位於所述梅花形狀的每個頂點處的所述保護層的剩餘部分。移除所述半導體通道層的被暴露 部分以將所述半導體通道層分離成各自位於所述梅花形狀的相應頂點處的多個半導體通道被氧化部分被暴露部分。
根據本發明一些實施例，所述梅花形狀包括多個花瓣，並且所述半導體通道是分別形成在所述多個花瓣中的。
根據本發明一些實施例，所述多個花瓣的數量大於2。
根據本發明一些實施例，依序地形成所述阻障層、所述電荷捕獲層、所述穿隧層和所述半導體通道層的步驟包括沿所述通道孔的所述側壁依序地沉積一氧化矽層、一氮化矽層、一氧化矽層和一多晶矽層。
根據本發明一些實施例，依序地形成所述阻障層、所述電荷捕獲層、所述穿隧層和所述半導體通道層的步驟包括進行原子層沉積(ALD)。
根據本發明一些實施例，所述半導體通道層的厚度是在所述平面圖中標稱上均勻的。
根據本發明一些實施例，所述氧化包括濕式氧化或者化學氧化。
在一些實施例，移除所述保護層的被氧化部分包括對所述保護層的所述剩餘部分有選擇地對所述保護層的被氧化部分進行濕蝕刻製程。
根據本發明一些實施例，移除所述半導體通道層的被暴露部分包括 對所述半導體通道層進行濕蝕刻製程直到被所述保護層的所述剩餘部分停止為止。
根據本發明一些實施例，在移除所述半導體通道層的被暴露部分之後，形成核心封蓋層以填充所述通道孔。
根據本發明一些實施例，在形成所述核心封蓋層之後，移除位於所述梅花形狀的每個頂點處的所述保護層的所述剩餘部分的頂部以形成凹槽；以及，向所述凹槽中沉積半導體材料以在所述梅花形狀的每個頂點處形成通道插塞。
本發明內容又另一方面提供了一種用於形成3D記憶體元件的方法，包括以下步驟。形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。沿所述通道孔的側壁從外到內依序形成各自順形於所述梅花形狀的連續阻障層、連續電荷捕獲層和連續穿隧層。形成各自在橫向上被設置在位於所述梅花形狀的相應頂點處的所述連續穿隧層的部分的上方且彼此分離的多個半導體通道。形成分別被設置在相應的所述多個半導體通道之上並且彼此分離，且與所述多個半導體通道接觸的多個通道插塞。
根據本發明一些實施例，所述梅花形狀包括多個花瓣，並且所述半導體通道是分別形成在所述多個花瓣中的。
根據本發明一些實施例，所述多個花瓣的數量大於2。
根據本發明一些實施例，依序地形成所述阻障層、所述電荷捕獲層、所述穿隧層和所述半導體通道層的步驟包括沿所述通道孔的所述側壁依序地沉積一氧化矽層、一氮化矽層、一氧化矽層和一多晶矽層。
根據本發明一些實施例，依序地形成所述阻障層、所述電荷捕獲層、所述穿隧層和所述半導體通道層的步驟包括進行原子層沉積(ALD)。
根據本發明一些實施例，形成所述多個半導體通道包括以下步驟。在所述連續穿隧層上方依序地形成連續半導體通道層和連續保護層，以使得所述梅花形狀的每個頂點處的所述連續保護層的頂點厚度大於所述梅花形狀的邊緣處的所述保護層的邊緣厚度。使位於所述梅花形狀的所述邊緣處的所述連續保護層的部分氧化。移除所述連續保護層的被氧化部分以暴露位於所述梅花形狀的所述邊緣處的所述連續半導體通道層的部分。以及，移除所述連續半導體通道層的被暴露部分以將所述連續半導體通道層分離成所述多個半導體。
根據本發明一些實施例，形成所述連續半導體通道層和所述連續保護層包括依序地沉積多晶矽的層和氮化矽的層而不填充所述通道孔。
根據本發明一些實施例，形成所述多個通道插塞包括移除位於所述梅花形狀的每個頂點處的所述連續保護層的剩餘部分的頂部以形成多個凹槽，以及向所述多個凹槽中沉積半導體材料以在所述梅花形狀的每個頂點處形成多個半導體插塞。
根據本發明一些實施例，在形成所述多個半導體通道之後，形成核 心封蓋層以填充所述通道孔。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。為了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。
以上所述僅為本發明之較佳實施例，本發明內容的廣度和範圍不應由以上所述的示例性實施例中的任一者限制，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:通道結構
203:儲存堆疊結構
204:阻障層
206:電荷捕獲層
207:儲存薄膜
208:穿隧層
214:核心封蓋層
202A:花瓣
202B:花瓣
202C:花瓣
202D:花瓣
212A:儲存單元
212B:儲存單元
212C:儲存單元
212D:儲存單元
210A:半導體通道
210B:半導體通道
210C:半導體通道
210D:半導體通道
216A:花瓣封蓋層
216B:花瓣封蓋層
216C:花瓣封蓋層
216D:花瓣封蓋層
218D:通道插塞
BB:切線
CC:切線
C'C':切線

Claims (19)

  1. 一種三維(3D)記憶體元件，包括：一基底；以及一通道結構，所述通道結構在所述基底之上垂直地延伸，並且在一平面圖中具有包括多個花瓣的一梅花形狀，其中所述通道結構包括：分別位在所述多個花瓣中的多個半導體通道；以及位於所述多個半導體通道之上並且與所述多個半導體通道接觸的多個通道插塞，其中在所述多個花瓣中的所述多個通道插塞的各者的一橫向尺寸大於所述多個半導體通道的各者的一橫向尺寸。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中所述多個花瓣的數量大於2。
  3. 根據申請專利範圍第1項所述的3D記憶體元件，其中所述多個半導體通道是彼此分離的，並且所述多個通道插塞是彼此分離的。
  4. 根據申請專利範圍第1項所述的3D記憶體元件，其中所述多個半導體通道的各者的厚度在所述平面圖中是標稱上均勻的。
  5. 根據申請專利範圍第1項所述的3D記憶體元件，其中所述通道結構還包括一阻障層、一電荷捕獲層和一穿隧層，所述阻障層、所述電荷捕獲層和所述穿隧層在所述平面圖中從外到內依序排列，並且所述阻障層、所述電荷捕獲層和所述穿隧層中的各者是順形於所述通道結構的所述梅花形 狀的連續的層。
  6. 根據申請專利範圍第5項所述的3D記憶體元件，其中所述通道結構還包括位於所述多個花瓣的各者中且與所述多個半導體通道共平面的多個花瓣封蓋層，並且所述多個半導體插塞在橫向上與所述多個半導體通道和所述多個花瓣封蓋層是對齊的。
  7. 根據申請專利範圍第6項所述的3D記憶體元件，其中所述多個花瓣封蓋層中的各者的厚度是在所述平面圖中非均勻的。
  8. 根據申請專利範圍第6項所述的3D記憶體元件，還包括填充所述通道結構之剩餘空間的一核心封蓋層，其中所述多個花瓣封蓋層和所述核心封蓋層包括不同的介電質材料。
  9. 根據申請專利範圍第7項所述的3D記憶體元件，其中所述阻障層、所述電荷捕獲層、所述穿隧層、所述半導體通道、所述花瓣封蓋層和所述核心封蓋層分別包括氧化矽、氮化矽、氧化矽、多晶矽、氮化矽和氧化矽。
  10. 根據申請專利範圍第5項所述的3D記憶體元件，其中所述阻障層、所述電荷捕獲層和所述穿隧層各者的厚度在所述平面圖中是標稱上均勻的。
  11. 根據申請專利範圍第5項所述的3D記憶體元件，其中所述多個半導體通道的各者在橫向上設置在位於所述花瓣中的相應花瓣的頂點處的所 述穿隧層的部分的上方。
  12. 根據申請專利範圍第1項所述的3D記憶體元件，其中所述半導體通道和所述通道插塞包括相同的半導體材料。
  13. 一種三維(3D)記憶體元件，包括：一阻障層、一電荷捕獲層以及一穿隧層，其中所述阻障層、所述電荷捕獲層以及所述穿隧層分別是順形於一梅花形狀的連續層，並且在一平面圖中從外到內依序排列；在橫向上分別設置在所述梅花形狀的相應頂點處的所述穿隧層的部分的上方且彼此分離的多個半導體通道；在橫向上分別設置在所述多個半導體通道上方且彼此分離的多個花瓣封蓋層；以及在橫向上被所述多個花瓣封蓋層和所述穿隧層包圍的一核心封蓋層，其中所述多個花瓣封蓋層和所述核心封蓋層包括不同的介電質材料。
  14. 根據申請專利範圍第13項所述的3D記憶體元件，其中所述阻障層、所述電荷捕獲層、所述穿隧層、所述半導體通道、所述花瓣封蓋層和所述核心封蓋層分別包括氧化矽、氮化矽、氧化矽、多晶矽、氮化矽和氧化矽。
  15. 根據申請專利範圍第13項所述的3D記憶體元件，其中所述多個半導體通道的數量大於2。
  16. 根據申請專利範圍第13項所述的3D記憶體元件，其中所述阻障層、所述電荷捕獲層、所述穿隧層和所述多個半導體通道之各者的厚度在所述平面圖中是標稱上均勻的。
  17. 根據申請專利範圍第13項所述的3D記憶體元件，其中所述多個花瓣封蓋層之各者的厚度在所述平面圖中是非均勻的。
  18. 根據申請專利範圍第13項所述的3D記憶體元件，還包括多個通道插塞，其中所述多個通道插塞分別被設置在對應的所述多個半導體通道和所述多個花瓣封蓋層之上，並且與所述多個半導體通道和所述多個花瓣封蓋層接觸。
  19. 根據申請專利範圍第18項所述的3D記憶體元件，其中所述多個半導體通道和所述多個通道插塞包括相同的半導體材料。
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